JPH10178542A

JPH10178542A - 画像縮小処理装置

Info

Publication number: JPH10178542A
Application number: JP8338320A
Authority: JP
Inventors: Atsushi Kitamura; 淳北村
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1996-12-18
Filing date: 1996-12-18
Publication date: 1998-06-30

Abstract

(57)【要約】【課題】ＰＲＥＳ方式を採用しながら原画像データを
従来よりも高速に１／２ⁿ（ｎ≧２）に解像度変換する
ことを可能として、さらに従来よりも回路規模の小さい
画像縮小処理装置を提供する。【解決手段】レイヤーレジスタ３は、１ブロックの原
画像およびその縮小処理途中の縮小結果を有し、それら
に対応してブロック外となる参照画素を参照画素レジス
タ４に保持する。２ⁿ×２ⁿ画素のブロックごとに原画
像データをレイヤーレジスタ３に入力し、対応する参照
画素を参照画素レジスタ４に設定する。そして、参照画
素からアドレス生成回路６でＲＯＭ７のアドレスを生成
し、ＲＯＭ７から縮小画素の値を得る。いわゆるＰＲＥ
Ｓ方式によって１／２縮小してレイヤーレジスタ３に書
き込む。次に１／２縮小画素から１／４縮小を行ない、
これを繰り返し行なって、所望の縮小率の画素値を得て
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル２値画
像を縮小する画像縮小処理装置に関するものであり、特
に原画像データを縦横ともに１／２ⁿ（ｎ≧２）に解像
度変換するための画像縮小処理装置に関するものであ
る。

【０００２】

【従来の技術】近年、画像データを取り扱う機会の増加
とともに、入出力機器の解像度の違いから生じる解像度
変換や、画像のサマリー表示のためなど、画像縮小処理
装置が多用されるようになってきている。例えば、イメ
ージスキャナ等の画像読み取り装置で読み取ったディジ
タル２値画像データをディスク等の記憶装置にファイル
として保持しておき、後にその画像をＶＧＡフラットパ
ネルディスプレイ等の表示装置に表示させてその内容を
確認する際、使用する表示装置の解像度に合わせて原画
像データの解像度を変換する必要がある。さらに、この
ようなプレビュー機能を用いて保持してある画像の全体
像を把握する場合、例えばおよそ５０００×７０００画
素である６００ｄｐｉのＡ４画像を８００×６００画素
のＶＧＡフラットパネルディスプレイに表示するのであ
れば、原画像を縦横ともに１／８（＝１／２³）もしく
は１／１６（＝１／２⁴）程度にまで縮小させて表示す
る必要がある。以下、縮小率はすべて縦および横の縮小
率を表わすものとし、１／２ⁿと記述する。ここで、ｎ
≧２である。

【０００３】例えば、１／１６に原画像を縮小する場合
に最も良く知られた単純な方法として、単に縦横をそれ
ぞれ１６画素ごとに抽出し、縮小データとする方法があ
る。また、原画像を１６×１６画素のブロックに分割
し、各々のブロックに対し、黒画素を１、白画素を０と
したときの平均濃度を求めて閾値処理することにより、
その１６×１６画素のブロックに対応する縮小画像デー
タが１となるか０となるかを決定する方法も良く知られ
ている。しかし、これらの方法では原画像中の細線が失
なわれるなどの画像劣化が著しいという欠点があり、上
述したプレビュー機能に用いる場合は実用的でない。

【０００４】原画像中の細線やエッジを保存することが
でき、かつディザに対する適合性の良い画像縮小方式と
して、例えば特開平３−３４６７７号公報に示されてい
る方法がある。この方法では、通常、画像を１／２に縮
小するために、注目している縮小するべき２×２画素に
加えて、複数の周辺画素および既に縮小処理を行なった
複数の縮小画素を参照し、これらの配置から目的の２×
２画素の縮小画素を決定する。図９は、従来の画像縮小
処理装置の一例の説明図である。図中、矩形で示してい
る画素が縮小すべき画像の画素であり、円で示している
画素が既に縮小を行なった縮小画素である。右下がりの
ハッチングを施した縮小すべき２×２画素（０、１、
３、４の画素）を、円で示した縮小画素ｘに縮小する。
縮小に際して、縮小するべき２×２画素以外に、その周
辺画素（図９中の２、５、６、７、８の画素）と、既に
縮小を行なった縮小画素（図９中の右上がりのハッチン
グを施した円で示した９、１０、１１の画素）を参照す
る。これら計１２画素を参照してフィルタ演算処理を行
なうことで、目的の縮小画素ｘの値を決定する。また、
画素の配置が特定のパターンに合致する場合は例外処理
を設けている。

【０００５】図１０は、従来の画像縮小処理装置の一例
における画像縮小処理の一例のフローチャートである。
ここでは、例えば１／１６の縮小画像データを得る場合
について示している。１／１６の縮小画像データを得る
ために、まずＳ６１において、原画像データをフレーム
メモリに格納しておく。Ｓ６２において、画像全体を１
／２に縮小して、この１／２縮小画像データをＳ６３に
おいてフレームメモリに格納する。Ｓ６４において、Ｓ
６３でフレームメモリに格納しておいた１／２縮小画像
データを再び読み込み、１／４縮小画像データを作って
Ｓ６５で再度フレームメモリに格納する。Ｓ６６におい
てさらにその１／４縮小画像データを読み込んで１／８
縮小画像データを作って、Ｓ６７で再度フレームメモリ
に格納する。さらにＳ６８において、その１／８縮小画
像データを読み込んで１／１６縮小画像を作り出して処
理を終了する。

【０００６】従ってこの方式では、原画像データ分の大
きさのフレームメモリを備えていなければならず、大量
のメモリが必要となる。例えば６００ｄｐｉのＡ４サイ
ズ原稿ではおよそ３５Ｍｂｉｔ程度のフレームメモリが
必要である。またフレームメモリへ書き込むデータ量お
よびフレームメモリから読み出すデータ量が多く、例え
ば上述の処理のように画像を１／１６に縮小する場合、
読み出すデータ量は全部で約４５Ｍｂｉｔ以上になる。
そのため、目的のサイズの縮小画像データを得るまでに
余計な時間がかかってしまうという問題がある。

【０００７】上述の画像縮小方式はＣＣＩＴＴ勧告Ｔ．
８２ＪＢＩＧの中でも規定されており、通称ＰＲＥＳ
（ＰｒｏｇｒｅｓｓｉｖｅＲＥｄｕｃｔｉｏｎＳｔ
ａｎｄａｒｄ）と呼ばれる。この方式は、元来、階層的
符号化に適用することを想定しており、原画像、１／２
縮小画像、１／４縮小画像、．．．をすべて使用する。
そのため、この縮小方式では１度に１／２ⁿ（ｎ≧２）
に画像を縮小することはできない。

【０００８】上述したように、良く知られた単純な縮小
方式を採用した画像縮小処理装置では縮小した画像の劣
化が著しく、プレビュー機能を実現する場合などには実
用的でないという問題がある。また、ＰＲＥＳ方式をそ
のまま採用した画像縮小処理装置では、目的の１／２ⁿ
（ｎ≧２）縮小画像データを得るためには１／２への縮
小を再帰的に行なうため、必要なフレームメモリが多
く、またフレームメモリへのアクセス回数も多いため全
体の処理時間が長くなるという問題がある。

【０００９】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、ＰＲＥＳ方式を採用しなが
ら原画像データを従来よりも高速に１／２ⁿ（ｎ≧２）
に解像度変換することを可能として、さらに従来よりも
回路規模の小さい画像縮小処理装置を提供することを目
的とするものである。

【００１０】

【課題を解決するための手段】請求項１に記載の発明
は、画像縮小処理装置において、２ⁿ×２ⁿ画素のブロ
ックごとに分割して原画像データを入力しかつ縮小処理
を行なった後で縮小画素データを出力するための入出力
制御手段と、目的のサイズまで画像縮小処理を行なう中
で必要となる途中段階の各縮小画素を一時記憶しておく
ためのレイヤー記憶手段と、目的のサイズまで画像縮小
処理を行なう中で必要となる途中段階の参照画素を一時
記憶しておくための参照画素用記憶手段と、画素の配列
に対応した縮小画素の値を取得するための縮小画素値取
得手段と、全体の動作を制御する縮小処理制御手段を備
え、該縮小処理制御手段は、各々の２ⁿ×２ⁿ画素ブロ
ックを前記入出力制御手段から前記レイヤー記憶手段に
読み込み、前記レイヤー記憶手段および前記参照画素用
記憶手段を参照してＰＲＥＳ方式により前記縮小画素値
取得手段から順次１／２縮小した画素値を取得して前記
レイヤー記憶手段に書き込む動作を繰り返し、目的のサ
イズまで画像縮小処理を行なった縮小画素を前記入出力
制御手段から出力するように制御することを特徴とする
ものである。

【００１１】請求項２に記載の発明は、請求項１に記載
の画像縮小処理装置において、前記縮小処理制御手段
は、次に処理する２ⁿ×２ⁿ画素のブロックの原画像デ
ータを前のブロックの縮小処理中に前記レイヤー記憶手
段へ読み込むように制御することを特徴とするものであ
る。

【００１２】

【発明の実施の形態】図１は、本発明の画像縮小処理装
置の実施の一形態を示す構成図である。図中、１は入出
力制御部、２は縮小処理制御部、３はレイヤーレジス
タ、４は参照画素レジスタ、５は参照画素用ＲＡＭ、６
はアドレス生成回路、７はＲＯＭである。本発明では、
原画像を２ⁿ×２ⁿ画素ごとのブロックに分割し、各ブ
ロックごとに縮小処理を行なってゆく。ここでは、１／
２ⁱに縮小する場合、ｎ≧ｉとする。

【００１３】入出力制御部１は、データの入出力につい
て制御する。すなわち、まず２ⁿ×２ⁿ画素のブロック
の原画像データを取り入れ、そのブロックを縮小した
ら、次の２ⁿ×２ⁿ画素のブロックを処理するために新
しく原画像データを取り入れる。また、縮小し終えた縮
小データを外部に出力する。１／２ⁱに縮小した縮小画
像データは、複数ｂｉｔずつためてから出力してもよい
し、１ｂｉｔずつ出力してもよい。いずれにしても、こ
のような外部とのデータの受渡しを司る。

【００１４】縮小処理制御部２は、入出力制御部１によ
り原画像データの取り入れが終了すると、後述する縮小
処理に関する制御をすべて行なう。

【００１５】ＰＲＥＳ方式で縮小処理を行なう場合、上
述の図９で説明したように、２×２画素の注目画素に加
えて、その周辺の参照画素、および、既に縮小処理され
た縮小画素を参照することになる。図９において縮小す
べき２×２画素がブロックの左上端の画素である場合、
参照画素はブロックからはずれてしまう。すなわち、画
素０、１、３、４がブロック内の画素のとき、画素２、
５、６、７、８がブロックの外となってしまう。これら
のブロック外となる画素は、隣接するブロックあるいは
原画像外である。参照画素レジスタ４は、このブロック
外となる参照画素を保持する。また、レイヤーレジスタ
３は、縮小処理される１ブロック分の注目画素を保持す
る。

【００１６】レイヤーレジスタ３および参照画素レジス
タ４は、２≦ｊ≦ｎまでの各整数値ｊごとにレイヤーお
よび参照画素を有している。図２は、レイヤーレジスタ
３に格納される１ブロックの画素と参照画素レジスタ４
に格納される参照画素の関係の一例の説明図である。例
えば、ｎ＝４、すなわち１６×１６画素を１ブロックと
した場合、レイヤーレジスタ３は図２（Ａ）〜（Ｄ）に
白抜きで示す部分を保持し、それぞれ、１６×１６画素
のレイヤー、８×８画素のレイヤー、４×４画素のレイ
ヤー、２×２画素のレイヤーを有している。また、参照
画素レジスタ４には、図２（Ａ）〜（Ｄ）にハッチング
を施して示すように、それぞれのレイヤーに対応したブ
ロック外の参照画素が保持される。

【００１７】例えば、参照画素レジスタ４は、レイヤー
レジスタ３の１６×１６画素のレイヤーに対応して、図
２（Ａ）にハッチングを施して示すように原画像で構成
される１７画素の左参照画素（左上の画素を含む。以下
同じ）と１６画素の上参照画素、それに１／２縮小処理
後の９画素の左参照画素と８画素の上参照画素を保持す
る。同様に、レイヤーレジスタ３の８×８画素のレイヤ
ーに対応して、図２（Ｂ）にハッチングを施して示すよ
うに１／２縮小画像で構成される９画素の左参照画素と
８画素の上参照画素、それに１／４縮小処理後の５画素
の左参照画素と４画素の上参照画素を保持する。さらに
図２（Ｃ）に示すように、レイヤーレジスタ３の４×４
画素のレイヤーに対応しては、５画素の左参照画素と４
画素の上参照画素、それに１／８縮小処理後の３画素の
左参照画素と２画素の上参照画素を保持する。２×２画
素のレイヤーに対しては、図２（Ｃ）に示す３画素の左
参照画素と２画素の上参照画素、それに１／１６縮小処
理後の２画素の左参照画素と１画素の上参照画素を保持
する。

【００１８】このように、必要な注目画素および参照画
素は縮小処理の各段階で異なる。従って、レイヤーレジ
スタ３および参照画素レジスタ４も各処理段階に合わせ
て個別に備えている。図３は、レイヤーレジスタ３と参
照画素レジスタ４の一例の説明図である。図中、１１〜
１４はレイヤーレジスタ、２１，２３，２５，２７，２
９は上参照画素レジスタ、２２，２４，２６，２８，３
０は左参照画素レジスタである。ここでも図２と同様
に、ｎ＝４、すなわち１６×１６画素を１ブロックとし
た場合について、必要となるレジスタを示した。なお、
参照画素レジスタにはハッチングを施して示している。
また、左上隅の参照画素は、左参照画素レジスタに含め
るものとする。

【００１９】図３（Ａ）に示すように、１／２縮小時に
は、１ブロック１６×１６画素のレイヤーレジスタ１１
と、原画像１６画素の上参照画素レジスタ２１、原画像
１７画素の左参照画素レジスタ２２、１／２縮小画像８
画素の上参照レジスタ２３、および１／２縮小画像９画
素の左参照レジスタ２４を用いる。１／４縮小時には、
図３（Ｂ）に示すように、１／２縮小画像８×８画素の
レイヤーレジスタ１２と、１／２縮小画像８画素の上参
照画素レジスタ２３、１／２縮小画像９画素の左参照画
素レジスタ２４、１／４縮小画像４画素の上参照レジス
タ２５、および１／４縮小画像５画素の左参照レジスタ
２６を用いる。１／８縮小時には、図３（Ｃ）に示すよ
うに、１／４縮小画像４×４画素のレイヤーレジスタ１
３と、１／４縮小画像４画素の上参照画素レジスタ２
５、１／４縮小画像５画素の左参照画素レジスタ２６、
１／８縮小画像２画素の上参照レジスタ２７、および１
／８縮小画像３画素の左参照レジスタ２８を用いる。１
／１６縮小時には、図３（Ｄ）に示すように、１／８縮
小画像２×２画素のレイヤーレジスタ１４と、１／８縮
小画像２画素の上参照画素レジスタ２７、１／８縮小画
像３画素の左参照画素レジスタ２８、１／１６縮小画像
１画素の上参照レジスタ２９、および１／１６縮小画像
２画素の左参照レジスタ３０を用いる。

【００２０】上述の４つのレイヤーレジスタ１１〜１４
が図１に示すレイヤーレジスタ３であり、上参照画素レ
ジスタおよび左参照画素レジスタ２１〜３０が図１に示
す参照画素レジスタ４を構成している。なお、各レイヤ
ーの縮小画素と次のレイヤーの参照画素は同じ値である
ので、ここではレジスタを共用している。しかし、それ
ぞれのレイヤーごとに別の上参照画素レジスタおよび左
参照画素レジスタを設けてもよい。

【００２１】このような構成では、ブロックごとに各縮
小率のレイヤーレジスタおよび参照画素レジスタを設け
るのみであるので、従来のように各縮小率ごとのフレー
ムメモリを用いる場合に比べ、格段にメモリ量を節約す
ることができる。

【００２２】図１に戻り、参照画素用ＲＡＭ５は、レイ
ヤーレジスタ３の各レイヤーの最下段あるいは最右列の
画素値を記憶する。図４は、ブロックごとの画像縮小処
理における処理順序の一例の説明図である。上述のよう
に、本発明では２_n×２_n画素ごとにブロックとして縮
小処理を行なう。図４に示した例では、横方向にｐ個の
ブロック、縦方向にｑ個のブロックに分割している。各
ブロックの処理順序としては、例えば図４に示すように
横方向に順次処理したり、あるいは縦方向に順次処理を
行なうことができる。横方向に順次処理を行なう場合、
例えばブロック（０，０）を処理後、その右隣のブロッ
ク（０，１）を処理し、順次右方向に移動しながらブロ
ック（０，ｐ）まで処理する。ブロック（０，ｐ）まで
処理すると、次にブロック（１，０）に移る。そしてま
た順次右方向へ移動しながら処理を続ける。最終的にブ
ロック（ｑ，ｐ）まで処理を行なう。

【００２３】図４に示すように横方向に順次処理を行な
う場合、例えばブロック（０，１）を縮小処理する際に
は左参照画素として先のブロック（０，０）の右端のデ
ータを参照画素レジスタ３に設定して用いることができ
る。同様に、例えばブロック（１，１）では、先のブロ
ック（１，０）の右端のデータとともにブロック（０，
１）の最下段のデータおよびブロック（０，０）の右下
隅のデータを参照画素として参照画素レジスタ３に設定
して用いることになる。このとき、左隣のブロックのデ
ータは処理中に取得できるが、上段のブロックのデータ
は逐次保存しておかなければならない。このように、図
４では下段のブロックの縮小処理の際に用いる上段のブ
ロックの最下段の画素を記憶しておき、参照画素として
順次参照画素レジスタ４に設定して処理を進めることが
できる。参照画素用ＲＡＭ５は、この最下段の画素を各
レイヤーごとに記憶するものである。そして、２段目以
降のブロックを縮小処理する際に、その真上のブロック
を処理した時に書き込んでおいたデータを参照画素レジ
スタ４内の各上参照画素レジスタに格納し、参照すれば
よい。

【００２４】ただしメモリ量を節約するために、原画像
レイヤーレジスタの最下段画素の値は記憶せず、ブロッ
クの処理に取りかかる最初に、原画像データを原画像レ
イヤーレジスタへ格納する時に再び一緒に読み込むよう
にすることができる。例えば１ブロックを１６×１６画
素とするとき、二段目以降のブロックでは最初に１６ｂ
ｉｔ×１７ラインの原画像データを読み込み、読み込ん
だ１７ラインの一番上のラインは原画像の上参照画素レ
ジスタに格納する。従って、１／１６への縮小では、１
／２レイヤーへの縮小が終了した時点で８ｂｉｔ、１／
４レイヤーへの縮小が終了した時点で４ｂｉｔ、１／８
レイヤーでは２ｂｉｔ、１／１６レイヤーでは１ｂｉｔ
を記憶する必要があるので、ブロックごとに計１５ｂｉ
ｔ分の値を参照画素用ＲＡＭ５は保持すればよいことに
なる。参照画素用ＲＡＭ５に書き込まれたデータは、そ
の真下にあるブロックを処理するまで記憶しておけばよ
いので、例えば６００ｄｐｉのＡ４サイズで１ラインに
４００ブロックあるとすると、最大１５ｂｉｔ幅で４０
０ワードのＲＡＭを備えていればよい。レイヤーレジス
タ３および参照画素レジスタ４とともにこの参照画素用
ＲＡＭ５を加えても、必要とするメモリ量は従来技術で
説明したような大きなフレームメモリと比べ、格段に減
少させることができる。

【００２５】アドレス生成回路６は、ＲＯＭ７のアドレ
スを生成するための回路である。また、ＲＯＭ７は、参
照画素の並び方に対応する縮小画素の値を記憶してい
る。縮小画素の値は、参照する画素すなわち図９におけ
る画素０〜１１のすべての値の並び方によって決定され
る。この並び方に対する縮小画素の値があらかじめＲＯ
Ｍにテーブルとして格納される。従って、参照するすべ
ての画素の値からＲＯＭのアドレスを生成し、ＲＯＭに
アクセスして縮小画素の値を得る。

【００２６】単純には図９に示した画素０から画素１１
までの画素値を並べた１１ｂｉｔをアドレスとしてアド
レス生成回路６で生成し、そのアドレスに格納されてい
る値をＲＯＭ７から読み出して、縮小画素の画素値とし
て得る。ＲＯＭ７に格納されている縮小画素の画素値
は、例えばＪＢＩＧの規格書等にも記載されており、そ
の内容を用いるなど、任意に対応づけを行なうことがで
きる。もちろんアドレス生成回路６およびＲＯＭ７を例
えば演算装置などで構成し、任意の変換プロセスによっ
て縮小画素の値を得るようにしてもよい。

【００２７】通常、ＲＯＭ７は８ｂｉｔを単位としてア
クセス可能である。これを用い、例えば１１ｂｉｔのア
ドレスのうち下位３ｂｉｔを除く８ｂｉｔをＲＯＭ７に
与え、読み出される８ｂｉｔのデータの中から、アドレ
スの下位３ｂｉｔを用いて１ｂｉｔを選択するように構
成することができる。特別な場合、すなわちブロック内
で１／２、１／４、１／８、１／１６に縮小する各段階
で一番右の画素を含んだ処理の場合を除いて、ＲＯＭ７
から得られる縮小結果は次のアドレス生成にも使われる
ので、ただちにアドレス生成部６にフィードバックされ
る。

【００２８】図５は、本発明の画像縮小処理装置の実施
の一形態における画像縮小処理の一具体例を示すフロー
チャートである。なお、ここでは具体例として１／１６
に画像を縮小する例について示す。画像縮小処理がスタ
ートすると、まずＳ４１において、１６×１６画素のブ
ロックに原画像を分割して１つのブロックの原画像デー
タをレイヤーレジスタ３に格納する。そして、そのブロ
ック単位で１／２縮小処理（Ｓ４２）、１／４縮小処理
（Ｓ４３）、１／８縮小処理（Ｓ４４）、１／１６縮小
処理（Ｓ４５）の縮小処理を行なってしまう。Ｓ４６に
おいてすべてのブロックについて、縮小処理が終了して
いるか否かを判定し、全ブロックについて処理が終了し
ていれば処理を終えるし、そうでなければＳ３１へ戻
り、次のブロックの処理へと移る。

【００２９】上述のＳ４１〜Ｓ４５における各ブロック
の画像縮小処理について、上述の図３を用いて説明す
る。まず、１ブロック分の原画像データを図３（Ａ）に
示す１６×１６画素の原画像レイヤーレジスタ１１に格
納する。それとともに、１６画素の原画像上参照画素レ
ジスタ２１と１７画素の原画像左参照画素レジスタ２２
にブロック外の原画像上の参照画素が格納される。ま
た、８画素の１／２上参照画素レジスタ２３および９画
素の１／２左参照画素レジスタ２４に、既に縮小した参
照画素の値を格納しておく。このように原画像レイヤー
レジスタ１１および各参照画素レジスタ２１〜２４に参
照画素を格納した後、１／２の縮小を行なう。縮小方法
は、図９で説明したように、縮小すべき２×２画素とそ
の周辺の５画素、それに既に縮小済みの３画素の値を用
いてアドレス生成回路６でＲＯＭ７に対するアドレスを
生成し、ＲＯＭ７から読み出されたデータに基づいて縮
小画素の値を決定する。

【００３０】この１／２の縮小では、１ブロックで６４
回の縮小処理を行なって、決定される縮小画素の値を図
３（Ｂ）に示す８×８画素の１／２レイヤーレジスタ１
２に格納してゆく。このとき、左上の２×２画素から順
に右へ移動しながら処理を進める。最初の左上の２×２
画素の縮小処理時には原画像上参照画素レジスタ２１、
原画像左参照画素レジスタ２２、１／２上参照画素レジ
スタ２３および１／２左参照画素レジスタ２４を参照し
て行なう。続く７回、すなわち上２行の画素を用いた縮
小処理では、原画像上参照画素レジスタ２１および１／
２上参照画素レジスタ２３を参照して行なう。左側の原
画像の参照画素は原画像レイヤーレジスタ１１を直接参
照すればよい。また、左側の縮小画像の参照画素につい
ても１／２レイヤーレジスタ１２を参照すればよい。同
様に、左２列の画素を用いる縮小の場合も、原画像左参
照画素レジスタ２２および１／２左参照画素レジスタ２
４を参照して行なう。上側の原画像の参照画素は原画像
レイヤーレジスタ１１を直接参照すればよい。また、上
側の縮小画像の参照画素についても１／２レイヤーレジ
スタ１２を参照すればよい。他の画素の縮小処理につい
ては、原画像レイヤーレジスタ１１および１／２レイヤ
ーレジスタ１２を参照すればよい。

【００３１】１／２縮小処理が終わると、次は１／４縮
小処理を行なう。この処理を開始する段階では、１／２
レイヤーレジスタ１２に１／２縮小画素が格納されてい
る。また、１／２縮小時に用いた１／２上参照画素レジ
スタ２３および１／２左参照画素レジスタ２４のほか
に、１／４縮小処理済みの参照画素を１／４上参照画素
レジスタ２５および１／４左参照画素レジスタ２６に格
納する。そして、８×８画素について２×２画素ずつ１
６回の縮小処理を行なって４×４画素の１／４縮小画像
を得る。縮小処理は１／２縮小の場合と同様である。こ
の１／４縮小処理の処理結果は１／４レイヤーレジスタ
１３に格納される。

【００３２】１／４縮小処理が終わると、次は１／８縮
小処理を行なう。この処理を開始する段階では、１／４
レイヤーレジスタ１３に１／４縮小画素が格納されてい
る。また、１／４縮小時に用いた１／４上参照画素レジ
スタ２５および１／２左参照画素レジスタ２６のほか
に、１／８縮小処理済みの参照画素を１／８上参照画素
レジスタ２７および１／８左参照画素レジスタ２８に格
納する。そして、４×４画素について２×２画素ずつ４
回の縮小処理を行なって２×２画素の１／８縮小画像を
得る。縮小処理は１／２縮小の場合と同様である。この
１／８縮小処理の処理結果は１／８レイヤーレジスタ１
４に格納される。

【００３３】最後に１／１６縮小処理を行なう。この処
理を開始する段階では、１／８レイヤーレジスタ１４に
１／８縮小画素が格納されている。また、１／８縮小時
に用いた１／８上参照画素レジスタ２７および１／８左
参照画素レジスタ２８のほかに、１／１６縮小処理済み
の参照画素を１／１６上参照画素レジスタ２９および１
／１６左参照画素レジスタ３０に格納する。そして、２
×２画素に対して縮小処理を行なって１画素の１／１６
縮小画像を得る。この１／１６に縮小された縮小画像デ
ータは入出力制御部１から出力される。このとき、縮小
画素データをすぐに出力してもよいし、別にレジスタを
用意しておき、複数ｂｉｔ蓄積しておいてから出力して
もよい。

【００３４】１／１６への縮小が終わると次のブロック
について再び縮小処理を始める。そのために、原画像レ
イヤーレジスタ１１に次のブロックの１６×１６画素の
原画像データを格納し、上参照画素レジスタ７１、７３
および左参照画素レジスタ７２、７４に参照画素の値を
入れ直す。このときの参照画素レジスタ４に格納するデ
ータについて以下で説明する。

【００３５】図６は、各ブロック間の参照関係の説明
図、図７は、各レイヤーレジスタにおける参照画素レジ
スタに値が設定される画素の説明図である。まず、図６
に示してある一番最初に処理するべき左上の１６×１６
画素のブロック（０，０）では、参照画素レジスタ４に
値が設定される画素は、すべて原画像外である。そのた
め、参照画素の値としてあらかじめ決められた値、例え
ば０が設定される。このブロック（０，０）が１／１６
まで縮小されると、次に右隣りのブロック（０，１）の
縮小処理に取りかかる。その時の上参照画素はやはり原
画像外であるので、例えばすべて０が設定される。従っ
て、ブロック（０、１）を処理する際の上参照画素レジ
スタ２１，２３，２５，２７，２９には０を入れてお
く。一方、この時の左参照画素の値は一つ前のブロック
（０，０）における各レイヤーレジスタの最右端の画素
（図７の右下がりのハッチングを施した画素）の値と、
各上参照画素レジスタ２１，２３，２５，２７，２９の
最右端の画素（図６中のハッチングを施した画素）であ
る。従って、これらの値を逐次、対応する各左参照画素
レジスタ２２，２４，２６，２８，３０に上書きしてお
く。さらにこのブロックの縮小処理が終了すると、その
次に右隣りのブロックの縮小処理に取りかかるが、この
時も同様である。すなわち、上参照画素の値はすべて０
のままであり、左参照画素はその一つ前のブロックにお
ける各レイヤーレジスタの最右端の画素の値と上参照画
素レジスタの最右端の画素の値を参照画素の値として受
け継ぐ。このように、一番上にあるブロックでは常に上
参照画素レジスタ２１，２３，２５，２７，２９の値は
０であり、左参照画素レジスタ２２，２４，２６，２
８，３０だけ書き換えていく。

【００３６】一番上の列の最後のブロックが終了し、二
段目の最初のブロック（１，０）の処理では、再び左参
照画素は原画像外となるので、左参照画素レジスタ２
２，２４，２６，２８，３０の値はすべて０となる。ま
た、このブロック以降では、上参照画素の値は、処理を
行なっているブロックの真上にあるブロックの各レイヤ
ーレジスタの最下段画素を参照画素として使うことにな
る。例えばブロック（１，０）の処理ではその一つ上の
ブロック（０，０）の各レイヤーレジスタの最下段画素
（図７の右上がりのハッチングを施して示した画素）を
参照画素として使う。従って、これらのｂｉｔの値はそ
の真下のブロックを処理するまで記憶しておく必要があ
る。この上の列のブロックの各レイヤーレジスタの最下
段画素の値は、それらのブロックの処理時に参照画素用
ＲＡＭ５に書き込んで記憶してある。二段目以降のブロ
ックを縮小処理する時には、その真上のブロックを処理
した時に参照画素用ＲＡＭ５に書き込んでおいたデータ
を各上参照画素レジスタ２１，２３，２５，２７，２９
に格納し、参照する。ただし、上述のようにメモリ量を
節約するために、原画像レイヤーレジスタの最下段画素
の値１６ｂｉｔは記憶せず、ブロックの処理に取りかか
る最初に１ブロック分の原画像データを原画像レイヤー
レジスタへ格納する時に再び一緒に読み込むようにして
もよい。

【００３７】このようにして、原画像を分割したすべて
のブロックについて、縮小処理を繰り返し行なう。ブロ
ックの処理順序としては、上述したように、例えば図４
に示すようにまず左上のブロック（０，０）が読み込ま
れ、１画素に縮小される。つまり、このブロックが白に
なるか黒になるかを決定する。続いてその右隣りのブロ
ック（０，１）が読み込まれ、このブロックが白になる
か黒になるかを決定する。このようにして図４中の矢印
の順にブロック（０，ｐ）までの処理が終わると、ブロ
ック（０，０）の下のブロック（１，０）について画像
縮小処理を実行し、順次右隣のブロックの処理を実行し
ていく。最後のブロック（ｑ，ｐ）まで処理が済めば、
縮小処理は終了する。このようにして、ｑ×ｐ画素から
なる１／２ⁿ（ここでは１／１６）の縮小画像が得られ
る。このとき、１ブロック分の原画像データを読み込
み、参照画素を設定した後は、所望の縮小率の画素が得
られるまで画像データをアクセスしないので、高速な処
理が可能である。

【００３８】なお、図４にはブロックの処理を順次横方
向に進める例を示したが、処理の順序を縦方向としても
よい。この場合は一つ前のブロックの処理における各レ
イヤーレジスタの最下段画素をただちに次のブロックの
処理で上参照画素として使うことになるので、参照画素
用ＲＡＭに格納する必要はない。代わりに各レイヤーレ
ジスタの最右端の値と各上参照画素レジスタの最上位ｂ
ｉｔはその右隣のブロックを処理する時に使うことにな
るので、こちらを参照画素用ＲＡＭに格納しておくこと
になる。従って、横長の原稿では必要な参照画素用ＲＡ
Ｍのメモリ量が小さくなり、好都合である。処理の方向
はメモリ量を節約できる方向に選択すればよい。

【００３９】また、上述の例では、１ブロックを２ⁿ×
２ⁿ画素として１／２ⁿに縮小する場合を示したが、例
えばｍ＜ｎであるとき、１／２^mに縮小することもでき
る。この場合には、１／２ⁿまでに縮小する過程で生成
される１／２^mレイヤーレジスタの値を出力すればよ
い。例えば、上述の具体例のように１／１６の縮小が可
能な装置においては、１／２、１／４、１／８の縮小が
可能である。これらの縮小率を選択可能に構成すること
もできる。

【００４０】上述の説明では、図５に示したように、１
つのブロックの処理が完全に終わってから、次のブロッ
クの処理を行なうために原画像レイヤーレジスタに再び
原画像を取り込み、また原画像上参照画素レジスタおよ
び原画像左参照画素レジスタに参照画素データを取り込
んでいた。しかし、これらのレジスタに格納されている
データは１／２への縮小処理が終わり、次のブロックの
処理で必要な画素を参照画素レジスタ４や参照画素用Ｒ
ＡＭ５に記憶した時点で必要なくなる。従って、それ以
降の例えば１／４への縮小処理を行なう段階で、同時に
次のブロックの縮小処理で必要な原画像データと参照画
素データを原画像レイヤーレジスタおよび原画像参照画
素レジスタに格納することが可能である。

【００４１】このようにして原画像データのレイヤーレ
ジスタ３への格納および参照画素レジスタ４の設定と縮
小処理とを並行して実行することが可能である。図８
は、本発明の画像縮小処理装置の実施の一形態における
画像縮小処理の別の具体例を示すフローチャートであ
る。ここでは図５と同様に１ブロックが１６×１６画素
であるとし、１／１６に縮小する場合について示す。処
理がスタートすると、まずＳ５１において、１６×１６
画素の原画像データを原画像レイヤーレジスタに格納
し、Ｓ５２においてブロック内で１／２への縮小処理を
行なう。次にＳ５４においてブロック内で１／４への縮
小処理を行なうが、これと同時にＳ５３において全部の
ブロックが終了しているか否かの判定を行ない、未処理
のブロックが存在していれば、Ｓ５１に戻って、次のブ
ロックの処理で必要な１６×１６画素の原画像データを
再び原画像レイヤーレジスタに上書きする。一方で１／
８への縮小処理（Ｓ５５）、１／１６への縮小処理（Ｓ
５６）を行なう。１／１６への縮小処理が終わったら縮
小結果を出力して次のブロックの処理に入る。このと
き、既に必要な原画像データはレジスタに格納されてい
るので、Ｓ５２における１／２への縮小処理から行なえ
ばよい。このようにすることで、さらに全体の画像縮小
処理を高速化することが可能となる。

【００４２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、原画像データを２ⁿ×２ⁿ画素のブロックご
とに分割して原画像データを取り入れ、各々のブロック
を１度に縦横ともに１／２ⁿまで縮小することで、従来
よりも高速に１／２ⁿに原画像を解像度変換することが
できる。さらに、従来の装置では縮小の各段階の画像を
蓄積するためのフレームメモリが必要であったが、本発
明ではブロックごとに縮小処理を行なうため、例えば従
来の装置において６００ｄｐｉでＡ４サイズの原画像を
１／１６に縮小処理するのに３５Ｍｂｉｔ以上のメモリ
が必要であったが、本発明では約６ＫｂｉｔのＲＡＭを
内部に備えていればよく、はるかにメモリ量の小さい画
像縮小処理装置を提供することができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の画像縮小処理装置の実施の一形態を
示す構成図である。

【図２】レイヤーレジスタ３に格納される１ブロック
の画素と参照画素レジスタ４に格納される参照画素の関
係の一例の説明図である。

【図３】レイヤーレジスタ３と参照画素レジスタ４の
一例の説明図である。

【図４】ブロックごとの画像縮小処理における処理順
序の一例の説明図である。

【図５】本発明の画像縮小処理装置の実施の一形態に
おける画像縮小処理の一具体例を示すフローチャートで
ある。

【図６】各ブロック間の参照関係の説明図である。

【図７】各レイヤーレジスタにおける参照画素レジス
タに値が設定される画素の説明図である。

【図８】本発明の画像縮小処理装置の実施の一形態に
おける画像縮小処理の別の具体例を示すフローチャート
である。

【図９】従来の画像縮小処理装置の一例の説明図であ
る。

【図１０】従来の画像縮小処理装置の一例における画
像縮小処理の一例のフローチャートである。

【符号の説明】

１…入出力制御部、２…縮小処理制御部、３…レイヤー
レジスタ、４…参照画素レジスタ、５…参照画素用ＲＡ
Ｍ、６…アドレス生成回路、７…ＲＯＭ、１１〜１４…
レイヤーレジスタ、２１，２３，２５，２７，２９…上
参照画素レジスタ、２２，２４，２６，２８，３０…左
参照画素レジスタ。

Claims

【特許請求の範囲】

【請求項１】２ⁿ×２ⁿ画素のブロックごとに分割し
て原画像データを入力しかつ縮小処理を行なった後で縮
小画素データを出力するための入出力制御手段と、目的
のサイズまで画像縮小処理を行なう中で必要となる途中
段階の各縮小画素を一時記憶しておくためのレイヤー記
憶手段と、目的のサイズまで画像縮小処理を行なう中で
必要となる途中段階の参照画素を一時記憶しておくため
の参照画素用記憶手段と、画素の配列に対応した縮小画
素の値を取得するための縮小画素値取得手段と、全体の
動作を制御する縮小処理制御手段を備え、該縮小処理制
御手段は、各々の２ⁿ×２ⁿ画素ブロックを前記入出力
制御手段から前記レイヤー記憶手段に読み込み、前記レ
イヤー記憶手段および前記参照画素用記憶手段を参照し
てＰＲＥＳ方式により前記縮小画素値取得手段から順次
１／２縮小した画素値を取得して前記レイヤー記憶手段
に書き込む動作を繰り返し、目的のサイズまで画像縮小
処理を行なった縮小画素を前記入出力制御手段から出力
するように制御することを特徴とする画像縮小処理装
置。
【請求項２】前記縮小処理制御手段は、次に処理する
２ⁿ×２ⁿ画素のブロックの原画像データを前のブロッ
クの縮小処理中に前記レイヤー記憶手段へ読み込むよう
に制御することを特徴とする請求項１に記載の画像縮小
処理装置。