JPH0793529A - スキャンフォーマット変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 ラスタスキャン方式画像データやブロックス
キャン方式画像データでの仕様変更に比較的容易に対応
する。 【構成】 画像メモリ１０は、連続したメモリアドレス
を有し、該メモリアドレスは、ラスタスキャン方式画像
データでの水平走査の１ライン分の最大画素数Ｆxmax毎
に、又、ラスタスキャン方式画像データでの垂直走査の
最大ライン数Ｆymaxへと、連続した領域で分割設定され
ている。ラスタスキャン方式画像データの１ライン分の
画素数が変更されたとしても、各行の先頭の画素のメモ
リアドレスは一定である。又、ブロックカウンタＢＣ
と、ブロック画素カウンタＢＰＣと、ブロックラインカ
ウンタＢＬＣとを用いることで、ブロックの大きさの変
更にも容易に対応することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２次元画像に対して水
平走査を繰り返しつつ垂直走査して得られるラスタスキ
ャン方式画像データと、予め設定されているブロック水
平方向画素数Ｂx 及びブロック垂直方向画素数Ｂy の大
きさのブロック単位で、２次元画像に対して水平走査を
繰り返しつつ垂直走査して得られるブロックスキャン方
式画像データとについて、これら各方式画像データ間で
少なくとも一方方向に変換するスキャンフォーマット変
換装置に係り、特に、比較的簡単な構成にて、前記ラス
タスキャン方式画像データの１ライン分のライン画素数
Ｆx が変更される場合や、前記ブロックスキャン方式画
像データのブロックの大きさ、即ち前記ブロック水平方
向画素数Ｂx 及び前記ブロック垂直方向画素数Ｂy が変
更される場合にも、比較的容易に対応することができる
スキャンフォーマット変換装置に関する。

【０００２】

【従来の技術】２次元画像は、一般的には、水平走査を
繰り返しつつ垂直走査して得られるラスタスキャン方式
画像データとして読み取られる。例えば２次元画像は、
テレビカメラやスキャナ等によって、ラスタスキャン方
式画像データとして読み取られる。一方、近年の画像処
理では、所定の大きさのブロック単位での画像処理、即
ち予め設定されているブロック水平方向画素数Ｂx 及び
ブロック垂直方向画素数Ｂy の２次元の大きさのブロッ
ク単位で画像処理が行われるものである。従って、２次
元画像のこのような処理は、このようなブロック単位
で、水平走査を繰り返しつつ垂直走査して得られるブロ
ックスキャン方式画像データとして扱われる。

【０００３】又、例えば、前述のようなラスタスキャン
方式画像データとしての読み取りの後、前述のようなブ
ロックスキャン方式画像データとしての処理を行うとい
うようなことも行われている。このため、このようなラ
スタスキャン方式画像データとブロックスキャン方式画
像データとの間でのデータのフォーマット変換、即ち、
スキャンフォーマット変換も行われている。

【０００４】図５は、前述のようなラスタスキャン方式
画像データの一例を示す線図である。

【０００５】この図５では、１ライン当り合計Ｍ個のラ
イン画素数Ｆx であり、合計７行のライン数Ｆy である
ラスタスキャン方式画像データが示されている。又、各
画素には、一連のアドレスが割り当てられている。即
ち、第０ラインの各画素には、“０”から“（Ｍ−
１）”のアドレスが割り付けられており、第１ラインの
各画素には、“Ｍ”から“２Ｍ−１”のアドレスが割り
付けられており、又、最終行の第７行の各画素には、
“７Ｍ”から“８Ｍ−１”のアドレスが割り付けられて
いる。

【０００６】図６及び図７は、それぞれ、ブロックスキ
ャン方式画像データの一例を示す線図となっている。こ
れら図６及び図７において、特に図６は前記図５の第０
ブロックに相当するものであり、図７は第２ブロックに
相当するものとなっている。

【０００７】即ち、図６では、前記図５に示される前述
のラスタスキャン方式画像データにおいて、第０ライン
の０〜７の画素、第１ラインのＭ〜（Ｍ＋７）の画素、
第２ラインの２Ｍ〜（２Ｍ＋７）の画素及び第７ライン
の７Ｍ〜（７Ｍ＋７）等、第０ラインから第７ラインま
での各ラインの、第１番目から第８番目の画素によるブ
ロックとなっている。

【０００８】一方、前記図７では、前記図５の前記ラス
タスキャン方式画像データのうち、第０ラインから第７
ラインまでの、各ラインの第９画素から第１８画素まで
のブロックとなっている。

【０００９】これら図６及び図７では、それぞれ前記ラ
スタスキャン方式画像データの第１番目のブロックと第
２番目のブロックとが示されているが、同様に、該ラス
タスキャン方式画像データは、右方向へと、このような
形式の多くのブロックに分割されるものとなっている。

【００１０】従来、前記図５に示されるようなラスタス
キャン方式画像データの、前記図６や前記図７に示され
るブロックスキャン方式画像データへの変換は、任意の
値に設定可能なアドレスカウンタを用いながら、各ライ
ンの合計８画素の画像データを順次読み出すと共に、こ
の８画素目が読み出された後には、次ラインの該当する
８画素のデータを読み出すことで行われていた。即ち、
このようなアドレスカウンタの値を順次インクリメント
（その値を“１”だけ増加）させながら、又、このよう
なアドレスカウンタの値を適宜変更しながら、各ブロッ
ク内の水平走査及び垂直走査を、複数のブロックに対し
て順次行うというものであった。

【００１１】

【発明が達成しようとする課題】しかしながら、このよ
うな従来のスキャンフォーマット変換は、アドレスカウ
ンタの設定変更を頻繁に行わなければならず、又このよ
うに行われる各設定自体も複雑であり、処理全体が煩雑
なものとなってしまっていた。このため、このようなス
キャンフォーマット変換を行う回路構成についても、複
雑なものとなってしまっていた。

【００１２】又、従来のこのようなスキャンフォーマッ
ト変換では、対象となるラスタスキャン方式画像データ
の仕様が変更されてしまったり、対象となる前記ブロッ
クスキャン方式画像データの仕様が変更されてしまう
と、このような仕様変更に容易に対応することができな
かった。例えば、前記ラスタスキャン方式画像データの
前記ライン画素数Ｆx や前記ライン数Ｆy が変更されて
しまった場合、これに容易に対応することができなかっ
た。又、例えば前記ブロックスキャン方式画像データで
は、水平走査や垂直走査を行うブロックの大きさ、即ち
前記ブロック水平方向画素数Ｂx や前記ブロック垂直方
向画素数Ｂy が変更されてしまうと、これに対応するこ
とは困難であった。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、比較的簡単な構成にて、前記ラスタ
スキャン方式画像データの１ライン分の前記ライン画素
数Ｆx が変更される場合や、前記ブロックスキャン方式
画像データのブロックの大きさが変更される場合にも、
比較的容易に対応することができるスキャンフォーマッ
ト変換装置を提供することを目的とする。

【００１４】

【課題を達成するための手段】本発明は、２次元画像に
対して水平走査を繰り返しつつ垂直走査して得られるラ
スタスキャン方式画像データと、予め設定されているブ
ロック水平方向画素数Ｂx 及びブロック垂直方向画素数
Ｂy の大きさのブロック単位で、２次元画像に対して水
平走査を繰り返しつつ垂直走査して得られるブロックス
キャン方式画像データとについて、これら各方式画像デ
ータ間で少なくとも一方方向に変換するスキャンフォー
マット変換装置において、連続したメモリアドレスを有
し、該メモリアドレスが、前記ラスタスキャン方式画像
データでの水平走査の１ライン分の最大画素数Ｆxmax毎
に、又、該ラスタスキャン方式画像データでの垂直走査
の最大ライン数Ｆymaxへと、連続した領域で分割設定さ
れている画像メモリと、前記ラスタスキャン方式画像デ
ータでの水平走査時の画素アドレスをカウントするラス
タ画素カウンタＲＰＣと、前記ラスタスキャン方式画像
データでの垂直走査時のラインアドレスをカウントする
ラスタラインカウンタＲＬＣと、前記ブロックスキャン
方式画像データでのブロック単位の走査時のブロックア
ドレスをカウントするブロックカウンタＢＣと、前記ブ
ロックスキャン方式画像データでの各ブロック中の水平
走査時の画素アドレスをカウントするブロック画素カウ
ンタＢＰＣと、前記ブロックスキャン方式画像データで
の各ブロック中の垂直走査時のラインアドレスをカウン
トするブロックラインカウンタＢＬＣと、前記ラスタス
キャン方式画像データとして前記画像メモリに対してア
クセスする際、予め設定されている水平走査の１ライン
分のライン画素数Ｆx に従って、前記ラスタ画素カウン
タＲＰＣ及び前記ラスタラインカウンタＲＬＣを制御
し、これによって前記画像メモリのメモリアドレスを指
定するラスタスキャンアクセス制御回路と、前記ブロッ
クスキャン方式画像データとして前記画像メモリに対し
てアクセスする際、前記ライン画素数Ｆx 及び前記ブロ
ック水平方向画素数Ｂx 及び前記ブロック垂直方向画素
数Ｂy に従って、前記ブロックカウンタＢＣ及び前記ブ
ロック画素カウンタＢＰＣ及び前記ブロックラインカウ
ンタＢＬＣを制御し、これによって前記画像メモリのメ
モリアドレスを指定するブロックスキャンアクセス制御
回路とを備えたことにより、前記課題を達成したもので
ある。

【００１５】

【作用】本発明は、前述のような前記ラスタスキャン方
式画像データと、前述のような前記ブロックスキャン方
式画像データとについて、これら各方式画像データ間で
少なくとも一方方向に変換するスキャンフォーマット変
換を、より能率的に行うために、対象となるラスタスキ
ャン方式画像データのうち、水平走査の１ライン分の画
素数が最大なもの及び垂直走査のライン数が最大なもの
に対応して、用いる画像メモリを予め分割設定するよう
にしている。即ち、該画像メモリは、連続したメモリア
ドレスを有し、該メモリアドレスが、前記最大画素数Ｆ
xmax毎に最大ライン数Ｆymaxへと分割設定されているも
のである。この分割設定は、前記ラスタスキャン方式画
像データでの水平走査の１ライン分の最大画素数Ｆxmax
毎に、又、該ラスタスキャン方式画像データでの垂直走
査の最大ライン数Ｆymaxへと、連続した領域で分割設定
するというものである。

【００１６】本発明においては、このように各ラインが
分割設定されているため、各ラインの先頭画素のメモリ
アドレスは、前記ラスタスキャン方式画像データの仕様
や前記ブロックスキャン方式画像データの仕様が変更さ
れても、常に定まったものとなっている。このため、前
記ラスタスキャン方式画像データとして前記画像メモリ
をアクセスする際にも、前記ブロックスキャン方式画像
データとして前記画像メモリをアクセスする際にも、対
象となる画素の画像データを、比較的容易にアドレス指
定することができる。

【００１７】又、本発明においては、このような分割設
定されている画像メモリを効果的に活用する構成、即
ち、前記ラスタスキャン方式画像データでのアドレス指
定を行うための構成や、前記ブロックスキャン方式画像
データでの効果的なアドレス指定を行うための構成を見
出している。

【００１８】例えば、前記ラスタスキャン方式画像デー
タのアドレス指定を効果的に行うため、本発明において
は、ラスタ画素カウンタＲＰＣと、ラスタラインカウン
タＲＬＣと、これらラスタ画素カウンタＲＰＣ及びラス
タラインカウンタＲＬＣを制御するラスタスキャンアク
セス制御回路を備える。前記ラスタ画素カウンタＲＰＣ
は、前記ラスタスキャン方式画像データでの水平走査時
の画素アドレスをカウントするものである。一方、前記
ラスタラインカウンタＲＬＣは、前記ラスタスキャン方
式画像データでの垂直走査時のラインアドレスをカウン
トするものである。

【００１９】これらを用いたラスタスキャン方式画像デ
ータの対応する画素のアドレス指定は、予め設定されて
いる水平走査の１ライン分の前記ライン画素数Ｆx に従
って、前記ラスタ画素カウンタＲＰＣ及び前記ラスタラ
インカウンタＲＬＣを前記ラスタスキャンアクセス制御
回路にて制御しながら、前記画像メモリのメモリアドレ
スを指定するというものである。

【００２０】一方、本発明では、前記ブロックスキャン
方式画像データのアドレス指定をより能率良く行うため
に、ブロックカウンタＢＣと、ブロック画素カウンタＢ
ＰＣと、ラインカウンタＢＬＣと、これらのブロックカ
ウンタＢＣ及びブロック画素カウンタＢＰＣ及びブロッ
クラインカウンタＢＬＣを制御するブロックスキャンア
クセス制御回路とを備えるようにしている。前記ブロッ
クカウンタＢＣは、前記ブロックスキャン方式画像デー
タでのブロック単位の走査時の、ブロックアドレスをカ
ウントするものである。前記ブロック画素カウンタＢＰ
Ｃは、前記ブロックスキャン方式画像データでの各ブロ
ック中の水平走査時の画素アドレスをカウントするもの
である。前記ブロックラインカウンタＢＬＣは、前記ブ
ロックスキャン方式画像データでの各ブロック中の垂直
走査時のラインアドレスをカウントするものである。

【００２１】本発明において、前記ブロックスキャン方
式画像データとして前記画像メモリに対してアクセスす
る際には、前記ライン画素数Ｆx 及び前記ブロック水平
方向画素数Ｂx 及び前記ブロック垂直方向画素数Ｂy に
従って、前記ブロックカウンタＢＣ及び前記ブロック画
素カウンタＢＰＣ及び前記ブロックラインカウンタＢＬ
Ｃを制御する。このような制御によって、前記画像メモ
リのメモリアドレス指定を能率良く行い、前記ブロック
スキャン方式画像データとしてアクセスすることが可能
となっている。

【００２２】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２３】図１は、本発明が適用されたスキャンフォ
ーマット変換装置の実施例の構成を示すブロック図であ
る。

【００２４】この図１に示される如く、本実施例のスキ
ャンフォーマット変換装置は、画像メモリ１０と、ラス
タスキャンアクセス制御回路１２と、ブロックスキャン
アクセス制御回路１４とにより構成されている。又、該
スキャンフォーマット変換装置は、ラスタ画素カウンタ
ＲＰＣと、ラスタラインカウンタＲＬＣと、ブロックカ
ウンタＢＣと、ブロック画素カウンタＢＰＣと、ブロッ
クラインカウンタＢＬＣとを有している。

【００２５】なお、本発明はこれに限定されるものでは
ないが、本実施例においては、前記ラスタ画素カウンタ
ＲＰＣのビット幅は、８ビットである。前記ラスタライ
ンカウンタＲＬＣのビット幅は３ビットである。前記ブ
ロックカウンタＢＣのビット幅は５ビットである。前記
ブロック画素カウンタＢＰＣのビット幅は３ビットであ
る。前記ブロックラインカウンタＢＬＣのビット幅は３
ビットである。

【００２６】前記ラスタ画素カウンタＲＰＣは、前記ラ
スタスキャン方式画像データでの、水平走査時の画素ア
ドレスをカウントするものである。前記ラスタラインカ
ウンタＲＬＣは、前記ラスタスキャン方式画像データで
の垂直走査時のラインアドレスをカウントするものであ
る。

【００２７】前記ブロックカウンタＢＣは、前記ブロッ
クスキャン方式画像データでの、ブロック単位の走査時
のブロックアドレスをカウントするものである。前記ブ
ロック画素カウンタＢＰＣは、前記ブロックスキャン方
式画像データでの、各ブロック中の水平走査時の画素ア
ドレスをカウントするものである。前記ブロックライン
カウンタＢＬＣは、前記ブロックスキャン方式画像デー
タでの、各ブロック中の垂直走査時のラインアドレスを
カウントするものである。

【００２８】又、前記ラスタスキャンアクセス制御回路
１２及び前記ブロックスキャンアクセス制御回路１４で
は、予め、ライン画素数Ｆx が設定されている。該ライ
ン画素数Ｆx は、本実施例のスキャンフォーマット変換
装置にて、その時スキャンフォーマット変換対象となる
前記ラスタスキャン方式画像データの、１ライン分のラ
イン画素数である。

【００２９】又、前記ブロックスキャンアクセス制御回
路１４では、予め、ブロック水平方向画素数Ｂx 及びブ
ロック垂直方向画素数Ｂy が予め設定されている。これ
らブロック水平方向画素数Ｂx 及びブロック垂直方向画
素数Ｂy は、本実施例のスキャンフォーマット変換装置
にて、その時行われるスキャンフォーマット変換の対象
となる前記ブロックスキャン方式画像データで用いられ
る、そのブロックの大きさを示すものである。

【００３０】又、前記ラスタスキャンアクセス制御回路
１２は、前記ラスタスキャン方式画像データとして前記
画像メモリ１０に対してアクセスする際、予め設定され
ている前記ライン画素数Ｆx に従って、前記ラスタ画像
カウンタＲＰＣ及び前記ラスタラインカウンタＲＬＣを
制御し、これによって、前記画像メモリ１０のメモリア
ドレスを指定する。一方、前記ブロックスキャンアクセ
ス制御回路１４は、前記ブロックスキャン方式画像デー
タとして前記画像メモリ１０に対してアクセスする際、
前記ライン画素数Ｆx 及び前記ブロック水平方向画素数
Ｂx 及び前記ブロック垂直方向画素数Ｂy に従って、前
記ブロックカウンタＢＣ及び前記ブロック画素カウンタ
ＢＰＣ及び前記ブロックラインカウンタＢＬＣを制御
し、これによって、前記画像メモリ１０のメモリアドレ
スを指定する。

【００３１】図２は、本実施例が対象とする２次元画像
及びラスタスキャン方式画像データを示す線図である。

【００３２】この図２に示される如く、本実施例におい
て２次元画像は、各行が合計２５６画素で合計８行の、
合計（２５６×８＝２０４８）画素に分解される。又、
このような２次元画像は、本実施例ではラスタスキャン
方式画像データとして読み込まれる。即ち、２次元画像
のこのような合計２０４８画素の各画素は、１番上の行
から順に、各行毎に左から右へと水平走査を繰り返しつ
つ、次の行へと順次垂直走査される。

【００３３】又、このような水平走査及び垂直走査は、
前記ラスタ画素カウンタＲＰＣ及び前記ラスタラインカ
ウンタＲＬＣを用いて行われる。

【００３４】即ち、まず、このような水平走査及び垂直
走査にあたって、前記ラスタ画像カウンタＲＰＣ及び前
記ラスタラインカウンタＲＬＣがリセット（その値を
“０”とする）される。この後、前記ラスタ画素カウン
タＲＰＣをインクリメントすることで、前述のような水
平走査を行う。又、前記ラスタ画素カウンタＲＰＣでカ
ウントされている値が前記ライン画素数Ｆx となると、
前記ラスタ画素カウンタＲＰＣをリセットすると共に、
前記ラスタラインカウンタＲＬＣをインクリメントする
ことで、前述のような垂直走査を行う。

【００３５】図３は、本実施例で用いられる前記画像メ
モリのメモリマップである。

【００３６】この図３においては、前記画像メモリ１０
のメモリアドレス０からメモリアドレス２０４７まで
の、合計２０４８アドレスのアドレスマップが示されて
いる。これら各アドレスには、前記図２に示した各画素
の画像データが記憶される。

【００３７】又、該画像メモリ１０には、前記図２に示
した前記ラスタスキャン方式画像データの前述のような
水平走査及び垂直走査に対応して各画素の画像データが
記憶されている。即ち、例えば前記図２の第０行の合計
２５６個の各画素の画像データは、前記画像メモリのメ
モリアドレス０からメモリアドレス２５５へと記憶され
る。第１行目の各画素の合計２５６個の画像データは、
前記画像メモリ１０のメモリアドレス２５６からメモリ
アドレス５１１へと記憶される。第３行目の合計２５６
個の各画素の画像データは、前記画像メモリ１０のメモ
リアドレス５１２からメモリアドレス２６７へと記憶さ
れる。又、第４行目から第７行目までも、同様に記憶さ
れている。

【００３８】図４は、本実施例における前記画像メモリ
に対する前記ブロックスキャン方式画像データとしての
アクセスを示す線図である。

【００３９】この図４に示される如く、前記ブロック水
平方向画素数Ｂx が“８”で、前記ブロック垂直方向画
素数Ｂy が“８”で、更に、前記ライン画素数Ｆx が２
５６の場合、前記図２に示した前記ラスタスキャン方式
画像データ、又前記図３に示した前記画像メモリ１０の
記憶されるデータは、左右方向に、合計３２のブロック
に分割されたものとしてアクセスされる。

【００４０】又、このような前記ブロックスキャン方式
画像データとしてのアクセスは、前記ブロックカウンタ
ＢＣと、前記ブロック画素カウンタＢＰＣと、前記ブロ
ックラインカウンタＢＬＣとを用いて行われる。

【００４１】即ち、このようなブロックスキャン方式画
像データのアクセスにあたっては、まず、前記ブロック
カウンタＢＣ及び前記ブロック画素カウンタＢＰＣ及び
前記ラインカウンタＢＬＣが、全てリセットされる。従
って、まず、ブロック０のラインアドレス０の画素アド
レス０の画素がアクセスされる。

【００４２】本実施例においては、前記ブロック中の水
平走査は、前記ブロック画素カウンタＢＰＣを順次イン
クリメントしながら行われる。該ブロック画素カウンタ
ＢＰＣの値が前記ブロック水平方向画素数Ｂx となる
と、該ブロック画素カウンタＢＰＣをリセットすると共
に、前記ラインカウンタＢＬＣをインクリメントする。
これによって、このようなブロック中での垂直走査がな
される。

【００４３】又、このような垂直走査にあたってインク
リメントされる前記ブロックラインカウンタＢＬＣの値
が前記ブロック垂直方向画素数Ｂy となると、該ブロッ
クラインカウンタＢＬＣがリセットされると共に、前記
ブロックカウンタＢＣがインクリメントされる。

【００４４】具体的には、前記画像メモリ１０に対する
前記ラスタスキャン方式画像データとしてのアクセスの
際には、（（ラスタ画素カウンタＲＰＣ），（ラスタラ
インカウンタＲＬＣ））で示される各カウンタの値は、
次のように変化する。

【００４５】（０，０）；（０，１）；（０，２）；・
・・（０，２５４）；（０，２５５） （以上、第０行） （１，０）；（１，１）；（１，２）・・・（１，２５
４）；（１，２５５） （以上、第１行） （２，０）；（２，１）；（２，２）・・・（２，２５
４）；（２，２５５） （以上、第２行） ・・・（第３行から第６行） （７，０）；（７，１）；（７，２）・・・（７，２５
４）；（７，２５５） （以上、第７行）

【００４６】なお、このような前記ラスタスキャン方式
画像データとしてのアクセスの際、前記画像メモリ１０
のメモリアドレスは、次式によって生成される。

【００４７】 （メモリアドレス）＝（ラスタ画素カウンタＲＰＣ） ＋（ラスタラインカウンタＲＬＣ）×２⁸ …（１）

【００４８】なお、（（ブロックカウンタＢＣ），（ブ
ロックラインカウンタＢＬＣ），（ブロック画素カウン
タＢＰＣ））で示される各カウンタの値は、前記ブロッ
クスキャン方式画像データとしてのデータアクセス中、
次のように変化する。

【００４９】（０，０，０）；（０，０，１）；（０，
０，２）；（０，０，３）；（０，０，４）；（０，
０，５）；（０，０，６）；（０，０，７） （以上、第０ブロックの第０行） （０，１，０）；（０，１，１）；（０，１，２）；
（０，１，３）；（０，１，４）；（０，１，５）；
（０，１，６）；（０，１，７） （以上、第０ブロックの第１行） （０，２，０）；（０，２，１）；（０，２，２）；
（０，２，３）；（０，２，４）；（０，２，５）；
（０，２，６）；（０，２，７） （以上、第０ブロックの第２行） ・・・（第０ブロックの第３行から第６行） （０，７，０）；（０，７，１）；（０，７，２）；
（０，７，３）；（０，７，４）；（０，７，５）；
（０，７，６）；（０，７，７） （以上、第０ブロックの第７行） （１，０，０）；（１，０，１）；（１，０，２）；
（１，０，３）；（１，０，４）；（１，０，５）；
（１，０，６）；（１，０，７） （以上、第１ブロックの第０行） （１，１，０）；（１，１，１）；（１，１，２）；
（１，１，３）；（１，１，４）；（１，１，５）；
（１，１，６）；（１，１，７） （以上、第１ブロックの第１行） （１，２，０）；（１，２，１）；（１，２，２）；
（１，２，３）；（１，２，４）；（１，２，５）；
（１，２，６）；（１，２，７） （以上、第１ブロックの第２行） ・・・（第１ブロックの第３行から第６行） （１，７，０）；（１，７，１）；（１，７，２）；
（１，７，３）；（１，７，４）；（１，７，５）；
（１，７，６）；（１，７，７） （以上、第１ブロックの第７行）

【００５０】なお、このような前記ブロックスキャン方
式画像データとしてのアクセスの際に用いられる前記画
像メモリ１０のメモリアドレスは、次式によって生成さ
れる。

【００５１】 （メモリアドレス）＝（ブロック画素カウンタＢＰＣ） ＋（ブロックカウンタＢＣ）×２³ ＋（ブロックラインカウンタＢＬＣ）×２⁸ …（２）

【００５２】以上説明した通り、本実施例によれば、本
発明を適用し、前記画像メモリ１０を予め分割設定して
おくことで、前記ラスタスキャン方式画像データとして
のアクセスの際の前記ライン画素数Ｆx が変更されたと
しても、又、前記ブロックスキャン方式画像データとし
てのアクセスの際の前述のようなブロックの大きさが変
更となったとしても、比較的容易に対応することができ
る。例えば、前記ライン画素数Ｆx が２５６より小さ
い、いかなる数となったとしても、前記図２に示される
各行の不要な後方の画素データが空白になるのみで、各
行の先頭画素の前記メモリアドレスは常に一定となって
いる。又、前述のようなブロックの大きさが変更となっ
て、前記ブロック水平方向画素数Ｂx が８以下の数とな
ったり、前記ブロック垂直方向画素数Ｂy が８以下の数
となったとしても、前記ブロック画素カウンタＢＰＣと
前記ブロックラインカウンタＢＬＣとの、ブロック中で
の水平走査及び垂直走査に伴ったカウントアップの繰り
上がりの値等を変更するだけで対応することができる。

【００５３】

【発明の効果】以上説明した通り、本発明によれば、比
較的簡単な構成にて、前記ライン画素数Ｆx や前記ブロ
ック水平方向画素数Ｂx 又前記ブロック垂直方向画素数
Ｂy が変更される場合にも、比較的容易に対応すること
ができるという優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本発明が適用されたスキャンフォーマット変換
装置の実施例の構成を示すブロック図

【図２】前記実施例での２次元画像の画素構成及びラス
タスキャン方式画像データの構成を示す線図

【図３】前記実施例での画像メモリのメモリマップ

【図４】前記実施例でのブロックスキャン方式画像デー
タの構成を示す線図

【図５】従来からのラスタスキャン方式画像データの一
例を示す線図

【図６】従来からの前記ラスタスキャン方式画像データ
に対応する第０ブロックのブロックスキャン方式画像デ
ータを示す線図

【図７】従来からの前記ラスタスキャン方式画像データ
に対応する第１ブロックのブロックスキャン方式画像デ
ータを示す線図

【符号の説明】

１０…画像メモリ １２…ラスタスキャンアクセス制御回路 １４…ブロックスキャンアクセス制御回路 ＲＰＣ…ラスタ画素カウンタ ＲＬＣ…ラスタラインカウンタ ＢＣ…ブロックカウンタ ＢＰＣ…ブロック画素カウンタ ＢＬＣ…ブロックラインカウンタ Ｆx …ライン画素数 Ｂx …ブロック水平方向画素数 Ｂy …ブロック垂直方向画素数

Claims (1)

【特許請求の範囲】
1. 【請求項１】２次元画像に対して水平走査を繰り返しつ
   つ垂直走査して得られるラスタスキャン方式画像データ
   と、予め設定されているブロック水平方向画素数Ｂx 及
   びブロック垂直方向画素数Ｂy の大きさのブロック単位
   で、２次元画像に対して水平走査を繰り返しつつ垂直走
   査して得られるブロックスキャン方式画像データとにつ
   いて、これら各方式画像データ間で少なくとも一方方向
   に変換するスキャンフォーマット変換装置において、 連続したメモリアドレスを有し、該メモリアドレスが、
   前記ラスタスキャン方式画像データでの水平走査の１ラ
   イン分の最大画素数Ｆxmax毎に、又、該ラスタスキャン
   方式画像データでの垂直走査の最大ライン数Ｆymaxへ
   と、連続した領域で分割設定されている画像メモリと、 前記ラスタスキャン方式画像データでの水平走査時の画
   素アドレスをカウントするラスタ画素カウンタＲＰＣ
   と、 前記ラスタスキャン方式画像データでの垂直走査時のラ
   インアドレスをカウントするラスタラインカウンタＲＬ
   Ｃと、 前記ブロックスキャン方式画像データでのブロック単位
   の走査時のブロックアドレスをカウントするブロックカ
   ウンタＢＣと、 前記ブロックスキャン方式画像データでの各ブロック中
   の水平走査時の画素アドレスをカウントするブロック画
   素カウンタＢＰＣと、 前記ブロックスキャン方式画像データでの各ブロック中
   の垂直走査時のラインアドレスをカウントするブロック
   ラインカウンタＢＬＣと、 前記ラスタスキャン方式画像データとして前記画像メモ
   リに対してアクセスする際、予め設定されている水平走
   査の１ライン分のライン画素数Ｆx に従って、前記ラス
   タ画素カウンタＲＰＣ及び前記ラスタラインカウンタＲ
   ＬＣを制御し、これによって前記画像メモリのメモリア
   ドレスを指定するラスタスキャンアクセス制御回路と、 前記ブロックスキャン方式画像データとして前記画像メ
   モリに対してアクセスする際、前記ライン画素数Ｆx 及
   び前記ブロック水平方向画素数Ｂx 及び前記ブロック垂
   直方向画素数Ｂy に従って、前記ブロックカウンタＢＣ
   及び前記ブロック画素カウンタＢＰＣ及び前記ブロック
   ラインカウンタＢＬＣを制御し、これによって前記画像
   メモリのメモリアドレスを指定するブロックスキャンア
   クセス制御回路とを備えたことを特徴とするスキャンフ
   ォーマット変換装置。