JPS59143190A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59143190A JPS59143190A JP58017785A JP1778583A JPS59143190A JP S59143190 A JPS59143190 A JP S59143190A JP 58017785 A JP58017785 A JP 58017785A JP 1778583 A JP1778583 A JP 1778583A JP S59143190 A JPS59143190 A JP S59143190A
- Authority
- JP
- Japan
- Prior art keywords
- display device
- information
- processing unit
- central processing
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は小容量のバッファを用いリフレッシュメモリへ
のアクセスを能率的に行うことの出来る情報処理装置に
関する。
のアクセスを能率的に行うことの出来る情報処理装置に
関する。
（２）従来技術と問題点
従来、中央処理装置から制御されて情報を格納するりフ
レッシュメモリの格納情報を読出し陰極線管など電気的
な表示装置を使用して表示させる情報表示装置は第１図
に示す構成となっている。
レッシュメモリの格納情報を読出し陰極線管など電気的
な表示装置を使用して表示させる情報表示装置は第１図
に示す構成となっている。
第１図において中央処理装置ＣＰＵ、リフレッシュメモ
リＲＡＭ、表示装置ＣＲＴは縦続接続されていて、従来
３種類の制御方式があった。その１は中央処理装置ＣＰ
Ｕに絶対的優先権を持たせ中央処理装置がメモリＲＡＭ
をアクセスしているとき、表示装置ＣＲＴの側からのア
クセスを禁止して専らメモリに情報を格納することであ
る。格納が終了したとき表示装置ＣＲＴの側からのアク
セスで読出して表示するが、後者のアクセス途中で中央
処理装置ＣＰＵ側から必要があれば、切り換えてアクセ
スがなされる。その２は中央処理装置ＣＰＵと表示装置
ＣＲＴの両者がアクセスを同時間交互に行うことである
。゛その３は表示装置ＣＲＴがメモリをアクセスし表示
している途中、走査の帰線消去時間内に中央処理装置が
急ぎアクセスすることである。前２者では走査すべき画
素数が増加してくると雑音も増加する欠点があった。後
者では中央処理装置ＣＰＵからの情報量が多くなったと
きアクセス時間が不足するという欠点があった。
リＲＡＭ、表示装置ＣＲＴは縦続接続されていて、従来
３種類の制御方式があった。その１は中央処理装置ＣＰ
Ｕに絶対的優先権を持たせ中央処理装置がメモリＲＡＭ
をアクセスしているとき、表示装置ＣＲＴの側からのア
クセスを禁止して専らメモリに情報を格納することであ
る。格納が終了したとき表示装置ＣＲＴの側からのアク
セスで読出して表示するが、後者のアクセス途中で中央
処理装置ＣＰＵ側から必要があれば、切り換えてアクセ
スがなされる。その２は中央処理装置ＣＰＵと表示装置
ＣＲＴの両者がアクセスを同時間交互に行うことである
。゛その３は表示装置ＣＲＴがメモリをアクセスし表示
している途中、走査の帰線消去時間内に中央処理装置が
急ぎアクセスすることである。前２者では走査すべき画
素数が増加してくると雑音も増加する欠点があった。後
者では中央処理装置ＣＰＵからの情報量が多くなったと
きアクセス時間が不足するという欠点があった。
（３）発明の目的
本発明の目的は前述の欠点を改善し中央処理装置からの
アクセスを能率的に行う情報処理装置を提供することに
ある。
アクセスを能率的に行う情報処理装置を提供することに
ある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、中央処理
装置から制御され情報を格納するりフレッシュメモリと
、該メモリを読出して電気的に表示する表示装置とで構
成される情報表示装置において、前記リフレッシュメモ
リと表示装置との間に複数個のバッファを並列に接続し
、且つ表示装置への情報径路を選択するマルチプレクサ
を具備することである。
装置から制御され情報を格納するりフレッシュメモリと
、該メモリを読出して電気的に表示する表示装置とで構
成される情報表示装置において、前記リフレッシュメモ
リと表示装置との間に複数個のバッファを並列に接続し
、且つ表示装置への情報径路を選択するマルチプレクサ
を具備することである。
（４）発明の実施例
第２図は本発明の一実施例の構成を示す図、第３図は第
２図の動作説明図である。第２図において、ＣＰＵ、Ｒ
ＡＭ、ＣＲＴは第１図と同様のものを示し、ＢＦＩ、Ｂ
Ｆ２はメモリＲＡＭに対し複数個この場合２個並列接続
したバッファを示すＭＰＸはマルチプレクサで各バッフ
ァ出力の情報径路を表示装置ＣＲＴへ選択する。各へソ
ファＢＦは表示装置ＣＲＴの１ラスタ分程度の小容量の
ものを使用することで良い。今、中央処理装置からメモ
リＲＡＭへアクセスがなされ、第３図の時刻Ｔ１におい
て、中央処理装置ＣＰＵからの制御によりバッファＢＦ
Ｉへの書込みが開始される。
２図の動作説明図である。第２図において、ＣＰＵ、Ｒ
ＡＭ、ＣＲＴは第１図と同様のものを示し、ＢＦＩ、Ｂ
Ｆ２はメモリＲＡＭに対し複数個この場合２個並列接続
したバッファを示すＭＰＸはマルチプレクサで各バッフ
ァ出力の情報径路を表示装置ＣＲＴへ選択する。各へソ
ファＢＦは表示装置ＣＲＴの１ラスタ分程度の小容量の
ものを使用することで良い。今、中央処理装置からメモ
リＲＡＭへアクセスがなされ、第３図の時刻Ｔ１におい
て、中央処理装置ＣＰＵからの制御によりバッファＢＦ
Ｉへの書込みが開始される。
時刻Ｔ２においてＢＦＩへの書込みが終了し、バッファ
ＢＦ２への書込みが始まる。同時に表示装置ＣＲＴはＭ
ＰＸを経由してＢＦｌ内の情報を表示し始める。時刻Ｔ
３においてＢＦ２への書込みか終了すると、中央処理装
置ＣＰＵはメモリＲＡＭへ次の情報を格納する。時刻Ｔ
４においてＢＦｌへ書込みを開始し、時刻Ｔ５において
ＢＦ２への書込みを行う。表示装置ＣＲＴはＢＦＩの次
にＭＰＸによりＢＦ２の内容も表示するが、このとき中
央処理装置からメモリＲＡＭへ書込むスピードより表示
装置ＣＲＴの表示が若干遅くても、時刻Ｔ４までに表示
させ、Ｔ４〜Ｔ５を帰線期間とすれば格別高性能の表示
装置を使用する必要がない。中央処理装置ＣＰＵからメ
モリＲＡＭへのアクセスは、所定情報を全部書込むまで
続けられる。
ＢＦ２への書込みが始まる。同時に表示装置ＣＲＴはＭ
ＰＸを経由してＢＦｌ内の情報を表示し始める。時刻Ｔ
３においてＢＦ２への書込みか終了すると、中央処理装
置ＣＰＵはメモリＲＡＭへ次の情報を格納する。時刻Ｔ
４においてＢＦｌへ書込みを開始し、時刻Ｔ５において
ＢＦ２への書込みを行う。表示装置ＣＲＴはＢＦＩの次
にＭＰＸによりＢＦ２の内容も表示するが、このとき中
央処理装置からメモリＲＡＭへ書込むスピードより表示
装置ＣＲＴの表示が若干遅くても、時刻Ｔ４までに表示
させ、Ｔ４〜Ｔ５を帰線期間とすれば格別高性能の表示
装置を使用する必要がない。中央処理装置ＣＰＵからメ
モリＲＡＭへのアクセスは、所定情報を全部書込むまで
続けられる。
バッファの数を２個以上と増加することも可能である。
（６）発明の効果
このようにして本発明によると、小容量のノ＼ノファを
使用するのみで、中央処理装置と表示装置からのメモリ
アクセスに競合を起こすことなく、動作が滑らかに出来
、中央処理装置からのアクセスに時間的余裕が取れ、運
用能率を高く出来る。
使用するのみで、中央処理装置と表示装置からのメモリ
アクセスに競合を起こすことなく、動作が滑らかに出来
、中央処理装置からのアクセスに時間的余裕が取れ、運
用能率を高く出来る。
第１図は、従来の情報表示装置の構成図、第２図は本発
明の一実施例の構成を示す図、第３図は第２図の動作説
明図である。 ＣＰＵ〜中央処理装置 ＲＡ Ｍ−−−リフレッシュメモリ ＣＲＴ−陰極線管表示装置 ＢＦＩ、ＢＦ２−バッファ Ｍ Ｐ Ｘ−マルチプレクサ
明の一実施例の構成を示す図、第３図は第２図の動作説
明図である。 ＣＰＵ〜中央処理装置 ＲＡ Ｍ−−−リフレッシュメモリ ＣＲＴ−陰極線管表示装置 ＢＦＩ、ＢＦ２−バッファ Ｍ Ｐ Ｘ−マルチプレクサ
Claims (1)
- 中央処理装置から制御され情報を格納するりフレッシュ
メモリと、該メモリを読出して電気的に表示する表示装
置とで構成される情報表示装置において、前記リフレッ
シュメモリと表示装置との間に複数個のバッファを並列
に接続し、且つ表示装置への情報径路を選択するマルチ
プレクサを具備することを特徴とする情報表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017785A JPS59143190A (ja) | 1983-02-05 | 1983-02-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58017785A JPS59143190A (ja) | 1983-02-05 | 1983-02-05 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59143190A true JPS59143190A (ja) | 1984-08-16 |
Family
ID=11953363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58017785A Pending JPS59143190A (ja) | 1983-02-05 | 1983-02-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59143190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170996A (ja) * | 1986-01-22 | 1987-07-28 | 日本電気ホームエレクトロニクス株式会社 | ビデオｒａｍからの表示用読出し方式 |
| JPS6478319A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Video memory transfer controller |
-
1983
- 1983-02-05 JP JP58017785A patent/JPS59143190A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170996A (ja) * | 1986-01-22 | 1987-07-28 | 日本電気ホームエレクトロニクス株式会社 | ビデオｒａｍからの表示用読出し方式 |
| JPS6478319A (en) * | 1987-09-19 | 1989-03-23 | Hudson Soft Co Ltd | Video memory transfer controller |
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