JP2603703B2 - スタガ格子配列メモリのアクセス方式 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、画素転送用フレームバッファとして用いら
れ、一群の画素データに正方格子配列型にても走査線配
列型にてもアクセスできるスタガ格子配列メモリに対す
る高速書き込みおよびラスタスキャン読み出しを実現す
るアクセス方式に関する。

＜従来の技術＞ 従来、画素転送用フレームバッファには、第13図に示
すような走査線配列型メモリが用いられていた。このメ
モリは、同一容量のRAMを４（＝2²）個並列に接続し、
各RAMの同一コラム（列）アドレスｉおよびロー（行）
アドレスｊで指定される２次元アドレス（i,j）に４
（＝2²）個の画素データを順次格納している。そして、
書き込みの際、まずローアドレスｊを０にしてコラムア
ドレスｉを0,1,…とインクリメントし、コラムアドレス
０で指定される各RAMのアドレス（0,0）に、第13図の表
示画面左上から横に並ぶＯ〜Ｆで示す（６ドット分の画
素データのうち０〜３をRAM0に,4〜７をRAM1に,8〜Ｂを
RAM2に,C〜ＦをRAM3に夫々格納し、次いでコラムアドレ
ス１で指定される各RAMのアドレス（0,1）に、上記画素
データの右に横列する次の16ドット分の画素データを同
様に格納していき、ｊ行の書き込みが終わると、ローア
ドレスｊをｊ＋１にインクリメントして横方向に書き込
みを繰り返すのである。また、読み出しの際にも、一定
ローアドレスｊのもとでコラムアドレスｉをインクリメ
ントした後ローアドレスｊをインクリメントしてラスタ
スキャン方式で読み出しを行なう。

ところが、上記従来の走査線配列型メモリは、ラスタ
スキャン方式で書き込みを行なうため、メモリの水平方
向アクセスには何ら遅延が生じないが、ディジタル微分
解析器（DDA）等で生成された画面の斜めあるいは垂直
方向に伸びる画像の画素データを書き込む場合、メモリ
アクセスに遅延が生じ、高速描画ができなくなるという
欠点がある。

そこで、この欠点を解消すべく第14図に示すように正
方格子配列型メモリが開発され、使用されている。この
メモリは、前述と同じく４個のRAM0〜３を並列に接続
し、各RAMの同一コラムアドレスｉおよびローアドレス
ｊで指定される２次元アドレス（i,j）に４個の画素デ
ータを順次格納するが、第14図の表示画面上で４×４ド
ットのＯ〜Ｆで示す画素データを一群とし、上記指定さ
れたｊ行,i列目の群の画素データのうち０〜３をRAM0
に,4〜７をRAM1に,8〜ＢをRAM2に,C〜ＦをRAM3に夫々格
納するものである。従って、この正方格子配列型メモリ
は、縦，横，斜め方向について４画素以内なら自由にア
クセスできるという利点がある反面、１×16ドットの横
方向アクセスができないため、汎用プロセッサ等からラ
スタスキャン方式で送られてくる画素データの書き込み
に遅延が生じる即ち４回のアクセスが必要になるという
欠点がある。

スタガ格子配列メモリは、上記従来の走査線配列型メ
モリと正方格子配列型メモリの利点を兼備せしめるべく
最近提案されたものであり、第15図に示すように配列を
なす。このスタガ格子配列メモリは、第15図の表示画面
上でまず最上の第０行に左から横方向に並ぶ画素データ
を、16ドットずつの群に区切り、第１群の16ドットを４
ドットずつ順にRAM0,RAM1,RAM2,RAM3の各２次元アドレ
ス（0,0）に格納し、続く第２群の16ドットを同様にRAM
0〜３の各２次元アドレス（1,0）にという具合に格納し
た後、次の第１行に左から横列して16ドットで一群をな
す画素データを、４ドットずつ今度はRAM1,RAM2,RAM3,R
AM0に順に各２次元アドレス（i,1）に、次の第２行の画
素データについては４ドットずつRAM2,3,0,1の順に２次
元アドレス（i,2）に、次の第３行の画素データについ
ては４ドットずつRAM3,0,1,2の順に２次元アドレス（i,
3）に夫々格納するという操作を縦方向に繰り返したも
のである。なお、同図の上辺および左辺には、コラムア
ドレスｉおよびローアドレスｊを２進数で示している。

＜発明が解決しようとする課題＞ ところで、上記スタガ格子配列メモリでは、第15図中
のＡで示す１×16ドットの走査線型アクセスアとＢで示
す４×４ドットの正方格子配列型アクセスが可能であ
る。即ち、第16図（ａ）に示すように、RAM0〜３のロー
アドレスｊを全て例えば00にして、コラムアドレスｉを
00,01,10,…とインクリメントするとともに、RAM0〜３
の順でライトイネーブルあるいはリードイネーブルとす
れば、第０行の画素データが左端から４ドットずつ横方
向に書き込みあるいは読み出しでき、次にRAM0〜３のロ
ーアドレスｊを01にしてコラムアドレスｉをインクリメ
ントするとともに、RAM1〜０の順で同様にイネーブルに
すれば、第１行の画素データが左端からライト，リード
できる。一方、RAM0〜３のコラムアドレスｉを全て00に
して、ローアドレスｊを第16図（ｂ）のに示すように
順に00,01,10,11にしかつライトまたはリードイネーブ
ルとすれば、第15図および第16図（ｃ）ので示す０
行、０列目の群の４×４ドットの画素データがライト，
リードでき、次にRAM0〜３の上記ローアドレスｊをに
示すように順に11,00,01,10にしかつライトまたはリー
ドイネーブルとすれば、第15図および第16図（ｃ）の
で示す０行,1列目の群の４×４ドットの画素データがラ
イト，リードできる。また、RAM0〜３のコラムアドレス
ｉを全て01にし、ローアドレスｊを順に100,101,110,11
1にしかつ同様にイネーブルとすれば、第15図の１行,4
列目の群の４×４ドットの画素データにアクセスでき
る。

ところが、上記スタガ格子配列メモリは、前述の如く
極く最近提案されたものであるため、上記走査線型ある
いは正方格子配列型のいずれのアクセス方式で画素デー
タを書き込むべきかについて未だ十分に究明されていな
い。しかるに、このスタガ格子配列メモリにDDA等から
入力される画素データが表わす画像には、表示画面の縦
横斜めなど様々の方向に伸びるものがあり、横方向に伸
びる画像の画素データに正方格子配列型アクセスを用い
たり、縦方向に伸びる画像の画素データに走査線型アク
セスを用いたりすれば、アクセス回数が増えて能率的な
書き込みができなくなるという問題がある。

また、上記スタガ格子配列メモリから表示装置への画
素データの読み出しは、勿論走査線型アクセス方式で行
なうが、前述と同じ理由から、読み出しローアドレスの
インクリメントに伴うRAM0〜３へのリードイネーブル信
号の入力順の変更について未だ十分研究されておらず、
ラスタスキャン方式の読み出しが事実上できないという
問題がある。

そこで、本発明の目的は、一群の画素データに2ⁿ×2^m
の正方格子配列型または１×2^m+nの走査線配列型のいず
れの方式でもアクセス可能なスタガ格子配列メモリに書
き込まれる画素データの平均勾配に応じて上記アクセス
方式を変更することにより、直線性画素データの高速書
き込みを実現するスタガ格子配列メモリのアクセス方式
を提供し、また一群の画素データに2ⁿ×2^m+1または2ⁿ⁺¹
×2^mのいずれの正方格子配列型方式でもアクセス可能な
スタガ格子配列メモリにおいて同様にして直線性画素デ
ータの高速書き込みを実現するスタガ格子配列メモリの
アクセス方式を提供し、さらに上記第１のスタガ格子配
列メモリの2ⁿ個のメモリへのリードイネーブル信号の入
力順をローアドレスのインクリメントに伴って自動的に
変更することにより、ラスタスキャン方式の読み出しを
可能ならしめるスタガ格子配列メモリのアクセス方式を
提供することである。

＜課題を解決するための手段＞ 上記目的を達成するため、本発明の第１のアクセス方
式は、同一容量のメモリを2ⁿ個並列に接続し、各メモリ
の同一列アドレスｉおよび行アドレスｊで指定される２
次元アドレス（i,j）に2^m個の画素データを順次格納す
るとともに、上記コラム番号ｉおよびロー番号ｊを変化
させることによって2^m×2ⁿ個の画素データに一群として
2ⁿ×2^mの正方格子配列型にても１×2^m+nの走査線配列型
にても自由にアクセスできるスタガ格子配列メモリにお
いて、マイクロプロセッサやディジタル微分解析器から
出力される画素データが表示画面上で表わす画像の平均
勾配を算出し、算出した平均勾配が1/2^m以下であるか否
かを判別する勾配判別手段と、この勾配判別手段によっ
て上記平均勾配が1/2^m以下であると判別されたとき、一
定行アドレスｊのもとで列アドレスｉをインクリメント
した後行アドレスｊをインクリメントするアドレス信号
を上記スタガ格子配列メモリに出力し、このスタガ格子
配列メモリに上記画素データを走査線配列型アクセスに
て書き込ませ、かつ、平均勾配が1/2^mを越えると判別さ
れたとき、正方格子配列型アクセスにて書き込ませるア
クセス切換手段を備えて、直線性画素データの書き込み
の高速化を図ったことを特徴とする。

また、本発明の第２のアクセス方式は、同一容量のメ
モリを2ⁿ⁺¹個並列に接続し、各メモリの同一列アドレス
ｉおよび行アドレスｊで指定される２次元アドレス（i,
j）に2^m個の画素データを順次格納するとともに、上記
列アドレスｉおよび行アドレスｊを変化させることによ
って2^m×2ⁿ⁺¹個の画素データに一群として2ⁿ×2^m+1また
は2ⁿ⁺¹×2^mの正方格子配列型にて自由にアクセスできる
スタガ格子配列メモリにおいて、マイクロプロセッサや
ディジタル微分解析器から出力される画素データが上記
表示画面上で表わす画像の平均勾配を算出し、算出した
平均勾配が2^n-m以下であるか否かを判別する勾配判別手
段と、この勾配判別手段によって上記平均勾配が2^n-m以
下であると判別されたとき、一定行アドレスｊのもとで
列アドレスｉをインクリメントした後行アドレスｊをイ
ンクリメントするアドレス信号を上記スタガ格子配列メ
モリに出力し、このスタガ格子配列メモリに上記画素デ
ータを2ⁿ×2^m+1の正方格子配列型にて書き込ませるアク
セス切換手段を備えて、直線性画素データの書き込みの
高速化を図ったことを特徴とする。

さらに、方式の第３のアクセス方式は、同一容量のメ
モリを2ⁿ個並列に接続し、各メモリの同一列アドレスｉ
および行アドレスｊで指定される２次元アドレス（i,
j）に2^m個の画素データを順次格納するとともに、上記
列アドレスｉおよび行アドレスｊを変化させることによ
って2^m×2ⁿ個の画素データに一群として2ⁿ×2^mの正方格
子配列型にても１×2^m+nの走査線配列型にても自由にア
クセスできるスタガ格子配列メモリにおいて、水平同期
信号をカウントしてカウント値の下位ｎビットを出力す
るとともに、垂直同期信号でリセットされる２進第１カ
ウンタと、この２進第１カウンタから入力されたｎビッ
トのデータを、2^m個の画素データ毎に１回入力されるビ
デオクロックによってインクリメントし、インクリメン
トしたデータの下位ｎビットを出力するとともに、帰線
消去信号でリセットされる２進第２カウンタと、この２
進第２カウンタから入力されたｎビットのデータをデコ
ードして、上記2ⁿ個のメモリのうち対応するメモリにシ
リアルアウトプットイネーブル信号を出力するデコーダ
を備えて、走査線配列型の読み出しを可能ならしめたこ
とを特徴とする。

＜作用＞ 本発明のスタガ格子配列メモリの第１のアクセス方式
は、第４図，第15図に例示するように、縦2ⁿ（ｎ＝２）
×横2^m（ｍ＝２）の正方格子配列型にても縦１×横2^m+n
の走査線配列型にてもアクセスできるものであるから、
ディジタル微分解析器等から出力される画素データが表
示画面上で表わす画像の平均勾配が、2ⁿ/2^m+n＝1/2^m以
下である場合は、2^m×2ⁿ個の一群の画素データを上端行
から順に横方向に走査線方式で書き込む方が、左端の縦
ブロックから順に正方格子方式で書き込むよりもアクセ
ス回数が少なくて済む。そこで、勾配判別手段は、上記
ディジタル微分解析器等から出力される画素データが表
示画面上で表わす画像の平均勾配を算出し、算出した平
均勾配が1/2^m以下であるか否かを判別する。そして、こ
の勾配判別手段によって上記平均勾配が1/2^m以下である
と判別されると、アクセス切換手段は、スタガ格子配列
メモリに一定行アドレスｊのもとで列アドレスｉをイン
クリメントした後、行アドレスｊをインクリメントする
信号を出力する。これにより、上記画素データは、走査
線方式で能率的にスタガ格子配列メモリに書き込まれ、
書き込みの高速化が実現する。

本発明のスタガ格子配列メモリの第２のアクセス方式
は、第８図，第10図に例示するように、縦2ⁿ（ｎ＝２）
×横2^m+1（ｍ＝２）または縦2ⁿ⁺¹×横2^mの正方格子配列
型でアクセスできるものであるから、画素データが表わ
す画像の平均勾配が、2ⁿ⁺¹/2^m+1＝2^n-m以下である場合
は、2^m×2ⁿ⁺¹個の一群のデータを2ⁿ×2^m+1の正方格子方
式で横方向に書き込む方が、2ⁿ⁺¹×2^mの正方格子方式で
縦方向に書き込むよりもアクセス回数が少なくて済む。
そこで、勾配判別手段およびアクセス切換手段は、上述
と同様に動作し、書き込みの高速化が実現する。

本発明のスタガ格子配列メモリの第３のアクセス方式
において、第12図に例示するように、２進第１カウンタ
は、水平同期信号をカウントしてカウント値の下位ｎ
（ｎ＝２）ビットを２進第２カウンタに出力する。２進
第２カウンタは、入力されたｎビットのデータを2^m個の
画素データ毎に１回入力されるビデオクロックによって
インクリメントし、インクリメントしたデータの下位ｎ
ビットをデコーダに出力する。デコーダは、入力された
ｎビットのデータをデコードして、2ⁿ個のメモリのうち
対応するメモリにシリアルアウトプットイネーブル信号
を出力する。これによって、第15図に例示するように、
まず第０行の画素データがメモリ0,1,2,3の順で横方向
に繰り返し読み出される。第０行の読み出しが終わる
と、帰線消去信号で２進第２カウンタがリセットされ、
２進第１カウンタは水平同期信号を１カウントアップす
るから、上述と同様にして第１行の画素データは、メモ
リ1,2,3,0の順で横方向に繰り返し読み出される。以上
の動作を繰り返しで１フレーム分の画素データがスタガ
格子配列メモリから順序良く読み出され、１フレーム分
の読み出し終わると、垂直同期信号で２進第１カウンタ
がリセットされる。

＜実施例＞ 以下、本発明を図示の実施例により詳細に説明する。

第１図は、本発明の第１のアクセス方式を適用したス
タガ格子配列メモリ装置の一実施例を示す概略ブロック
図である。同図において、１は同一容量の４（＝2ⁿ）個
のRAM0〜３を並列に接続し、各RAMの同一コラム（列）
アドレスｉおよびロー（行）アドレスｊで指定される２
次元アドレス（i,j）に４（＝2^m）個の画素データを順
次格納してなり、16ビットの画素データに一群として４
×４の正方格子配列型にても１×16の走査線配列型にて
もアクセスできる既述（第15図参照）のスタガ格子配列
メモリ、２は図示しないマイクロプロセッサやディジタ
ル微分解析器（DDA）から出力される一群の画素データ
の表示画面上での座標値（X,Y）に基づいてこの画素デ
ータが表わす画像（第２図中○印参照）の平均勾配Ly/L
x（第２図参照）を算出し、算出した平均勾配が1/4（＝
1/2^m）以下であるか否かを判別する勾配判別部である。

また、３は上記勾配判別部２によって上記平均勾配が
1/4以下であると判別されたとき、一定ローアドレスｊ
のもとでコラムアドレスｉをインクリメントした後ロー
アドレスｊをインクリメントするようなアドレス信号を
上記スタガ格子配列メモリ１に出力して、上記DDA等か
ら入力される画素データを走査線配列型アクセスにて書
き込ませるとともに、上記平均勾配が1/4を超えると
き、正方格子配列型アクセスに必要なアドレス信号を上
記スタガ格子配列メモリ１に出力するアクセス切換部、
４上記スタガ格子配列メモリ１から走査線配列型アクセ
スで読み出された画素データを画面に表示するCRTであ
る。

上記構成のスタガ格子配列メモリ装置によるアクセス
方式について次に述べる。

勾配判別部２は、DDA等から16ドット単位で入力され
る画素データがCRT4上で表わす画像の平均勾配Ly/Lxを
算出し、算出した平均勾配が1/4以下であるか否かを判
別する。アクセス切換部３は、勾配判別部２が上記平均
勾配が1/4以下であると判別した場合、スタガ格子配列
メモリ１の第３図に示す４×16ドットの単位アクセス領
域に対して、一定ローアドレスｊのもとでコラムアド
レスｉを０から順にインクリメントした後、ローアドレ
スｊをｊ＋1,ｊ＋2,ｊ＋３と順次インクリメント
するようなアドレス信号をスタガ格子配列メモリ１に出
力して、上記DDA等から入力される画素データを第４図
（ｂ）の〜で示す順序で走査線型アクセスにて書き
込ませる。一方、勾配判別部２が上記平均値が1/4を超
えると判別した場合、アクセス切換部３は、スタガ格子
配列メモリ１の第３図の単位アクセス領域に対して、一
定コラムアドレスｉのもとでRAM0〜３のローアドレスｊ
の下位２ビットを00,01,10,11、11,00,01,10、1
0,11,00,01、01,10,11,00と順次変更するようなアド
レス信号をスタガ格子配列メモリ１に出力して、上記DD
A等から入力される画素データを第４図（ａ）の〜
で示す順序で正方格子型アクセスにて書き込ませる。な
お、通常ホストプロセッサからの書き込みには走査線型
アクセスが、DDAからの書き込みには正方格子型アクセ
スが夫々用いられる。

このように、上記実施例では、書き込むべき画素デー
タの表わす画像が横長であるか縦長であるかを勾配判別
部２で判別し、判別結果に応じてアクセス切換部３によ
ってスタガ格子配列メモリ１へのアクセスを走査線型と
正方格子型とに切り換えているので、画素データが例え
ば第５図の○印で示すような横長のものなら、４行目の
アクセスをせずとも書き込みが完了し、また16ドットが
全て１行目にあるなら、２行目以降の３回のアクセスが
不要になって、従来例に比して最大４倍のスピードで書
き込みを行なうことができる。また、第４図（ａ）の
〜のいずれかに集中するような縦長の画素データにつ
いても、同様に従来例の最大４倍のスピードで書き込み
ができ、直線性画素データの高速書き込みひいては高速
描画に大きく貢献する。

第６図は、本発明の第２のアクセス方式を適用したス
タガ格子配列メモリの一例を示しており、このメモリ１
を含むスタガ格子配列メモリ装置は、第１図で既述のメ
モリ装置と基本的には同じ構成であり、便宜上同じ番号
を用いて説明する。このスタガ格子配列メモリ１は、同
一容量の８（＝2ⁿ⁺¹）個のRAM0〜７を並列に接続し、各
RAMの同一コラムアドレスｉおよびローアドレスｊで指
定される２次元アドレス（i,j）に４（＝2^m）個の画素
データを順序格納してなり、32ドットの画素データに一
群として４×８または８×４の正方格子型にてアクセス
できるものである。上記スタガ格子配列メモリ１の表示
画面との対応は、第７図に示すようになっており、一定
ローアドレスｊのもとでRAM0〜７のコラムアドレスｉを
インクリメントすれば、ｊ行目に相当する縦４×横８ド
ットの一群の画素データが横方向に順次アクセスでき、
一定コラムアドレスｉのもとでRAM0〜７のローアドレス
ｊをインクリメントすれば、ｉ列目に相当する縦８×横
４ドットの一群の画素データが縦方向に順次アクセスで
きる。第８図は、上記スタガ格子配列メモリの単位アク
セス領域を示しており、第８図（ａ）のように配列され
た各RAM0〜７には、第８図（ｂ）の如き画素データが４
個ずつ格納されている。

上記スタガ格子配列メモリ装置の勾配判別部２は、DD
A等から入力される一群の画素データが表わす画像の平
均勾配Ly/Lx（第９図参照）を算出し、算出した平均勾
配が１（＝2^n-m）以下であるか否かを判別する。また、
アクセス切換部３は、上記勾配判別部２によって上記平
均勾配が１以下であると判別されたとき、一定ローアド
レスｊのもとでコラムアドレスｉをインクリメントした
後、ローアドレスｊをインクリメントするようなアドレ
ス信号を上記スタガ格子配列メモリ１に出力して、上記
DDA等から入力される画素データを４×８の正方格子型
アドレスにて書き込ませるとともに、上記平均勾配が１
を超えるとき、一定コラムアドレスｉのもとでローアド
レスｊをインクリメントした後、コラムアドレスｉをイ
ンクリメントするようなアドレス信号を上記スタガ格子
配列メモリ１に出力して、上記DDA等から入力される画
素データを８×４の正方格子型アクセスにて書き込ませ
る。

上記構成のスタガ格子配列メモリ装置によるアクセス
方式について次に述べる。

勾配判別部２は、DDA等から32ドット単位で入力され
る画素データがCRT4上で表わす画像の平均勾配Ly/Lxを
算出し、これが１以下であるか否かを判別する。アクセ
ス切換部３は、上記平均勾配が１以下と判別された場
合、上述のようにしてDDA等から入力される画素データ
を第10図（ｂ）で示す順序で４×８の正方格子型アクセ
スにてスタガ格子配列メモリ１に書き込ませる一方、上
記平均勾配が１を超えると判別された場合、上記画素デ
ータを第10図（ａ）で示す順序で８×４の正方格子型ア
クセスにてスタガ格子配列メモリ１に書き込ませる。こ
のように、上記実施例では、書き込むべき画素データの
表わす画像が横長であるか縦長であるかを勾配判別部２
で判別し、判別結果に応じてアクセス切換部３によって
スタガ格子配列メモリ１へのアクセスを４×８または８
×４の正方格子型に切り換えているので、画素データが
第11図（ａ）の○印で示す斜めのものについてはいずれ
の場合も２回のアクセスが必要だが、第11図（ｂ）のよ
うな横長のものなら２行目のアクセスが不要となり、第
11図（ｃ）のような縦長のものなら１列目のアクセスが
不要になって、従来例に比して最大２倍のスピードで書
き込みを行うことができ、直線性画素データの高速書き
込みひいては高速描画に大きく貢献する。

第12図は本発明の第３のアクセス方式を用いる装置の
一例を示すブロック図である。同図において、６は水平
同期信号HDをカウントしてカウント値の下位２（＝ｎ）
ビットを出力するとともに、垂直同期信号VDでリセット
される２進の第１カウンタ、７はこの第１カウンタ１か
ら入力された２ビットのデータを４（＝2^m）ドットの画
素データ毎に１回入力されるビデオクロックVckによっ
てインクリメントし、インクリメントしたデータの下位
２（＝ｎ）ビットを出力するとともに、帰線消去信号Bk
でリセットされる２進の第２カウンタ、８はこの第２カ
ウンタから入力された２ビットのデータをデコードし
て、４（＝2ⁿ）個のRAM0〜３のうち対応するRAMにシリ
アルアウトプットイネーブル（▲▼）信号を出力
するデコーダである。

上記デコーダ８から出力される▲▼信号は、CR
T4の画面に対応して第15図の如く配列されたスタガ格子
配列メモリ１を構成するRAM0〜３の各シリアルアウトプ
ットイネーブル端子に入力される。

上記構成の装置によるスタガ格子配列メモリのアクセ
ス方式について次に述べる。

第１カウンタ６は、水平同期信号HDをカウントしてカ
ウント値の下位２ビットを第２カウンタ７に出力する。
第２カウンタ７は、入力された２ビットのデータを４ド
ットの画素データ毎に１回入力されるビデオクロックVc
kによってインクリメントし、インクリメントしたデー
タの下位２ビットをデコーダ８に出力する。デコーダ８
は、入力された２ビットのデータをデコードして、４個
のRAMの０〜３のうち対応するRAMに▲▼信号を出
力する。これによって、まず第15図の第０行の画素デー
タがRAM0,1,2,3の順で横方向に繰り返して読み出され
る。第０行の読み出しが終わると、帰線消去信号Bkで第
２カウンタ７がリセットされ、第１カウンタ６は水平同
期信号HDを１カウントアップするから、上述と同様にし
て第１行の画素データは、RAM1,2,3,0の順で横方向に繰
り返して読み出される。以上の動作の繰り返しで１フレ
ーム分の画素データがスタガ格子配列メモリ１から順序
良く読み出され、１フレーム分の読み出しが終わると、
垂直同期信号VDで第１カウンタ６がリセットされる。そ
の後、次の１フレームの読み出しに移る。

このように、上記実施例では、第１カウンタ6,第２カ
ウンタ7,デコーダ８によって読み出し時のローアドレス
のインクリメントに伴ってRAM0〜３への▲▼信号
の入力順を自動的に変更して、スタガ格子配列メモリ１
から従来不可能だった走査線型アクセスにて順序良く画
素データを読み出すようにしているので、前述の直線性
画素データの高速書き込み方式等と相俟って、スタガ格
子配列メモリから表示装置への高速描画を実現できると
ともに、スタガ格子配列メモリの用途拡大に大きく貢献
する。

なお、上記実施例では、並列接続した４個あるいは８
個のRAMの同一２次元アドレスに４ドットの画素データ
を格納する場合について説明したが、RAMは2ⁿまたは2
ⁿ⁺¹個並列接続してもよく、同一２次元アドレスには2^m
ドットの画素データを格納してもよい。

また、本発明が図示の実施例に限られないのはいうま
でもない。

＜発明の効果＞ 以上の説明で明らかなように、本発明のスタガ格子配
列メモリの第１のアクセス方式は、2ⁿ個並列接続したメ
モリの同一２次元アドレス（i,j）に夫々2^m個の画素デ
ータを格納し、一群の画素データに2ⁿ×2^mの正方格子配
列型にても１×2^m+nの走査線配列型にてもアクセスでき
るスタガ格子配列メモリにおいて、勾配判別手段によっ
て、DDA等から出力される画素データが表わす画像の平
均勾配を算出して、これが1/2^m以下か否か即ち横長か否
かを判別し、横長と判別されたとき、アクセス切換手段
によって、一定行アドレスｊのもとで列アドレスｉをイ
ンクリメントした後行アドレスｊをインクリメントする
アドレス信号を上記スタガ格子配列メモリに出力して、
上記画素データを走査線配列型アドレスにて書き込ませ
るようにしているので、直線性画素データについてアク
セス回数が削減でき、書き込みの高速化を図ることがで
きる。

また、本発明の第２のアクセス方式は、2ⁿ⁺¹個配列接
続したメモリの同一２次元アドレス（i,j）に夫々2^m個
の画素データを格納し、一群の画素データに2ⁿ×2^m+1ま
たは2ⁿ⁺¹×2^mの正方格子配列型にてアクセスできるスタ
ガ格子配列メモリにおいて、勾配判別手段によって、入
力画素データの平均勾配が2^n-m以下か否か即ち入力画素
データが横長か否かを判別し、横長と判別されたとき、
アクセス切換手段によって、一定行アドレスｊのもとで
列アドレスｉをインクリメントした後行アドレスｊをイ
ンクリメントするアドレス信号を上記スタガ格子配列メ
モリに出力して、上記画素データを2ⁿ×2^m+1の正方格子
配列型にて書き込ませるようにしているので、直線性画
素データについてアクセス回数が削減でき、書き込みの
高速化を図ることができる。

さらに、本発明の第３のアクセス方式は、２進第１カ
ウンタ,2進第２カウンタ，デコーダによって、スタガ格
子配列メモリの読み出し時の行アドレスｊのインクリメ
ントに伴って2ⁿ個のメモリへの▲▼信号の入力順
を自動的に変更するようにしているので、スタガ格子配
列メモリから従来不可能だった走査線型アクセスにて順
序良く画素データを読み出すことができ、上記第1,第２
のアクセス方式と相俟って表示装置への高速描画を実現
し、スタガ格子配列メモリの用途拡大に大きく貢献す
る。

【図面の簡単な説明】

第１図は本発明の第１のアクセス方式を適用したスタガ
格子配列メモリ装置の一実施例を示す概略ブロック図、
第２図は上記実施例の勾配判別部の動作を説明する図、
第３図は上記実施例のスタガ格子配列メモリの表示画面
対応図、第４図，第５図は上記実施例の走査線型アクセ
スと正方格子型アクセスを説明する図、第６図は本発明
の第２のアクセス方式を適用したスタガ格子配列メモリ
の一例を示す図、第７図は上記メモリの表示画面対応
図、第８図は上記メモリの単位アクセス領域を示す図、
第９図は上記第２のアクセス方式における勾配判別部の
動作を説明する図、第10図，第11図は上記第２のアクセ
ス方式の２つの型を説明する図、第12図は本発明の第３
のアクセス方式に用いる装置の一例を示すブロック図、
第13図は従来の走査線配列型メモリを示す図、第14図は
従来の正方格子配列型メモリを示す図、第15図は最近提
案されたスタガ格子配列メモリを示す図、第16図は上記
スタガ格子配列メモリの２つのアクセス方式を説明する
図である。 １……スタガ格子配列メモリ、２……勾配判別部、 ３……アクセス切換部、４……CRT、 ６……第１カウンタ、７……第２カウンタ、 ８……デコーダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中嶋 立志 大阪府大阪市阿倍野区長池町22番22号 シヤープ株式会社内 (56)参考文献 特開 昭61−235958（ＪＰ，Ａ) 特開 昭63−68981（ＪＰ，Ａ) 特開 昭63−16364（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】同一容量のメモリを2ⁿ個並列に接続し、各
   メモリの同一列アドレスｉおよび行アドレスｊで指定さ
   れる２次元アドレス（i,j）に2^m個の画素データを順次
   格納するとともに、上記列アドレスｉおよび行アドレス
   ｊを変化させることによって2^m×2ⁿ個の画素データに一
   群として2ⁿ×2^mの正方格子配列型にても１×2^m+nの走査
   線配列型にても自由にアクセスできるスタガ格子配列メ
   モリにおいて、 マイクロプロセッサやディジタル微分解析器から出力さ
   れる画素データが表示画面上で表す画像の平均勾配を算
   出し、算出した平均勾配が1/2^m以下であるか否かを判別
   する勾配判別手段と、この勾配判別手段によって上記平
   均勾配が1/2^m以下であると判別されたとき、一定行アド
   レスｊのもとで列アドレスｉをインクリメントした後行
   アドレスｊをインクリメントするアドレス信号を上記ス
   タガ格子配列メモリに出力し、このスタガ格子配列メモ
   リに上記画素データを走査線配列型アクセスにて書き込
   ませ、かつ、平均勾配が1/2^mを越えると判別されたと
   き、正方格子配列型アクセスにて書き込ませるアクセス
   切換手段を備えて、直線性画素データの書き込みの高速
   化を図ったことを特徴とするスタガ格子配列メモリのア
   クセス方式。
2. 【請求項２】同一容量のメモリを2ⁿ⁺¹個並列に接続し、
   各メモリの同一列アドレスｉおよび行アドレスｊで指定
   される２次元アドレス（i,j）に2^m個の画素データを順
   次格納するとともに、上記列アドレスｉおよび行アドレ
   スｊを変化させることによって2^m×2ⁿ⁺¹個の画素データ
   に一群として2ⁿ×2^m+1または2ⁿ⁺¹×2^mの正方格子配列型
   にて自由にアクセスできるスタガ格子配列メモリにおい
   て、 マイクロプロセッサやディジタル微分解析器から出力さ
   れる画素データが上記表示画面上で表す画像の平均勾配
   を算出し、算出した平均勾配が2^n-m以下であるか否かを
   判別する勾配判別手段と、この勾配判別手段によって上
   記平均勾配が2^n-m以下であると判別されたとき、一定行
   アドレスｊのもとで列アドレスｉをインクリメントした
   後行アドレスｊをインクリメントするアドレス信号を上
   記スタガ格子配列メモリに出力し、このスタガ格子配列
   メモリに上記画素データを2ⁿ×2^m+1の正方格子配列型に
   て書き込ませるアクセス切換手段を備えて、直線性画素
   データの書き込みの高速化を図ったことを特徴とするス
   タガ格子配列メモリのアクセス方式。
3. 【請求項３】同一容量のメモリを2ⁿ個並列に接続し、各
   メモリの同一列アドレスｉおよび行アドレスｊで指定さ
   れる２次元アドレス（i,j）に2^m個の画素データを順次
   格納するとともに、上記列アドレスｉおよび行アドレス
   ｊを変化させることによって2^m×2ⁿ個の画素データに一
   群として2ⁿ×2^mの正方格子配列型にても１×2^m+nの走査
   線配列型にても自由にアクセスできるスタガ格子配列メ
   モリにおいて、 水平同期信号をカウントしてカウント値の下位ｎビット
   を出力するとともに、垂直同期信号でリセットされる２
   進第１カウンタと、この２進カウンタから入力されたｎ
   ビットのデータを、2^m個の画素データ毎に１回入力され
   るビデオクロックによってインクリメントし、インクリ
   メントしたデータの下位ｎビットを出力するとともに、
   帰線消去信号でリセットされる２進第２カウンタと、こ
   の２進第２カウンタから入力されたｎビットのデータを
   デコードして、上記2ⁿ個のメモリのうち対応するメモリ
   にシリアルアウトプットイネーブル信号を出力するデコ
   ードを備えて、走査線配列型の読み出しを可能ならしめ
   たことを特徴とするスタガ格子配列メモリのアクセス方
   式。