JPH0290246A - スタガ格子配列メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、画素転送用フレームバッファとして用いられ
、−群の画素データに正方格子配列型にても走査線配列
型にて６アクセスできるスタガ格子配列メモリに対する
高速書き込みおよびラスクスキャン読み出しを実現する
アクセス方式に関す〈従来の技術〉 従来、画素転送用フレームバッファには、第１３図に示
すような走査線配列型メモリが用いられていた。このメ
モリは、同一容量のＲＡＭを４（＝２２）並列列に接続
し、各ＲＡＭの同一コラム（列）アドレスｉおよびロー
（行）アドレスｊで指定される２次元アドレス（ｉ、Ｄ
に４　（＝　２　”）個の画素データを順次格納してい
る。そして、書き込みの際、まずローアドレスｊを０に
してコラムアドレスｉを０゜ｌ、・・・とインクリメン
トし、コラムアドレス０で指定される各ＲＡＭのアドレ
ス（０，０）に、第１３図の表示画面左上から横に並ぶ
Ｏ−Ｆで示す（６ドツト分の画素データのうち０〜３を
ＲＡＭ０に。

４〜７をＲＡＭｌ１．ニー、８〜ＢをＲＡＭ２１．：、
　Ｃ〜ＦをＲＡＭ３に夫々格納し、次いでコラムアドレ
ス１で指定される各ＲＡ　Ｍのアドレス（０，１）に、
上記画素データの右に横列する次の１６ドツト分の画素
データを同様に格納していき、ｊ行の書き込みが終わる
と、ローアドレスｊをｊ＋ｌにインクリメントして横方
向に書き込みを繰り返すのである。また、読み出しの際
にも、一定ローアドレスｊのもとでコラムアドレスｉを
インクリメントした後ローアドレスｊをインクリメント
してラスクスキャン方式で読み出しを行なう。

ところが、上記従来の走査線配列型メモリは、ラスクス
キャン方式で書き込みを行なうため、メモリの水平方向
アクセスには何ら遅延が生じないが、ディジタル微分解
析器（ＤＤＡ）等で生成された画面の斜めあるいは垂直
方向に伸びる画像の画素データを書き込む場合、メモリ
アクセスに遅延が生じ、高速描画ができなくなるという
欠点がある。

そこで、この欠点を解消すべく第１４図に示すように正
方格子配列型メモリが開発され、使用されている。この
メモリは、前述と同じく４個のＲＡＭ０〜３を並列に接
続し、各ＲＡＭの同一コラムアドレスｉおよびローアド
レスｊで指定される２次元アドレス（ｉ、ｊ）に４個の
画素データを順次格納するが、第１４図の表示画面上で
４×４ドットのＯ−Ｐで示す画素データを一群とし、上
記指定されたｊ行、ｉ列目の群の画素データのうちθ〜
３をＲＡＭ０に、４〜７をＲＡＭＩに、８〜ＢをＲＡＭ
２に、Ｃ−Ｆ’をＲＡＭ３に夫々格納するものである。

従って、この正方格子配列型メモリは、縦、横、斜め方
向について４画素以内なら自由にアクセスできるという
利点がある反面、ｌＸｌ６ドツトの横方向アクセスがで
きないため、汎用プロセッサ等からラスクスキャン方式
で送られてくる画素データの書き込みに遅延が生じる即
ち４回のアクセスが必要になるという欠点がある。

スタガ格子配列メモリは、上記従来の走査線配列型メモ
リと正方格子配列型メモリの利点を兼備せしめるべく最
近提案されたものであり、第１５図に示すような配列を
なす。このスタガ格子配列メモリは、第１５図の表示画
面上でまず最上の第０行に左から横方向に並ぶ画素デー
タを、１６ドツトずつの群に区切り、第１群の１６ドツ
トを４ドツトずつ順にＲＡＭ０．ＲＡＭＩ、ＲＡＭ２−
、ＲＡＭ３の各２次元アドレス（０，０）に格納し、続
く第２群の１６ドツトを同様にＲＡＭ０〜３の各２次元
アドレス（１，０）にという具合に格納した後、次の第
１行に左から横列して１６ドツトで一群をなす画素デー
タを、４ドツトずつ今度はＲＡＭＩｆｌＡＭ２．ＲＡＭ
３．ＲＡＭ０に順に各２次元アドレス（ｉ、ｌ）に、次
の第２行の画素データについては４ドツトずつＩ’（Ａ
Ｍ２，３，０．１の順に２次元アドレス（ｉ、２）に、
次の第３行の画素データについては４ドツトずつＲＡＭ
３，０，１．２の順に２次元アドレス（ｉ、　３　）に
夫々格納するという操作を縦方向に繰り返したものであ
る。なお、同図の上辺および左辺には、コラムアドレス
ｉおよびローアドレスｊを２進数で示している。

〈発明が解決しようとする課題〉 ところで、上記スタガ格子配列メモリでは、第１５図中
のＡで示すｌＸ１６ドツトの走査線型アクセスとＢで示
ず４Ｘ４ドツトの正方格子配列型アクセスが可能である
。即ち、第１６図（ａ）に示すように、ＲＡＭ０〜３の
ローアドレスｊを全て例えば００にして、コラムアドレ
スｉを００，０＋。

１０、・・・とインクリメントするとともに、ＲＡＭ０
〜３の順でライトイネーブルあるいはリードイネーブル
とすれば、第０行の画素データが左端から４ドツトずつ
横方向に書き込みあるいは読み出しでき、次にＲＡＭ０
〜３のローアドレスｊをＯｌにしてコラムアドレスｉを
インクリメントするととらに、ＲＡＭ１〜０の順で同様
にイネーブルにすれば、第１行の画素データが左端から
ライドリードできる。一方、ＲＡＭ０〜３のコラムアド
レスｉを全て００にして、ローアドレスｊを第１６図（
ｂ）の■に示すように順にＯＯ，０１，１０，１１にし
かつライトまたはリードイネーブルとすれば、第１５図
および第１６図（ｃ）の■で示す０行、０列目の群の４
×４ドツトの画素データがライト。

リードでき、次にＲＡＭ０〜３の上記ローアドレスｊを
■に示すように順にｔ　＋、ｏｏ、ｏ　ｔ、ｔｏにしか
つライトまたはリードイネーブルとすれば、第１５図お
よび第１６図（ｃ）の■で示す０行、１列目の群の４Ｘ
４ドツトの画素データがライト。

リードできる。また、ＲＡＭ０〜３のコラムアドレスｉ
を全て０１にし、ローアドレスｊを順に１００．１０１
，１１０，１１１にしかつ同様にイネーブルとすれば、
第１５図の１行、４列目の群の４×４ドツトの画素デー
タにアクセスできる。

ところが、上記スタガ格子配列メモリは、前述の如く極
く最近提案されたものであるため、上記走査線型あるい
は正方格子配列型のいずれのアクセス方式で画素データ
を書き込むべきかについて未だ十分に究明されていない
。しかるに、このスタガ格子配列メモリにＤＤＡ等から
入力される画素データが表わす画像には、表示画面の縦
横斜めなど様々の方向に伸びるものがあり、横方向に伸
びる画像の画素データに正方格子配列型アクセスを用い
たり、縦方向に伸びる画像の画素データに走査線型アク
セスを用いたりすれば、アクセス回数が増えて能率的な
書き込みができなくなるという問題かある。

また、上記スタガ格子配列メモリから表示装置への画素
データの読み出しは、勿論走査線型アクセス方式で行な
うが、前述と同じ理由から、読み出しローアドレスのイ
ンクリメントに伴うＲＡＭ０〜３へのリードイネーブル
信号の入力順の変更について未だ十分研究されておらず
、ラスクスキャン方式の読み出しが事実上できないとい
う問題がある。

そこで、本発明の目的は、−群の画素データに２ｎ×２
−の正方格子配列型またはｌ　ｘ　２　”’の走査線配
列型のいずれの方式でもアクセス可能なスタガ格子配列
メモリに書き込まれる画素データの平均勾配に応じて上
記アクセス方式を変更することにより、直線性画素デー
タの高速書き込みを実現するスタガ格子配列メモリのア
クセス方式を提供し、また−群の画素データに２’Ｉ’
Ｌ　Ｘ　Ｑ　ＴＮ　”ｌまたは２”’Ｘ２−のいずれの
正方格子配列型方式でもアクセス可能なスタガ格子配列
メモリにおいて同様にして直線性画素データの高速書き
込みを実現するスタガ格子配列メモリのアクセス方式を
提供し、さらに上記第１のスタガ格子配列メモリの２ｎ
個のメモリへのり−ドイネーブル信号の入力順をローア
ドレスのインクリメントに伴って自動的に変更すること
により、ラスクスキャン方式の読み出しを可能ならしめ
るスタガ格子配列メモリのアクセス方式を提供すること
である。

く課題を解決するための手段〉 上記目的を達成するため、本発明の第１のアクセス方式
は、同一容量のメモリを２ｎ個並列に接続し、各メモリ
の同一列アドレスｉおよび行アドレスｊで指定される２
次元アドレス（ｉ、Ｄに２１個の画素データを順次格納
するとともに、上記コラム番号ｉおよびロ一番号ｊを変
化させることによって２−×２′ｒＬ個の画素データに
一群として２’ＴＬＸ２ｔの正方格子配列型にても１×
２ｆｉ＋１の走査線配列型にても自由にアクセスできる
スタガ格子配列メモリにおいて、マイクロプロセッサや
ディジタル微分解析器から出力される画素データが表示
画面上で表わす画像の平均勾配を算出し、算出した平均
勾配が１／２気以下であるか否かを判別する勾配判別手
段と、この勾配判別手段によって上記平均勾配が１／２
’以下であると判別されたとき、一定行アドレスｊのも
とで列アドレスｉをインクリメントした後行アドレスｊ
をインクリメントするアドレス信号を上記スタガ格子配
列メモリに出力し、このスタガ格子配列メモリに上記画
素データを走査線配列型アクセスにて書き込ませるアク
セス切換手段を備えて、直線性画素データの書き込みの
高速化を図ったことを特徴とする。

また、本発明の第２のアクセス方式は、同一容量のメモ
リを２１＋１個並列並列続し、各メモリの同一列アドレ
スｉおよび行アドレスｊで指定される２次元アドレス（
ｉ、Ｄに２−個の画素データを順次格納するとともに、
上記列アドレスｉおよび行アドレスｊを変化させること
によって２−×２′Ｉ′Ｌ＋１個の画素データに一群と
して２′ｒＬ×２？＋１″′または２’ｌ’Ｌ　”ｌ　
×２’Ｉ１１の正方格子配列型にて自由にアクセスでき
るスタガ格子配列メモリにおいて、マイクロプロセッサ
やディジタル微分解析器から出力される画素データが上
記表示画面上で表わす画像の平均勾配を算出し、算出し
た平均勾配が２’ｌ’１１Ｌ以下であるか否かを判別す
る勾配判別手段と、この勾配判別手段によって上記平均
勾配が２’ｌｔ　”ＩＩ以下であると判別されたとき、
一定行アドレスｊのもとで列アドレスｉをインクリメン
トした後行アドレスｊをインクリメントするアドレス信
号を上記スタガ格子配列メモリに出力し、このスタガ格
子配列メモリに上記画素データを２ｎ　Ｘ２　ＴＮ　”
１の正方格子配列型にて書き込ませるアクセス切換手段
を備えて、直線性画素データの書き込みの高速化を図っ
たことを特徴とする。

さらに、方式の第３のアクセス方式は、同一容量のメモ
リを２ｎ個並列に接続し、各メモリの同一列アドレスｉ
および行アドレスｊで指定される２次元アドレス（ｉ、
Ｄに２１個の画素データを順次格納するとともに、上記
列アドレスｉおよび行アドレスｊを変化させることによ
って２気×２′ｒＬ個の画素データに一群として２　Ｔ
Ｌ　ｘ　２％の正方格子配列型にてもＩ　Ｘ　２ｆｉ＋
％の走査線配列型にても自由にアクセスできるスタガ格
子配列メモリにおいて、水平同期信号をカウントしてカ
ウント値の下位ｎビットを出力するとと乙に、垂直同期
信号でリセットされる２進第１カウンタと、この２進第
１カウンタから入力されたｎビットのデータを、２■個
の画素データ毎に１回入力されるビデオクロックによっ
てインクリメントし、インクリメントしたデータの下位
ｎビットを出力するとともに、帰線消去信号でリセット
される２進第２カウンタと、この２進第２カウンタから
入力されたｎビットのデータをデコードして、上記２’
＋を個のメモリのうち対応するメモリにシリアルアウト
プットイネーブル信号を出力するデコーダを備えて、走
査線配列型の読み出しを可能ならしめたことを特徴とす
る。

〈作用〉 本発明のスタガ格子配列メモリの第１のアクセス方式は
、第４図、第１５図に例示するように、縦２π（ｎ＝２
）Ｘ＠２’（ｍ＝２）の正方格子配列型にても縦ｌ×横
２シ１の走査線配列型にてもアクセスできるものである
から、ディジタル微分解析器等から出力される画素デー
タが表示画面上で表ｂｔ画ｌｊ＆（１）平均勾配ｈ＜、
２’／２”′ｒＬ＝１／２’以下である場合は、２”　
Ｘ　２’　ｉｌｌの一群の画素データを上端行から順に
横方向に走査線方式で書き込む方が、左端の縦ブロック
から順に正方格子方式で書き込むよりもアクセス回数が
少なくて済む。

そこで、勾配判別手段は、上記ディジタル微分解析器等
から出力される画素データが表示画面上で表わす画像の
平均勾配を算出し、算出した平均勾配が１　／２’以下
であるか否かを判別する。そして、この勾配判別手段に
よって上記平均勾配り月／２１以下であると判別される
と、アクセス切換手段は、スタガ格子配列メモリに一定
行アドルスｊのもとで列アドレ刈をインクリメントした
後、行アドレスｊをインクリメントする信号を出力する
。これにより、上記画素データは、走査線方式で能率的
にスタガ格子配列メモリに書き込まれ、書き込みの高速
化が実現する。

本発明のスタガ格子配列メモリの第２のアクセス方式は
、第８図、第１０図に例示するように、縦２ｎ（ｎ＝２
）ｘ横２’”（ｍ＝２）または縦２　′ｒＬ＋　１×横
２１の正方格子配列型でアクセスできるものであるから
、画素データが表わす画像の平均勾配が、２’ＩＬ　＊
ｌ／２ｔ１１　’″＋＝　２’ｒＬ−ＴＩ以下である場
合は、２ｍ×２　’ＴＬ　＋１個の一群のデータを２ｎ
×２ｍ＋Ｌ　Ｘ　２’Ｉｌｌ　”ｌの正方格子方式で横
方向に書き込む方が、２ｎ＋１×２ｍの正方格子方式で
縦方向に書き込むよりもアクセス回数が少なくて済む。

そこで、勾配判別手段およびアクセス切換手段は、上述
と同様に動作し、書き込みの高速化が実現する。

本発明のスタガ格子配列メモリの第３のアクセス方式に
おいて、第１２図に例示するように、２進第１カウンタ
は、水平同期信号をカウントしてカウント値の下位ｎ（
ｎ＝２）ビットを２進第２カウンタに出力する。２進第
２カウンタは、入力されたｎビットのデータを２１個の
画素データ毎に１回入力されるビデオクロックによって
インクリメントし、インクリメントしたデータの下位ｎ
ビットをデコーダに出力する。デコーダは、入力された
ｎビットのデータをデコードして、２１個のメモリのう
ち対応するメモリにシリアルアウトプットイネーブル信
号を出力する。これによって、第１５図に例示するよう
に、まず第０行の画素データがメモリ０，１，２．３の
順で横方向に繰り返し読み出される。第０行の読み出し
が終わると、帰線消去信号で２進第２カウンタがリセッ
トされ、２進第１カウンタは水平同期信号を１カウント
アツプするから、上述と同様にして第１行の画素データ
は、メモリ１，２，３．０の順で横方向に繰り返し読み
出される。以上の動作の繰り返しで１フレ一ム分の画素
データがスタガ格子配列メモリから順序良く読み出され
、ｌフレーム分の読み出し終わると、垂直同期信号で２
進第１カウンタがリセットされる。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。

第１図は、本発明の第１のアクセス方式を適用したスタ
ガ格子配列メモリ装置の一実施例を示す概略ブロック図
である。同図において、１は同一容量の４（＝２”）個
のＲＡＭ０〜３を並列に接続し、各ＲＡＭの同一コラム
（列）アドレスｉおよびロー（行）アドレスｊで指定さ
れる２次元アドレス（ｉｊ）に４（−２”）個の画素デ
ータを順次格納してなり、１６ドツトの画素データに一
群として４×４の正方格子配列型にてもｌ×１６の走査
線配列型にてもアクセスできる既述（第１５図参照）の
スタガ格子配列メモリ、２は図示しないマイクロプロセ
ッサやディジタル微分解析器（ＤＤＡ）から出力される
一群の画素データの表示画面上での座標値（Ｘ、Ｙ）に
基づいてこの画素データが表わす画像（第２図中○印参
照）の平均勾配Ｌｙ／ＬＸ（第２図参照）を算出し、算
出した平均勾配が１／４（＝１／２”）以下であるか否
かを判別する勾配判別部である。

また、３は上記勾配判別部２によって上記平均勾配が１
／４以下であると判別されたとき、一定ローアドレスｊ
のもとでコラムアドレスｉをインクリメントした後ロー
アドレスｊをインクリメントするようなアドレス信号を
上記スタガ格子配列メモリＩに出力して、上記ＤＤＡ等
から入力される画素データを走査線配列型アクセスにて
書き込ませるとともに、上記平均勾配が１／４を超える
とき、正方格子配列型アクセスに必要なアドレス信号を
上記スタガ格子配列メモリｌに出力するアクセス切換部
、４は上記スタガ格子配列メモリｌから走査線配列型ア
クセスで読み出された画素データを画面に表示するＣＲ
Ｔである。

上記構成のスタガ格子配列メモリ装置によるアクセス方
式について次に述ヘル。

勾配判別部２は、ＤＤＡ等から１６ドツト単位で入力さ
れる画素データがＣＲＴＡ上で表わす画像の平均勾配Ｌ
ｙ／Ｌｘを算出し、算出した平均勾配が１／４以下であ
るか否かを判別する。アクセス切換部３は、勾配判別部
２が上記平均勾配がｌ／４以下であると判別した場合、
スタガ格子配列メモリ１の第３図に示す４×１６ドツト
の単位アクセス領域に対して、一定ローアドレス■ｊの
もとでコラムアドレスｉを０から順にインクリメントし
た後、ローアドレスｊを■ｊ＋　ｌ　、■ｊ＋２゜■ｊ
＋３と順次インクリメントするようなアドレス信号をス
タガ格子配列メモリ！に出力して、上記ＤＤＡ等から入
力される画素データを第４図（ｂ）の■〜■で示す順序
で走査線型アクセスにて書き込ませる。一方、勾配判別
部２が上記平均値がｌ／４を超えると判別した場合、ア
クセス切換部３は、スタガ格子配列メモリ１の第３図の
単位アクセス領域に対して、一定コラムアドレスｉのも
とでＲＡＭ０〜３のローアドレスｊの下位２ビツトを■
００，０１，１０．＋　１．■Ｉ　１，００．０１．１
０、■１０．＋　１．００，０１、■０１，１０．ＩＩ
。

００と順次変更するようなアドレス信号をスタガ格子配
列メモリｌに出力して、上記ＤＤＡ等から入力される画
素データを第４図（ａ）の■〜■で示す順序で正方格子
型アクセスにて書き込ませる。

なお、通常ホストプロセッサからの書き込みには走査線
型アクセスが、ＤＤＡからの書き込みには正方格子型ア
クセスが夫々用いられる。

このように、上記実施例では、書き込むべき画素データ
の表わす画像が横長であるか縦長であるかを勾配判別部
２で判別し、判別結果に応じてアクセス切換部３によっ
てスタガ格子配列メモリｌへのアクセスを走査線型と正
方格子型とに切り換えているので、画素データが例えば
第５図の○印で示すような横長のものなら、４行目のア
クセスをせずとも書き込みが完了し、また１６ドツトが
全て１行目にあるなら、２行目以降の３回のアクセスが
不要になって、従来例に比して最大４倍のスピードで書
き込みを行なうことができる。また、第４図（ａ）の■
〜■のいずれかに集中するような縦長の画素データにつ
いても、同様に従来例の最大４倍のスピードで書き込み
ができ、直線性画素データの高速書き込みひいては高速
描画に大きく貢献する。

第６図は、本発明の第２のアクセス方式を適用したスタ
ガ格子配列メモリの一例を示しており、このメモリｌを
含むスタガ格子配列メモリ装置は、第１図で既述のメモ
リ装置と基本的には同じ構成であり、便宜上同じ番号を
用いて説明する。このスタガ格子配列メモリｌは、同一
容量の８（−２′ｒＬ＋１）個のＲＡＭ０〜７を並列に
接続し、各ＲＡＭの同一コラムアドレスｉおよびローア
ドレスｊで指定される２次元アドレス（ｉ、Ｄに４（−
２％）個の画素データを順序格納してなり、３２ドツト
の画素デ−夕に一群として４ｘ８または８ｘ４の正方格
子型にてアクセスできるものである。上記スタガ格子配
列メモリ１の表示画面との対応は、第７図に示すように
なっており、一定ローアドレスｊのもとでＲＡＭ０〜７
のコラムアドレスｉをインクリメントすれば、ｊ行目に
相当する縦４×横８ドツトの一群の画素データが横方向
に順次アクセスでき、一定コラムアドレスｉのもとでＲ
ＡＭ０〜７のローアドレスｊをインクリメントすれば、
ｉ夕り目に相当する縦８×横４ドツトの一群の画素デー
タが縦方向に順次アクセスできる。第８図は、上記スタ
ガ格子配列メモリの単位アクセス領域を示しており、第
８図（ａ）のように配列された各ＲＡＭθ〜７には、第
８図（ｂ）の如き画素データが４個ずつ格納されている
。

上記スタガ格子配列メモリ装置の勾配判別部２は、ＤＤ
Ａ等から入力される一群の画素データが表わす画像の平
均勾配Ｌｙ／Ｌｘ（第９図参照）を算出し、算出した平
均勾配が１（＝２”）以下であるか否かを判別する。ま
た、アクセス切換部３は、上記勾配判別部２によって上
記平均勾配が１以下であると判別されたとき、一定ロー
アドレスｊのもとでコラムアドレスｉをインクリメント
した後、ローアドレスｊをインクリメントするようなア
ドレス信号を上記スタガ格子配列メモリ１に出力して、
上記ＤＤＡ等から入力される画素データを４Ｘ８の正方
格子型アドレスにて書き込ませるとともに、上記平均勾
配が１を超えるとき、一定コラムアドレス１のもとでロ
ーアドレスｊをインクリメントした後、コラムアドレス
ｉをインクリメントするようなアドレス信号を上記スタ
ガ格子配列メモリｌに出力して、上記ＤＤＡ等から入力
される画素データを８×４の正方格子型アクセスにて書
き込ませる。

上記構成のスタガ格子配列メモリ装置によるアクセス方
式について次に述ヘル。

勾配判別部２は、ＤＤＡ等から３２ドツト単位で入力さ
れる画素データがＣＲＴＡ上で表わす画像の平均勾配Ｌ
ｙ／Ｌｘを算出し、これが１以下であるか否かを判別す
る。アクセス切換部３は、上記平均勾配が１以下と判別
された場合、上述のようにしてＤＤＡ等から入力される
画素データを第１Ｏ図（ｂ）で示す順序で４ｘ８の正方
格子型アクセスにてスタガ格子配列メモリｌに書き込ま
せる一方、上記平均勾配が１を超えると判別された場合
、上記画素データを第１Ｏ図（ａ）で示す順序で８Ｘ４
の正方格子型アクセスにてスタガ格子配列メモリｌに書
き込ませる。このように、上記実施例では、書き込むべ
き画素データの表わす画像が横長であるか縦長であるか
を勾配判別部２で判別し、判別結果に応じてアクセス切
換部３によってスタガ格子配列メモリｌへのアクセスを
４×８または８ｘ４の正方格子型に切り換えているので
、画素データが第１ｔ図（ａ）のＱ印で示す斜めのもの
についてはいずれの場合ら２回のアクセスが必要だが、
第１１図（ｂ）のような横長のものなら２行目のアクセ
スが不要となり、第１１図（ｃ）のような縦長のらのな
ら１列目のアクセスが不要になって、従来例に比して最
大２倍のスピードで書き込みを行うことができ、直線性
画素データの高速書き込みひいては高速描画に大きく貢
献する。

第１２図は本発明の第３のアクセス方式に用いる装置の
一例を示すブロック図である。同図において、６は水平
同期信号ＨＤをカウントしてカウント値の下位２（−ｎ
）ビットを出力するとともに、垂直同期信号ＶＤでリセ
ットされる２進の第１カウンタ、７はこの第１カウンタ
ｌから入力された２ビツトのデータを４　（＝　２”　
）ドツトの画素データ毎に１回入力されるビデオクロッ
クＶｃｋによってインクリメントし、インクリメントし
たデータの下位２（−ｎ）ビットを出力するとともに、
帰線消去信号Ｂｋでリセットされる２進の第２カウンタ
、８はこの第２カウンタから入力された２ビツトのデー
タをデコードして、４（＝２’）個のＲＡＭ０〜３のう
ち対応するＲＡＭにシリアルアウトプットイネーブル（
ＳＯＥ）信号を出力するデコーダである。

上記デコーダ８から出力されるＳＯＥ信号は、ＣＲＴ４
の画面に対応して第１５図の如く配列されたスタガ格子
配列メモリＩを構成するＲＡＭＯ〜３の各シリアルアウ
トプットイネーブル端子に入力される。

上記構成の装置によるスタガ格子配列メモリのアクセス
方式について次に述べる。

第１カウンタ６は、水平同期信号ＨＤをカウントしてカ
ウント値の下位２ビツトを第２カウンタ７に出力する。

第２カウンタ７は、入力された２ビツトのデータを４ド
ツトの画素データ毎に１回入力されるビデオクロックＶ
ｃｋによってインクリメントし、インクリメントしたデ
ータの下位２ビツトをデコーダ８に出力する。デコーダ
８は、入力された２ビツトのデータをデコードして、４
個のＲＡＭのθ〜３のうち対応するＲＡＭにＳＯＥ信号
を出力する。これによって、まず第１５図の第０行の画
素データがＲＡＭ０，１，２．３の順で横方向に繰り返
して読み出される。第０行の読み出しが終わると、帰線
消去信号Ｂｋで第２カウンタ７がリセットされ、第１カ
ウンタ６は水平同期信号ＨＤを１カウントアツプするか
ら、上述と同様にして第１行の画素データは、ＲＡＭＩ
、２，３゜０の順で横方向に繰り返して読み出される。

以上の動作の繰り返して１フレ一ム分の画素データがス
タガ格子配列メモリｌから順序良く読み出され、■フレ
ーム分の読み出しか終わると、垂直同期信号ＶＤで第１
カウンタ６がリセットされる。その後、次の１フレーム
の読み出しに移る。

このように、上記実施例では、第１カウンタ６゜第２カ
ウンタ７、デコーダ８によって読み出し時のローアドレ
スのインクリメントに伴ってＲＡＭ０〜３へのＳＯＥ信
号の入力順を自動的に変更して、スタガ格子配列メモリ
ｌから従来不可能だった走査線型アクセスにて順序良く
画素データを読み出すようにしているので、前述の直線
性画素データの高速書き込み方式等と相俟って、スタガ
格子配列メモリから表示装置への高速描画を実現できる
とともに、スタガ格子配列メモリの用途拡大に大きく貢
献する。

なお、上記実施例では、並列接続した４個あるいは８個
のＲＡＭの同一２次元アドレスに４ドツトの画素データ
を格納する場合について説明したが、ＲＡＭは２１また
は２’ｌ’Ｌ”１並列列接続してもよく、同一２次元ア
ドレスには２１ドツトの画素データを格納してもよい。

また、本発明が図示の実施例に限られないのはいうまで
もない。

〈発明の効果〉 以上の説明で明らかなように、本発明のスタガ格子配列
メモリの第１のアクセス方式は、２ｎ個並列接続したメ
モリの同一２次元アドレス（ｉ、Ｄに夫々２党個の画素
データを格納し、−群の画素データに２ｎ×２ｍ＋Ｌ　
Ｘ　２％の正方格子配列型にても！×２ｍ＋’ａの走査
線配列型にてもアクセスできるスタガ格子配列メモリに
おいて、勾配判別手段によって、ＤＤＡ等から出力され
る画素データが表わす画像の平均勾配を算出して、これ
がｌ／２１以下か否か即ち横長か否かを判別し、横長と
判別されたとき、アクセス切換手段によって、一定行ア
ドレスｊのもとで列アドレスｉをインクリメントした後
行アドレスｊをインクリメントするアドレス信号を上記
スタガ格子配列メモリに出力して、上記画素データを走
査線配列型アドレスにて書き込ませるようにしているの
で、直線性画素データについてアクセス回数が削減でき
、書き込みの高速化を図ることができる。

また、本発明の第２のアクセス方式は、２　’ｌ’Ｌ＋
　１並列列接続したメモリの同一２次元アドレス（ｉ、
Ｄに夫々２ｍ個の画素データを格納し、−群の画素デー
タに２ｎ×１し１または２”’ｘ２’の正方格子配列型
にてアクセスできるスタガ格子配列メモリにおいて、勾
配判別手段によって、入力画素データの平均勾配が２’
ｌ′Ｌ’−以下か否か即ち入力画素データが横長か否か
を判別し、横長と判別されたとき、アクセス切換手段に
よって、一定行アドレスｊのもとで列アドレスｉをイン
クリメントした後行アドレスｊをインクリメントするア
ドレス信号を上記スタガ格子配列メモリに出力して、上
記画素データを２’ｒＬ　Ｘ　２’ａ　”Ｉの正方格子
配列型にて書き込ませるようにしているので、直線性画
素データについてアクセス回数が削減でき、書き込みの
高速化を図ることができる。

さらに、本発明の第３のアクセス方式は、２進第１カウ
ンタ、２進第２カウンタ、デコーダによって、スタガ格
子配列メモリの読み出し時の行アドレスｊのインクリメ
ントに伴って２’Ｎ個のメモリへのＳＯＥ信号の入力順
を自動的に変更するようにしているので、スタガ格子配
列メモリから従来不可能だった走査線型アクセスにて順
序良く画素データを読み出すことができ、上記第１．第
２のアクセス方式と相俟って表示装置への高速描画を実
現し、スタガ格子配列メモリの用途拡大に大きく貢献す
る。

【図面の簡単な説明】

第１図は本発明の第１のアクセス方式を適用したスタガ
格子配列メモリ装置の一実施例を示す概略ブロック図、
第２図は上記実施例の勾配判別部の動作を説明する図、
第３図は上記実施例のスタガ格子配列メモリの表示画面
対応図、第４図、第５図は上記実施例の走査線型アクセ
スと正方格子型アクセスを説明する図、第６図は本発明
の第２のアクセス方式を適用したスタガ格子配列メモリ
の一例を示す図、第７図は上記メモリの表示画面対応図
、第８図は上記メモリの単位アクセス領域を示す図、第
９図は上記第２のアクセス方式における勾配判別部の動
作を説明する図、第１０図。 第２図は上記第２のアクセス方式の２つの型を説明する
図、第１２図は本発明の第３のアクセス方式に用いる装
置の一例を示すブロック図、第１３図は従来の走査線配
列型メモリを示す図、第１４図は従来の正方格子配列型
メモリを示す図、第１５図は最近提案されたスタガ格子
配列メモリを示す図、第１６図は上記スタガ格子配列メ
モリの２つのアクセス方式を説明する図である。 １・・・スタガ格子配列メモリ、２・・・勾配判別部、
３・・・アクセス切換部、４・・・ＣＲＴ。 ６・・・第１カウンタ、７・・・第２カウンタ、８・・
・デコーダ。 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　前出　葆　ほか１名第１図 第３図 第４図 第　２　図 第５図 して 第 図 （ａ） 第 図 Ｈ−−πｒ−← （ｂ） 第 図 （ａ） 第 １゜ 図 （ａ） （ｂ） 第 図 （ｂ） （Ｃ） 第 図 １ドしス（ｉ） 第１４ 図 第１５ 図

Claims (3)

【特許請求の範囲】
1. （１）同一容量のメモリを２＾ｎ個並列に接続し、各メ
   モリの同一列アドレスｉおよび行アドレスｊで指定され
   る２次元アドレス（ｉ、ｊ）に２＾ｍ個の画素データを
   順次格納するとともに、上記列アドレスｉおよび行アド
   レスｊを変化させることによって２＾ｍ×２＾ｎ個の画
   素データに一群として２＾ｎ×２＾ｍの正方格子配列型
   にても１×２＾ｍ＾＋＾ｎの走査線配列型にても自由に
   アクセスできるスタガ格子配列メモリにおいて、 マイクロプロセッサやディジタル微分解析器から出力さ
   れる画素データが表示画面上で表わす画像の平均勾配を
   算出し、算出した平均勾配が１／２＾ｍ以下であるか否
   かを判別する勾配判別手段と、この勾配判別手段によっ
   て上記平均勾配が１／２＾ｍ以下であると判別されたと
   き、一定行アドレスｊのもとで列アドレスｉをインクリ
   メントした後行アドレスｊをインクリメントするアドレ
   ス信号を上記スタガ格子配列メモリに出力し、このスタ
   ガ格子配列メモリに上記画素データを走査線配列型アク
   セスにて書き込ませるアクセス切換手段を備えて、直線
   性画素データの書き込みの高速化を図ったことを特徴と
   するスタガ格子配列メモリのアクセス方式。
2. （２）同一容量のメモリを２＾ｎ＾＋＾１個並列に接続
   し、各メモリの同一列アドレスｉおよび行アドレスｊで
   指定される２次元アドレス（ｉ、ｊ）に２＾ｍ個の画素
   データを順次格納するとともに、上記列アドレスｉおよ
   び行アドレスｊを変化させることによって２＾ｍ×２＾
   ｎ＾＋＾１個の画素データに一群として２＾ｎ×２＾ｍ
   ＾＋＾１または２＾ｎ＾＋＾１×２＾ｍの正方格子配列
   型にて自由にアクセスできるスタガ格子配列メモリにお
   いて、 マイクロプロセッサやディジタル微分解析器から出力さ
   れる画素データが上記表示画面上で表わす画像の平均勾
   配を算出し、算出した平均勾配が２＾ｎ＾−＾ｍ以下で
   あるか否かを判別する勾配判別手段と、この勾配判別手
   段によって上記平均勾配が２＾ｎ＾−＾ｍ以下であると
   判別されたとき、一定行アドレスｊのもとで列アドレス
   ｉをインクリメントした後行アドレスｊをインクリメン
   トするアドレス信号を上記スタガ格子配列メモリに出力
   し、このスタガ格子配列メモリに上記画素データを２＾
   ｎ×２＾ｍ＾＋＾１の正方格子配列型にて書き込ませる
   アクセス切換手段を備えて、直線性画素データの書き込
   みの高速化を図ったことを特徴とするスタガ格子配列メ
   モリのアクセス方式。
3. （３）同一容量のメモリを２＾ｎ個並列に接続し、各メ
   モリの同一列アドレスｉおよび行アドレスｊで指定され
   る２次元アドレス（ｉ、ｊ）に２＾ｍ個の画素データを
   順次格納するとともに、上記列アドレスｉおよび行アド
   レスｊを変化させることによって２＾ｍ×２＾ｎ個の画
   素データに一群として２＾ｎ×２＾ｍの正方格子配列型
   にても１×２＾ｍ＾＋＾ｎの走査線配列型にても自由に
   アクセスできるスタガ格子配列メモリにおいて、 水平同期信号をカウントしてカウント値の下位ｎビット
   を出力するとともに、垂直同期信号でリセットされる２
   進第１カウンタと、この２進第１カウンタから入力され
   たｎビットのデータを、２＾ｍ個の画素データ毎に１回
   入力されるビデオクロックによってインクリメントし、
   インクリメントしたデータの下位ｎビットを出力すると
   ともに、帰線消去信号でリセットされる２進第２カウン
   タと、この２進第２カウンタから入力されたｎビットの
   データをデコードして、上記２＾ｎ個のメモリのうち対
   応するメモリにシリアルアウトプットイネーブル信号を
   出力するデコーダを備えて、走査線配列型の読み出しを
   可能ならしめたことを特徴とするスタガ格子配列メモリ
   のアクセス方式。