JP3402941B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像データを記
憶するための記憶手段を含む画像処理装置に関し、特に
デジタルスチルカメラ等の撮像装置において、ＪＰＥＧ
に代表される画像圧縮処理に用いる画像データを記憶す
る画像データメモリを備える画像処理装置に関するもの
である。

【０００２】

【従来の技術】従来より画像データを圧縮および伸張す
るための国際標準規格の取決めがある。ＪＰＥＧ規格
は、Joint Photographic Experts Groupにより作成され
た国際標準規格の１つで、カラー静止画像のための圧縮
および伸張のアルゴリズムを規定している。

【０００３】ＪＰＥＧ規格は、基本システムとして適用
ＤＣＴ処理、量子化処理、ＤＰＣＭ処理ならびにハフマ
ン符号化処理等を含む。

【０００４】内部に搭載したＣＣＤを介して、被写体の
光学像をデジタルのカラー静止画像に変換して処理する
デジタルスチルカメラにおいても、ＪＰＥＧ規格を始め
とする上記国際標準規格に則った画像データの処理が行
なわれる。

【０００５】そこで、上記国際標準規格に従う画像処理
用ＬＳＩ、すなわち画像処理装置の開発がデジタルスチ
ルカメラの分野において進められている。

【０００６】図８は、従来のデジタルスチルカメラにお
ける画像処理装置の要部の構成を示す概略ブロック図で
ある。

【０００７】図８において、画像処理装置２００は、Ｃ
ＣＤ回路１０と、Ａ／Ｄ変換回路２０と、画像圧縮回路
３０と、メモリ４０と、タイミング生成装置５０とを備
える。

【０００８】ＣＣＤ回路１０は、図示しない光学系を介
して入射された被写体の光学像を１次元の電気信号に変
換する固体撮像デバイスであり、２次元に配列された複
数のフォトダイオードなどの光電変換素子を含む。

【０００９】各光電変換素子は、入射光量に応じて電荷
を蓄積して、その蓄積結果を電気信号の形で出力する。
１つの光電変換素子が撮像画像の１つの画素を形成す
る。

【００１０】図９は、ＣＣＤ回路１０の複数の光電変換
素子すなわち画素の配列を示す概略図である。

【００１１】図９において、画素Ｇ（Ｉ、Ｊ）は、水平
方向および垂直方向からなる画素アレイ１１を構成す
る。ここでＩは水平方向の画素位置を示し、Ｊは垂直方
向の画素位置を示す。以下、簡単のため、位置（Ｉ、
Ｊ）と記す。

【００１２】ここで、画素アレイ１１の水平方向の画素
数（以下、水平画素サイズと呼び、ＧＸと記す）は６４
０であり、垂直方向の画素数（以下、垂直画素サイズと
呼び、ＧＹと記す）は４８０である。したがって、Ｉは
０〜６３９、Ｊは０〜４７９の自然数をとる。

【００１３】以下、特に記載しない限り、水平画素サイ
ズＧＸ＝６４０、垂直画素サイズＧＹ＝４８０とする。

【００１４】ＣＣＤ回路１０は、被写体からの入射光量
に応じた電荷を各光電変換素子に蓄積した後、後述する
タイミング生成回路５０の出力する水平同期信号ＨＳお
よび垂直同期信号ＶＳに同期して、位置（Ｉ、Ｊ）の各
画素Ｇ（Ｉ、Ｊ）から電気信号Ｓ（Ｉ、Ｊ）を出力す
る。

【００１５】より詳細に説明すると、ＣＣＤ回路１０
は、水平同期信号ＨＳに同期して画素アレイ１１の水平
画素位置０（Ｉ＝０）から、水平方向に１画素ずつ（す
なわち、Ｊ固定でＩを１ずつ増加させて）電気信号Ｓ
（Ｉ、Ｊ）を出力する。以下、この水平方向の画素の並
びを水平ラインと呼ぶ。

【００１６】一方、ＣＣＤ回路１０は、垂直同期信号Ｖ
Ｓを受けると、出力対象とする画素の水平ラインを１増
やし（すなわち、Ｊを１増やす）、再び水平同期信号Ｈ
Ｓに従って、水平画素位置０（Ｉ＝０）から水平ライン
の方向に１画素ずつ電気信号Ｓ（Ｉ、Ｊ）を出力する。

【００１７】この水平方向に１画素ずつ進み（Ｊ固定
で、Ｉを１ずつ増加）、水平方向に画素が存在しない場
合は（Ｉ＝最大値）、垂直方向に１画素進んで（Ｊを１
増加）、再び水平方向に１画素ずつ進んで（Ｊ固定で、
Ｉ＝最小値からＩを１ずつ増加）データを読出す方式を
ラスタスキャン方式と呼ぶ。

【００１８】Ａ／Ｄ変換回路２０は、ＣＣＤ回路１０か
らラスタスキャンの順で出力した電気信号Ｓ（Ｉ、Ｊ）
を水平同期信号ＨＳおよび垂直同期信号ＶＳの制御を受
けてデジタル信号に変換して画像信号Ｄ（Ｉ、Ｊ）を得
る。ここで１の電気信号Ｓ（Ｉ、Ｊ）に対して１の画像
信号Ｄ（Ｉ、Ｊ）が生成される。したがって、位置
（Ｉ、Ｊ）の画素Ｇ（Ｉ、Ｊ）と画像信号Ｄ（Ｉ、Ｊ）
は、１対１に対応している。

【００１９】タイミング生成回路５０は、前述したよう
にＣＣＤ回路１０から電気信号Ｓ（Ｉ、Ｊ）を取出すた
めの水平同期信号ＨＳと垂直同期信号ＶＳを内部で発生
するクロック信号に基づき生成した後、出力する。

【００２０】メモリ４０は、Ａ／Ｄ変換回路２０がラス
タスキャンの順に出力する画像信号Ｄ（Ｉ、Ｊ）をデー
タバスＤＢを介して順次格納する。

【００２１】この格納するアドレスは、図示しないコン
トロールユニットによって制御され、アドレスバスＡＢ
を介してメモリ４０に与えられる。

【００２２】画像圧縮回路３０は、メモリ４０に格納し
た画像信号Ｄ（Ｉ、Ｊ）をデータバスＤＢを介して所定
の順で読出した後、圧縮処理を行なう。

【００２３】圧縮処理は、水平方向にＢＸ個の画素であ
って、垂直方向にＢＹ個の画素からなる画素の集まりよ
り得られる画像信号Ｄ（Ｉ、Ｊ）を１単位として行な
う。

【００２４】以下、水平方向にＢＸ個および垂直方向に
ＢＹ個の画素Ｇ（Ｉ、Ｊ）の集まりをブロックという。

【００２５】図１０は、ブロックと画素アレイ１１の関
係を示す概略図である。図１０において、各ブロックの
水平方向画素数（以下、水平ブロックサイズＢＸと呼
ぶ）は８であり、垂直方向画素数（以下、垂直ブロック
サイズＢＹと呼ぶ）は８である。

【００２６】なお、前述したように画像Ｇ（Ｉ、Ｊ）と
画像信号Ｄ（Ｉ、Ｊ）は１対１に対応しているので、以
下では、１ブロックの画素から生成された画像信号Ｄ
（Ｉ、Ｊ）の集まりもブロックと呼ぶ。

【００２７】また、Ｍ番目のブロックをブロックＭと呼
ぶ。ここで、ブロックＭのＭとは、２次元上に並ぶブロ
ックにおいて、水平方向に１ブロックずつ付した番号で
あり水平方向にブロックが存在しない場合は、垂直方向
に１ブロック進んで再び水平方向に１ブロックずつ付し
ていく。以下、簡単のため、この順番をブロックスキャ
ンの順と呼ぶ。

【００２８】ところで、このような画像処理装置は、通
常メモリ４０として、ダイナミック型ランダムアクセス
メモリ（以下、簡単のためＤＲＡＭと記す）を採用す
る。

【００２９】ここで、メモリ４０にＤＲＡＭを採用した
場合のアドレシングについて説明する。

【００３０】図示しないＤＲＡＭは、２次元のマトリク
ス状に配列された複数のメモリセルを有し、各メモリセ
ルは行方向にワード線で接続されるとともに列方向には
ビット線で接続される。

【００３１】１つの行アドレスおよび１つの列アドレス
が与えられると、１つのメモリセルが特定され、この特
定されたメモリセルは読出もしくは書込状態となる。な
お以下では、簡単のため、行方向に連続したメモリセル
の位置を指標とする連続アドレス空間で説明する。

【００３２】ここで、Ａ／Ｄ変換回路２０から出力され
る各画像信号Ｄ（Ｉ、Ｊ）は、図示しないコントロール
ユニットの指示に従い、順次アドレスが割当てられる。

【００３３】この場合、アドレスの割当てられる順は、
Ａ／Ｄ変換回路２０から出力される順すなわちラスタス
キャンの順である。ここで、画像信号Ｄ（Ｋ、Ｌ）のラ
スタスキャン方式に従った順番は、以下で表わされる。

【００３４】 Ｄ（Ｋ、Ｌ）の順番＝（Ｋ＋６４０×Ｌ）＋１…（１） したがって、画像信号Ｄ（Ｋ、Ｌ）の画像信号Ｄ（０、
０）に対する相対アドレスは、式（１）を用いて以下の
式で求められる。

【００３５】 Ｄ（Ｋ、Ｌ）の相対アドレス＝Ｋ＋６４０×Ｌ…（２） ところで、メモリ４０としてＤＲＡＭを採用した場合、
データ転送に関してＤＲＡＭの構造上高速ページモード
アクセスを利用することができる。

【００３６】高速ページモードアクセスは、ＤＲＡＭの
行方向に連続して位置するメモリセルを一度にアクセス
することができる機能で、これを用いると高速に複数の
メモリセルの有するデータを読出すことができる。

【００３７】通常は、１つのメモリセルごとに１つの行
アドレスと１つの列アドレスを指定する動作が必要であ
るのに対して、高速ページモードアクセスでは１つの行
アドレスを指定した後は、列アドレスを変えて行方向に
連続して位置するメモリセルの有するデータを読出す。

【００３８】高速ページモードアクセスにおいて、１つ
の行アドレスを指定して読出せるメモリセルの集まりを
ページと呼び、そのメモリセルの数をページサイズ（以
下、ＰＳと記す）と呼ぶ。

【００３９】なお、この高速ページモードアクセスを有
効に実現するには、読出す対象となるデータが同一ペー
ジ内に存在することが必要である。

【００４０】

【発明が解決しようとする課題】しかし、従来のラスタ
スキャン方式で画像信号Ｄ（Ｉ、Ｊ）を生成し、順次Ｄ
ＲＡＭに格納すると、この格納した画像信号Ｄ（Ｉ、
Ｊ）を画像圧縮回路３０に転送する場合に高速ページモ
ードが有効に活用できず、転送速度が遅くなるという欠
点があった。以下、具体例を用いてこの問題点を説明す
る。

【００４１】図１１はラスタスキャンの順で画像信号Ｄ
（Ｉ、Ｊ）をＤＲＡＭに格納した場合の格納位置とペー
ジとの関係を示す図である。

【００４２】図１１において、ページＰのＰとは、先頭
アドレスから数えてＰ番目のページを指す。

【００４３】なお、ＤＲＡＭのページサイズＰＳは５１
２とする。さらに画像信号Ｄ（０、０）がページＰの先
頭アドレスの位置（アドレスＡ）に格納されたものとす
る。

【００４４】この場合、画像信号Ｄ（Ｋ、Ｌ）の位置す
るページは、式（２）を用いて以下で表わされる。

【００４５】 ページ＝ｉｎｔ［（Ｋ＋６４０×Ｌ）／５１２］＋Ｐ…（３） ここでｉｎｔ（ｘ／ｙ）とは、ｘをｙで割った値の整数
部を指す。

【００４６】次に、ブロックを水平ブロックサイズＢＸ
が８であり、垂直ブロックサイズＢＹが８であるとし
て、画像信号Ｄ（Ｋ、Ｌ）をこのブロックで分割した場
合のブロックとページの関係を式（３）から求める。

【００４７】具体例として、ブロック０に属する画像信
号Ｄ（Ｉ、Ｊ）の中から特に、水平画素位置（Ｉ＝０）
の画像信号Ｄ（０、０）、Ｄ（０、１）、Ｄ（０、
２）、Ｄ（０，３）、Ｄ（０、４）、Ｄ（０、５）、Ｄ
（０、６）およびＤ（０、７）のページを式（３）を用
いて算出すると、以下の関係が得られる。

【００４８】Ｄ（０、０）のページ＝Ｐ Ｄ（０、１）のページ＝Ｐ＋１ Ｄ（０、２）のページ＝Ｐ＋２ Ｄ（０、３）のページ＝Ｐ＋３ Ｄ（０、４）のページ＝Ｐ＋５ Ｄ（０、５）のページ＝Ｐ＋６ Ｄ（０、６）のページ＝Ｐ＋７ Ｄ（０、７）のページ＝Ｐ＋８ すなわち、ブロック０の画像信号Ｄ（０、０）〜Ｄ
（０、７）（ただしＩ＝０）は、同一ページ内に存在し
ない。このことは、同一ブロック内の画像信号Ｄ（Ｉ、
Ｊ）を読出す場合、ページの切換を行なう必要があるこ
とを意味し、同一のページをアクセスする確率（以下、
ページヒット率と呼ぶ）は、極めて低いことを示してい
る。

【００４９】したがって、ＤＲＡＭから画像信号Ｄ
（Ｉ、Ｊ）をブロックごとに画像圧縮回路３０に転送し
て圧縮処理を行なう必要がある画像処理装置２００にお
いては、ＤＲＡＭの高速ページモードが有効に活用でき
ず、画像信号Ｄ（Ｉ、Ｊ）の転送速度が遅いという問題
があった。

【００５０】本発明は、上記問題点を解決するためにな
されたもので、高速ページモードアクセスが可能であ
り、かつ画像信号Ｄ（Ｉ、Ｊ）をブロックごとに読出す
場合にページヒット率が高く、高速で転送することが可
能な画像処理装置を提供することを目的とする。

【００５１】

【課題を解決するための手段】請求項１の画像処理装置
は、被写体からの入射光をディジタル画像信号に変換す
る撮像装置の画像処理装置であって、２次元マトリック
ス状の画素アレイを構成するように配列された複数の撮
像素子を有し、入射光をディジタル画像信号に変換して
ラスタスキャン方式に従って順次出力する画像信号生成
手段と、画像信号生成手段から出力されるディジタル画
像信号を記憶するための画像記憶手段と、ディジタル画
像信号の画像記憶手段における格納位置を指定するアド
レス生成手段と、画像記憶手段からディジタル画像信号
を順次読出し、画素アレイを２次元上に配列されたＮ個
（Ｎは正の整数）のブロック（但し、ブロックは、所定
数の画素からなる）に分割したブロック単位で符号化処
理を行なう画像符号化手段とを備え、アドレス生成手段
は、画像信号生成手段からラスタスキャン方式に従って
順次読出されるディジタル画像信号を、符号化処理を行
なう順に並び替えて画像記憶手段に記憶するよう格納位
置を指定する。

【００５２】請求項２の画像処理装置は、請求項１の画
像処理装置において、並び替えを、ブロック単位にあっ
てはブロック１からブロック単位で水平方向の順であっ
てかつ水平方向のブロックが存在しない場合には垂直方
向にブロック単位で１進み再び水平方向に進むブロック
Ｎまでの順であり、ブロック内にあってはラスタスキャ
ン方式の順に従った画素の順とする。

【００５３】請求項３の画像処理装置は、請求項２の画
像処理装置において、画素生成手段が、画素アレイを有
し、１の画素から入射光に応じて１の電気信号を生成し
てラスタスキャン方式に従って順次出力するＣＣＤ回路
と、電気信号を順次ディジタル符号化して、ディジタル
画像信号を生成して出力するＡ／Ｄ変換回路と、ＣＣＤ
回路から電気信号の出力およびＡ／Ｄ変換回路のディジ
タル符号化を制御するタイミング信号を生成するタイミ
ング生成回路とを含む。

【００５４】請求項４の画像処理装置は、請求項２の画
像処理装置において、アドレス生成手段が、タイミング
信号を受けて、画素アレイの画素位置を算出する位置算
出手段と、画素位置の属するブロックＫ（ただし、Ｋは
１からＮの任意の整数をとる）に対してブロック１から
ブロック（Ｋ−１）までの存在する複数のブロックに属
する画素の総数と、ブロックＫ内にあってラスタスキャ
ン方式に従った順で画素位置までに存在する画素の総数
とからディジタル画像信号の格納位置を決定するアドレ
ス算出手段とを含む。

【００５５】請求項５の画像処理装置は、請求項２の画
像処理装置において、画像記憶手段が、ダイナミック型
ランダムアクセスメモリを含み、ダイナミック型ランダ
ムアクセスメモリは高速ページモードを用いてディジタ
ル画像信号の読出を行なう。

【００５６】

【発明の実施の形態】

「実施の形態１」図１は、本発明の実施の形態１におけ
る画像処理装置１００の要部の構成を示す概略ブロック
図である。なお、図８に示す従来の画像処理装置２００
と共通する構成要素には、同一参照番号および同一参照
符号を付してその説明は省略する。

【００５７】さらに、本実施の形態１においても、従来
の画像処理装置２００と同様に、画素アレイ１１の画素
Ｇ（Ｉ、Ｊ）と画像信号Ｄ（Ｉ、Ｊ）とは１対１の対応
関係を有し、ブロックとは、水平ブロックサイズＢＸで
垂直ブロックサイズＢＹの画素Ｇ（Ｉ、Ｊ）の集まりも
しくは１ブロックの複数の画素Ｇ（Ｉ、Ｊ）から生成さ
れた画像信号Ｄ（Ｉ、Ｊ）の集まりを指す。

【００５８】画像処理装置１００が図８に示す従来の画
像処理装置２００と異なる点は、従来の画像処理装置２
００に加えて、さらにアドレス生成回路６０を有するこ
と、およびメモリ４０としてＤＲＡＭ４１を用いること
である。

【００５９】このアドレス生成回路６０は、タイミング
生成回路５０からの水平同期信号ＨＳおよび垂直同期信
号ＶＳを受けて、ＤＲＡＭ４１に画像信号Ｄ（Ｉ、Ｊ）
を格納するためのアドレスを生成する。

【００６０】図２は、アドレス生成回路６０を用いた場
合のブロックとＤＲＡＭ４１の格納位置の関係を表わし
た概略図である。

【００６１】図２においては、各ブロックは水平ブロッ
クサイズＢＸを８とし、かつ垂直ブロックサイズＢＹを
８とする。

【００６２】ここで、図１１における従来の画像処理装
置２００のメモリ４０での画像信号Ｄ（Ｉ、Ｊ）の格納
位置と、図２におけるＤＲＡＭ４１での格納位置の違い
は以下の点にある。

【００６３】すなわち、メモリ４０はラスタスキャンの
順に生成される画像信号Ｄ（Ｉ、Ｊ）をラスタスキャン
の順に割当てられたアドレスに格納するのに対して、Ｄ
ＲＡＭ４１はラスタスキャンの順に生成される画像信号
Ｄ（Ｉ、Ｊ）をアドレス生成回路６０で生成したアドレ
スに従って格納する。

【００６４】そして、このアドレス生成回路６０の生成
するアドレスに従えば、ＤＲＡＭ４１の連続メモリ空間
上において、ブロック単位でみるとブロックスキャンの
順に並びかつ各ブロックごにとみるとラスタスキャンの
順に画像信号Ｄ（Ｉ、Ｊ）が配列される。

【００６５】以下、アドレス生成回路６０の構成と動作
について説明する。図３は、本発明の実施の形態１にお
けるアドレス生成回路６０の構成を示す概略ブロック図
である。

【００６６】図３において、アドレス生成回路６０は、
画素位置算出回路６１とアドレス算出回路６２とを含
む。

【００６７】画素位置算出回路６１は、タイミング生成
回路５０の出力する水平同期信号ＨＳと垂直同期信号Ｖ
Ｓとを受けて、２次元上での水平画素位置Ｉと垂直画素
位置Ｊすなわち位置（Ｉ、Ｊ）を算出する。

【００６８】ここで画素位置算出回路６１は、垂直同期
信号ＶＳから垂直画素位置Ｊを算出する垂直位置回路７
０と水平同期信号ＨＳから水平画素位置Ｉを算出する水
平位置回路７１とを含む。

【００６９】図４は、水平同期信号ＨＳおよび垂直同期
信号ＶＳと位置（Ｉ、Ｊ）の関係の一例を示す図であ
る。

【００７０】ここで、水平同期信号ＨＳおよび垂直同期
信号ＶＳのそれぞれの論理レベルの関係は逆であっても
よい。

【００７１】垂直位置回路７０は垂直同期信号ＶＳの論
理レベルの変化（ＨレベルからＬレベルもしくはＬレベ
ルからＨレベル）を検出してその変化回数を加算するこ
とで垂直画素位置Ｊを算出する。

【００７２】一方、水平位置回路７１は、水平同期信号
ＨＳの論理レベルの変化（ＨレベルからＬレベルもしく
はＬレベルからＨレベル）を検出して、その変化回数を
加算することで水平画素位置Ｉを算出する。なお、Ｉは
０〜（ＧＸ−１）（ここでＧＸは水平画素サイズを指
す）の値を繰返しとる。

【００７３】一方、アドレス算出回路６２は、位置
（Ｉ、Ｊ）に基づいて対応する画像信号Ｄ（Ｉ、Ｊ）の
画像信号Ｄ（０、０）に対する相対アドレスの値を算出
する。

【００７４】ここで、アドレス算出回路６２は４つの計
数回路７２、７３、７４、７５と加算回路７６とを含
む。

【００７５】図５は、画素アレイ１１での４つの計数回
路７２、７３、７４、７５の処理対象を示す概略図であ
る。

【００７６】第１の計数回路７２は、位置（Ｉ、Ｊ）の
属するブロックＢＮよりも上位の水平ラインに位置する
ブロックを処理対象として、それらのブロックに属する
画素数（すなわち画像信号数）Ｎ１を算出する。

【００７７】図４においては、領域Ａ１が処理対象にあ
たる。具体的には、以下の値をとる。

【００７８】 Ｎ１＝ｉｎｔ（Ｊ／ＢＹ）×（ＧＸ×ＢＹ）…（４） ここで、ＢＹは垂直ブロックサイズ、ＧＸは水平画素サ
イズであり、これらの値は外部から入力する。また、ｉ
ｎｔ（ｘ／ｙ）の値は、ｘをｙで割った値の整数部分の
値である。

【００７９】第２の計数回路７３は、位置（Ｉ、Ｊ）の
属するブロックＢＮ内において、位置（Ｉ、Ｊ）よりも
上位の水平ラインに位置する画素数Ｎ２を算出する。図
４においては、領域Ａ２が処理対象にあたる。具体的に
は、以下の値をとる。

【００８０】Ｎ２＝ｍｏｄ（Ｊ／ＢＹ）×ＢＸ…（５） ここで、ＢＸは水平ブロックサイズ、ＢＹは垂直ブロッ
クサイズであり、これらの値は外部から入力する。ま
た、ｍｏｄ（ｘ／ｙ）の値は、ｘをｙで割った余りの値
である。

【００８１】第３の計数回路７４は、位置（Ｉ、Ｊ）の
属するブロックＢＮと同じ水平ラインに位置しかつブロ
ックスキャンの順で上位にあるブロックを処理対象とし
て、それらのブロックに属する画素数Ｎ３を算出する。
図４においては、領域Ａ３が処理対象にあたる。具体的
には以下の値をとる。

【００８２】 Ｎ３＝ｉｎｔ（Ｉ／ＢＸ）×（ＢＸ×ＢＹ）…（６） ここで、ＢＸは水平ブロックサイズ、ＢＹは垂直ブロッ
クサイズであり、これらの値は外部から入力する。

【００８３】第４の計数回路７５は、位置（Ｉ、Ｊ）の
属するブロックＢＮ内において位置（Ｉ、Ｊ）と同じ水
平ラインに属しかつラスタスキャン順で上位に位置する
画素数Ｎ４を算出する。図４においては、領域Ａ４が処
理対象にあたる。具体的には以下の値をとる。

【００８４】Ｎ４＝ｍｏｄ（Ｉ／ＢＸ）…（７） ここで、ＢＸは水平ブロックサイズでありこの値は外部
から入力する。

【００８５】続いて、加算回路７６は、Ｎ１、Ｎ２、Ｎ
３およびＮ４を足し合わせて値Ｚ（Ｉ、Ｊ）を出力す
る。

【００８６】 Ｚ（Ｉ、Ｊ）＝Ｎ１＋Ｎ２＋Ｎ３＋Ｎ４…（８） Ｚ（Ｉ、Ｊ）は、位置（Ｉ、Ｊ）に対して１つ決まる値
であり、図２に示したＤＲＡＭ４１上での画像信号Ｄ
（Ｉ、Ｊ）の配列を実現する。

【００８７】すなわち、式（８）は、位置（０、０）に
対する位置（Ｉ、Ｊ）の相対アドレス値であり、画像信
号Ｄ（０、０）のアドレスがＡで与えられると画像信号
Ｄ（Ｉ、Ｊ）には式（８）に従って図示しないコントロ
ールユニットを介してＺ（Ｉ、Ｊ）＋Ａのアドレスが割
当てられる。この結果、画像信号Ｄ（Ｉ、Ｊ）はブロッ
ク単位でみると、ＤＲＡＭの連続アドレス空間上でブロ
ック１からブロックＱ（Ｑは最大ブロック数を表わす）
まで、ブロックスキャンの順に配置される。

【００８８】図６は、アドレス算出回路６２の内部構成
の一例を示す概略ブロック図である。

【００８９】続いて、このアドレス生成回路６０を用い
た場合の画像信号Ｄ（Ｉ、Ｊ）とＤＲＡＭ４１における
ページの関係を以下に記す。

【００９０】図７は、アドレス生成回路６０を用いて画
像信号Ｄ（Ｉ、Ｊ）をＤＲＡＭ４１に格納した場合のブ
ロックとページの関係を示した概略図である。

【００９１】図７において、ブロックは水平ブロックサ
イズＢＸを８とし垂直ブロックサイズＢＹを８とし、ペ
ージサイズＰＳを５１２とする。また、ブロック０の先
頭にあたる画像信号Ｄ（０、０）がページＰの先頭に格
納したものとする。

【００９２】図７に示すように、各ブロックに属する画
像信号Ｄ（Ｉ、Ｊ）は同一ページに属する。さらに、各
ブロック内では図２を用いて示したように、ラスタスキ
ャンの順に画像信号Ｄ（Ｉ、Ｊ）が並んでいる。したが
って、画像処理装置１００においては、ＤＲＡＭ４１か
ら画像圧縮回路３０へのブロックごとのデータ転送に高
速ページモードを有効に活用することができる。またブ
ロックのサイズ（ＢＸとＢＹ）および水平画素サイズＧ
Ｘは外部から入力するので、任意のブロックサイズおよ
び任意の水平画素サイズに応じた画像信号Ｄ（Ｉ、Ｊ）
の配置が可能である。

【００９３】

【発明の効果】本発明によれば、画像処理装置の画像記
憶手段としてＤＲＡＭを用いた場合、画像圧縮処理にお
いて圧縮する単位となる画像信号の集まりをＤＲＡＭ上
の連続したアドレスに格納することができる。このた
め、ＤＲＡＭからの画像信号の画像圧縮回路への転送に
おいて高速ページモードを有効に活用することができる
ためページヒット率が高くなり、全体として画像信号の
処理の高速化が図れる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における画像処理装置の
要部の構成を示す概略ブロック図である。

【図２】本発明の実施の形態１におけるアドレス生成回
路を用いた場合のブロックとＤＲＡＭの格納位置の関係
を表わす概略図である。

【図３】本発明の実施の形態１におけるアドレス生成回
路の構成を示す概略ブロック図である。

【図４】水平同期信号ＨＳおよび垂直同期信号ＶＳと位
置（Ｉ、Ｊ）の関係を示す図である。

【図５】本発明の実施の形態１における画素アレイでの
４つの計数回路の処理対象を表わす概略図である。

【図６】本発明の実施の形態１におけるアドレス算出回
路の内部構成を示す概略ブロック図である。

【図７】本発明の実施の形態１におけるアドレス生成回
路を用いて画像信号をＤＲＡＭに格納した場合のブロッ
クとページの関係を示す概略図である。

【図８】従来のデジタルスチルカメラにおける画像処理
装置の要部の構成を示す概略ブロック図である。

【図９】従来の画像処理装置におけるＣＣＤ回路の画素
の配列を示す概略図である。

【図１０】ブロックと画素アレイの関係を示す概略図で
ある。

【図１１】ラスタスキャンの順で画像信号をＤＲＡＭに
格納した場合の格納位置とページとの関係を示す概略図
である。

【符号の説明】

１０ ＣＣＤ回路 ２０ Ａ／Ｄ変換回路 ３０ 画像圧縮回路 ４１ ＤＲＡＭ ５０ タイミング生成回路 ６０ アドレス生成回路 ６１ 画素位置算出回路 ７０ 垂直位置回路 ７１ 水平位置回路 ７２ 第１の計数回路 ７３ 第２の計数回路 ７４ 第３の計数回路 ７５ 第４の計数回路 ７６ 加算回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/60 H04N 1/41

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 被写体からの入射光をデジタル画像信号
   に変換する撮像装置の画像処理装置であって、 ２次元マトリックス状の画素アレイを構成するように配
   列された複数の撮像素子を有し、前記入射光を前記デジ
   タル画像信号に変換してラスタスキャン方式に従って順
   次出力する画像信号生成手段と、 前記画像信号生成手段から出力される前記デジタル画像
   信号を記憶するための画像記憶手段と、 前記デジタル画像信号の前記画像記憶手段における格納
   位置を指定するアドレス生成手段と、 前記画像記憶手段から前記デジタル画像信号を順次読出
   し、前記画素を二次元状に配置されたＮ個（Ｎは正の整
   数）のブロック（但し、前記ブロックは、所定数の前記
   画素からなる）に分割した前記ブロック単位で符号化処
   理を行なう画像符号化手段とを備え、 前記アドレス生成手段は、前記画像信号生成手段からラ
   スタスキャン方式に従って順次読出される前記デジタル
   画像信号を、前記符号化処理を行なう順に並び変えて前
   記画像記憶手段に記憶するよう格納位置を指定する、画
   像処理装置。
2. 【請求項２】 前記並び変えは、 前記ブロック単位にあってはブロック１から前記ブロッ
   ク単位で水平方向の順であってかつ水平方向に前記ブロ
   ックが存在しない場合には垂直方向に前記ブロック単位
   で１進み再び水平方向に進む前記ブロックＮまでの順で
   あり、前記ブロック内にあっては前記ラスタスキャン方
   式の順に従った前記画素の順である請求項１記載の画像
   処理装置。
3. 【請求項３】 前記画像生成手段は、 前記画素アレイを有し、１の前記画素から前記入射光に
   応じて１の電気信号を生成して前記ラスタスキャン方式
   に従って順次出力するＣＣＤ回路と、 前記電気信号を順次デジタル符号化して、前記デジタル
   画像信号を生成して出力するＡ／Ｄ変換回路と、 前記ＣＣＤ回路からの前記電気信号の出力および前記Ａ
   ／Ｄ変換回路の前記デジタル符号化を制御するタイミン
   グ信号を生成するタイミング生成回路とを含む、請求項
   ２記載の画像処理装置。
4. 【請求項４】 前記アドレス生成手段は、 前記タイミング信号を受けて、前記画素アレイの画素位
   置を算出する位置算出手段と、 前記画素位置の属する前記ブロックＫ（但し、Ｋは１か
   らＮの任意の正数をとる）に対して前記ブロック１から
   前記ブロック（Ｋ−１）までに存在する複数の前記ブロ
   ックに属する前記画素の総数と、前記ブロックＫ内にあ
   ってラスタスキャン方式に従った順で前記画素位置まで
   に存在する前記画素の総数とから前記デジタル画像信号
   の前記格納位置を決定するアドレス算出手段とを含む、
   請求項２記載の画像処理装置。
5. 【請求項５】 前記画像記憶手段は、 ダイナミック型ランダムアクセスメモリを含み、前記ダ
   イナミック型ランダムアクセスメモリは高速ページモー
   ドを用いて前記デジタル画像信号の読出を行なう、請求
   項２記載の画像処理装置。