JPH1084532A - 信号処理装置／方法及びメモリ記憶方法 - Google Patents

Abstract

(57)【要約】 【課題】 単一のメモリ手段によって各処理を行えるよ
うにするとともに、高速なリードライトを可能とするア
ドレスコントロールを行なう。 【解決手段】 処理されるべきデータ及び他のデータを
蓄積するメモリ手段と、前記メモリ手段にアクセスしつ
つ前記データに所定の信号処理を行う信号処理手段と、
前記メモリ手段に対する前記各データの書き込み及び読
み出しを制御する制御手段とを備え、前記制御手段は、
前記メモり手段内に前記処理手段による処理順序及び処
理単位に従って前記データを配列するとともに、メモリ
内の空き領域に処理の対象とならない他のデータを記憶
させることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種データ、特に
画像データ等の符号化、復号化等の処理を行うための信
号処理装置／方法及びメモリ記憶方法に関する。

【０００２】

【従来の技術】従来から、膨大なデータ量の各種データ
を符号化することによりデータ量を削減して比較的低い
伝送レートで伝送し得るようにするための各種装置が開
発されている。

【０００３】例えば、画像データを磁気テープ等の記録
媒体に記録するデジタルＶＴＲにおいても１２４Ｍｂｐ
ｓ程度の入力画像データを５分の１の２５Ｍｂｐｓ程度
に圧縮して磁気テープ上に記録し、再生するための規格
が制定されている。

【０００４】このような規格に基づくデジタルＶＴＲに
おいては、入力データをＤＣＴ変換した後に量子化し、
この量子化データを可変長符号化することによってデー
タの圧縮を行っており、さらに量子化する際の量子化ス
テップを各種のパラメータに基づいて可変したり、可変
長符号化された後のデータ量が一定となるようにレート
制御が行われる。

【０００５】また、入力画像データをフレーム或いはフ
ィールド間動き補償付き予測符号化を用いて圧縮し、こ
の予測符号化データを上述のようなＤＣＴ，量子化及び
可変長符号化を用いて更に圧縮するようにしたＭＰＥＧ
規格が制定されており、この規格に対応したＣＤ−ＲＯ
Ｍ等の各種装置が開発されている。

【０００６】

【発明が解決しようとする課題】上述のようなデジタル
ＶＴＲやＣＤ−ＲＯＭ等の伝送損失が大きな伝送系を介
してデータを伝送する場合には損失を補償するために誤
り訂正及び誤り訂正不可能な損失に対する補間が行われ
る。

【０００７】ところが、そのような補間を行うために従
来は専用のメモリを設けなければならず装置全体のコス
トアップの原因となっていた。

【０００８】

【課題を解決するための手段】上述したような背景から
本願発明の一つの目的は、メモリを削減し、装置全体の
コストアップ及びダウンサイジングが可能な信号処理装
置及びその方法を提供することを目的とする。

【０００９】このため、その一つの好適実施態様におい
て、信号処理装置は、処理されるべきデータ及び他のデ
ータを蓄積するメモリ手段と、前記メモリ手段にアクセ
スしつつ前記データに所定の信号処理を行う信号処理手
段と、前記メモリ手段に対する前記各データの書き込み
及び読み出しを制御する制御手段とを有し、前記制御手
段は、前記メモリ手段内に前記処理手段による処理順序
及び処理単位に従って前記データを配列するとともに、
メモリ内の空き領域に処理の対象とはならない他のデー
タを記憶させることを特徴とする。

【００１０】また、その一つの好適実施態様において、
画像データに対してｎ（垂直）×ｍ（水平）画素で構成
されたブロック単位で画像データの信号処理を行う信号
処理装置であって、前記画像データを記憶するメモリ
と、前記画像データの１水平期間の画像データを少なく
ともｍの倍数かつ、ｍの倍数のｎ倍が前記メモリのコラ
ム（ｃｏｌｕｍｎ）方向の容量以下となるようなバース
ト長に分割する分割手段と、前記ブロック内のすべての
画像データが、同一ロウ（ｒｏｗ）アドレスに並ぶよう
に、前記バースト長のデータ列を同一ロウアドレスに配
置する配置手段とを有することを特徴とする。

【００１１】また、その一つの好適実施態様において、
画像データに対してｎ（垂直）×ｍ（水平）画素で構成
されたブロック単位で画像データの信号処理を行う信号
処理装置であって、前記画像データを記憶するバースト
アクセス可能なメモリと、前記ブロック内のすべての画
像データが、バーストアクセス可能な方向の同一のアド
レスに並ぶように配置する配置手段とを有することを特
徴とする。

【００１２】また、その一つの好適実施態様において、
信号処理方法は、処理されるべきデータ及び他のデータ
をメモリに記憶するステップと、前記メモリにアクセス
しつつ前記データに所定の信号処理を行うステップと、
前記メモリに対する前記各データの書き込み及び読み出
しを制御するステップとを有し、前記制御ステップは、
前記メモリ手段ないに前記処理手段による処理順序及び
処理単位に従って前記データを配列するとともに、メモ
リ内の空き領域に処理の対象とはならない他のデータを
記憶することを特徴とする。

【００１３】また、その一つの好適実施態様において、
画像データに対してｎ（垂直）×ｍ（水平）画素で構成
されたブロック単位で画像データの信号処理を行うため
に画像データをメモリに記憶する記憶方法は、前記画像
データの１水平期間の画像データを少なくともｍの倍数
かつ、ｍの倍数のｎ倍が前記メモリのコラム（ｃｏｌｕ
ｍｎ）方向の容量以下となるようなバースト長に分割す
るステップと、前記ブロック内のすべての画像データ
が、同一ロウ（ｒｏｗ）アドレスに並ぶように、前記バ
ースト長のデータ列を同一ロウアドレスに配置するステ
ップとを有することを特徴とする。

【００１４】また、その一つの好適実施態様において、
画像データに対してｎ（垂直）×ｍ（水平）画素で構成
されたブロック単位で信号処理を行うために前記画像デ
ータをバーストアクセス可能なメモリに記憶するメモリ
記憶方法であって、前記ブロック内のすべての画像デー
タが、バーストアクセス可能な方向の同一のアドレスに
並ぶように配置することを特徴とする。

【００１５】

【発明の実施の形態】以下、本発明の第１の実施例を図
１ないし図１４を用いて説明する。

【００１６】図１は、ディジタルＶＴＲに適用した本発
明の第１の実施例における信号処理装置のブロック図を
示したものである。

【００１７】本実施例は、図１に示すように各種処理ブ
ロックが内／外のＣＰＵによって制御されつつ各々が所
望のタイミングでメモリにアクセスし、それらのアクセ
ス要求をメモリ制御部が調停することで上記処理ブロッ
クの動作を保証するように構成されている。

【００１８】また、本実施例における各処理ブロックは
ＳＤ対応の画像データ及びオーディオデータのリアルタ
イム処理を行うことができ、本実施例においてはこのよ
うな処理ユニットを並列配置して各処理回路に時分割的
に画像データ及びオーディオデータを供給して処理させ
ることによって１フレーム当たりのデータ量が上記ＳＤ
画像データの倍であるようなＨＤ対応の画像データ及び
オーディオデータをリアルタイムに処理することが出来
るように構成されている。

【００１９】上記処理ユニットにおける各処理回路は、
図１に示すようにカメラからの入力データ、ＥＶＦへの
出力データ、ライン入出力データ等のデータを処理する
データＩ／Ｏブロック１、上記入力データに対してＹ／
Ｃ分離等の処理をする画像データ入出力ブロック３、オ
ーディオ処理ブロック５、画像データに対して離散コサ
イン変換を用いた可変長符号化／復号化を行う符号化／
復号化ブロック７、誤り訂正ブロック９、記録時に上記
符号化データをテープフォーマットに変換または、再生
時にデフォーマット処理をするための符号化データ入出
力ブロック１１、記録／再生時の電磁変換処理を行う電
磁変換処理ブロック２５から大略構成されており、これ
ら各ブロックはアドレス変換回路１３及びメモリインタ
ーフェース１５を介して外付けの上記メモリ１７とデー
タの授受を行う。

【００２０】これら処理回路の動作は、内部の電気系の
処理を制御するシステムコントロールＣＰＵからＣＰＵ
バスＣＢＳ２を介して供給される所定のコマンド、更に
外部のサーボ系ＣＰＵからＣＰＵバスＣＢＳ１及びイン
ターフェース２１、及び上記ＣＢＳ２を介して供給され
る所定のコマンドによって制御されて並列配置された各
ブロックを時分割処理させる。

【００２１】本実施例における上記メモリ１７は、クロ
ックの立ち上がりに同期してデータのバースト転送を行
い得るＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡ
Ｍ）が用いられており、このＳＤＲＡＭは図２（Ａ）に
示すように２系統のメモリアレイＭ１，Ｍ２からなり、
図１に示すようなジッターの無い外部の周波数発信器２
７から上記ユニット内の周波数逓倍器２９に例えば、２
７．５ＭＨｚのクロックを供給し、そこで逓倍されて発
生した６７．５ＭＨｚがリファレンスクロックとして供
給される。ここでリファレンスクロック６７．５ＭＨｚ
（ＭＣＬＫ）は、周波数発信器３１で作られるＨ＿Ｓｙ
ｎｃにロックした１３．５ＭＨｚの整数倍（５倍）に設
定されている。さらに、図１のアドレス変換回路１３、
及びメモリＩ／Ｆ１５からの制御信号及びアドレス信号
に基づいて上記メモリアレイのリード／ライトモードを
設定するモードコントローラ８２と上記供給されるアド
レスデータに基づいて上記メモリアレイにおけるアドレ
スを指定するアドレスコントローラ８３、シリパラ変換
を行うシフトレジスタ８４、入出力用のバッファメモリ
８５とから構成されている。

【００２２】また、このようなメモリ１７における上記
各メモリアレイＭ１、Ｍ２はメモリセル（ＤＲＡＭ）８
６Ａ、８６Ｂ及びこれらメモリセルとは独立に設けられ
たセンスアンプ８７Ａ、８７Ｂからそれぞれ構成されて
おり、これらセンスアンプに保持した所定量のデータを
クロックに同期してバースト転送することによってメモ
リ外部との転送速度と内部バンク内の動作速度を独立に
設定する事ができ、全体として高速なリード／ライトの
アクセスを可能とする。

【００２３】さらに、本実施例における上記センスアン
プ８７Ａ、８７Ｂは、図２（Ｂ）に示すように８×（８
×８）画素分の容量を備えており、８画素単位でバース
ト転送し得るようになっている。

【００２４】このようなメモリ１７における上記メモリ
セル８６Ａ、８６Ｂの各メモリ空間は１フレーム分の容
量を備えたビデオメモリ（ＶＭ）領域と、同様に１フレ
ーム分の符号化データを記憶するための容量を備えたト
ラックメモリ（ＴＭ）領域とからそれぞれ構成されてお
り、各領域におけるメモリセルは１フレーム毎に書き込
みモードと読み出しモードとに設定可能であるととも
に、上記各処理ブロックは、その処理形態に応じて上記
センスアンプ８７Ａ、８７Ｂを介してＶＭ領域又は、Ｔ
Ｍ領域との間でデータの授受を行う。

【００２５】即ち、図３に示すように上記画像データ入
出力ブロックは３は専らＶＭ領域との間でデータの授受
を行い、上記符号化／復号化ブロック７はＶＭ領域又は
ＴＭ領域との両方とデータの授受を行うことによって符
号化動作時には、ＶＭ領域からデータを読み出して符号
化処理した後にＴＭ領域に書き込み、復号化動作時には
ＴＭ領域からデータを読み出して復号化処理した後にＶ
Ｍ領域に書き込む。

【００２６】同様に、上記オーディオ処理ブロック５、
誤り訂正ブロック９、及び符号化データ入出力ブロック
１１は、専らＴＭ領域との間でデータの授受を行う。

【００２７】また、上記各領域におけるアドレス空間は
図３に示すようにそれぞれ構成されている。

【００２８】即ち、上記ＶＭ領域には、符号化される前
の画像データ（Ｙ，Ｃｒ，Ｃｂ）が画素単位で書き込ま
れ、この画像データ（ＮＴＳＣ方式の場合、１フレーム
当たり水平７２０画素×垂直４８０画素）は、水平方向
５ブロック×垂直方向１０ブロックの５０個のスーパー
マクロブロック（以下、ＳＭＢと記す）に配分され、各
ＳＭＢは輝度データ４ＤＣＴブロックと色差データ各１
ＤＣＴブロックとから成るマクロブロック（以下、ＭＢ
と記す）を２７ブロック集めて構成されている。

【００２９】なお、各ＤＣＴブロックは８×８画素から
構成される。

【００３０】また、上述のような画素数から成る１フレ
ームの画像データはＮＴＳＣ方式の場合符号化処理され
た後に磁気テープ上の１０トラック（ＰＡＬの場合１２
本）に渡って記録されるが、符号化前の画像データは上
述のような水平方向に整列された５ＳＭＢ分のデータが
１本のトラックにそれぞれ対応する。

【００３１】従って、このＶＭ領域に対してアクセスす
る際のアドレスとしては、各画素の水平方向及び垂直方
向にそれぞれ対応したｈ、ｖ、トラックナンバＴｒ、各
トラック内のＳＭＢナンバ、各ＳＭＢ内のＭＢナンバ、
各マクロブロック内のＤＣＴナンバを用いることが好ま
しい。

【００３２】一方、上記ＴＭ領域には、符号化された後
の画像データ及び誤り訂正符号等が上述の１０本（ＰＡ
Ｌの場合１２本）のトラックに分配されて記録され、各
トラックに対応する領域には１４９のシンクブロック
（以下、ＳＢと記す）が記録される。

【００３３】同様に、図示せずもオーディオデータ及び
誤り訂正符号等も、上記画像データ領域とは独立した１
０本（ＰＡＬの場合１２本）のトラックに分配されて記
録され、各トラックに対応する領域には１４ＳＢが記録
される。

【００３４】また、画像データ／オーディオデータの各
ＳＢは、ＳＢの先頭を示す同期データ（以下、ＳＹと記
す）、信号の各アドレス及び属性等を示すＩＤデータ
（以下、ＩＤと記す）、有効（画像／オーディオ）デー
タ、及びパリティからそれぞれ構成される。

【００３５】従って、このＴＭ領域に対してアクセスす
る際のアドレスとしては、トラックナンバＴｒ、各Ｔｒ
内のシンクブロックナンバ（以下、ＳＢと記す）、各Ｓ
Ｂ内のシンボルナンバ（以下、ＳＭＢと記す）を用いる
ことが好ましい。

【００３６】また、上述のようなメモリ１７に対する各
処理ブロックのアクセスはアドレス変換回路１５により
調停制御及び、アドレス制御される。

【００３７】即ち、図示せずもアドレス変換回路１３
は、内外部のＣＰＵ１９、２３からＣＢＳ２を介して再
生モードか記録モードかといった各種動作モードの種類
等を指定するコマンドが伝送されるか、又は、直接各ブ
ロックのアドレスの所定ビットによって上記モードが伝
送されて、これらの情報に応じてデータ転送の優先順位
に関するスケジューリングを行うと共に、上記各ブロッ
クからのアクセス要求（以下、Ｒｅｑと記す）に応じて
各処理ブロックとメモリ１７との間のデータ転送の調停
を行う。

【００３８】上記コマンドは、図示せずも機器本体の各
スイッチ等によって設定される動作モードを上記内外部
ＣＰＵが検出する事によって決定されるものであり、例
えば符号化モード、復号化モード、或いは、ＶＴＲにお
ける特殊再生モード等の各種動作モードに対応する。

【００３９】なお、上記コマンドによって指定される動
作モードとしては上述のものに限られず、例えば画像合
成、アフレコ、インサート等の編集、ダビング等の各種
動作を含む。

【００４０】上記アドレス変換回路１３は、上記各処理
ブロックにおける処理形態及び上記メモリ１７のアドレ
ス空間に応じた最適なデータ単位でアドレッシングし得
るように各処理ブロック毎に後述する所定のアドレスを
生成する。

【００４１】また、このアドレス変換回路１３における
アドレス生成動作は、上記内外ＣＰＵ１９，２３から伝
送される画像タイプに応じたパラメータに基づいて可変
設定されるようになっており、例えば処理すべき画像が
ＳＤかＨＤか、或いは、ＮＴＳＣかＰＡＬかといった画
像タイプ（サイズ）に応じて異なるアドレスを発生す
る。

【００４２】一方、上記各処理回路の各部はそれぞれ必
要なクロックが供給されており、そのクロックに同期し
て動作する。

【００４３】これらの、クロックは、入力信号中から抽
出される同期信号ＨＳｙｎｃ、ＶＳｙｎｃ及び内部基準
クロック等に基づいて、上記画像データ入出力ブロック
３に供給されて入力信号に同期する第一のクロック（本
実施例では１３．５ＭＨｚ）、図示せずもオーディオ処
理ブロック５に供給されてオーディオデータの処理を行
うための第２のクロック（本実施例では４８ＫＨｚ）、
符号化／復号化ブロック７と誤り訂正ブロック９及び、
アドレス変換回路１３、メモリＩ／Ｆ１５、メモリ１７
に供給される第３のクロック（本実施例では６７．５Ｍ
Ｈｚ）、符号化データ入出力ブロック１１に電磁変換処
理ブロックから供給されるドラムの回転に同期したクロ
ックで、記録媒体への記録／再生を行うための第４のク
ロック（本実施例では４１．８５ＭＨｚ）があって、各
処理ブロックは、供給されたクロックに応じた処理動作
を行う。

【００４４】以下、上述の処理回路においてつなぎ撮り
を考慮したメモリ構成を詳細に説明する。

【００４５】図４は、上記メモリ（２Ｍｂｙｔｅ×８ｂ
ｉｔのＳＤＲＡＭ）の全領域を表したものである。絶対
アドレスとしては、ｒｏｗ方向が０から２０４７、ｃｏ
ｌｕｍｎ方向が０から１０２３まで割り当てが可能であ
る。上述したようにＳＤ（ＮＴＳＣ／ＰＡＬ）／ＨＤに
於ける情報量を考慮してＶＭ領域とＴＭ領域を図のよう
に分割している。

【００４６】まず、ＶＭ領域のメモリマッピングの規制
について説明する。

【００４７】ここで、ＳＤ′とＰＡＬに関しては、ＶＭ
領域を５１２Ｃｏｌｕｍｎで２分割しそれぞれバンク０
（以下、ＢＳ０と記す。）、バンク１（以下、ＢＳ１と
記す。）とする。基本的にＢＳ０とＢＳ１は同様に領域
が分割されており、以下にＢＳ０側について説明する。

【００４８】ＮＴＳＣの輝度信号（以下、Ｙと記す。）
は、７２０ｒｏｗ分の領域に割り当て、ＰＡＬのＹ信号
は８６４ｒｏｗ分の領域に割り当てる。

【００４９】一方、ＮＴＳＣの色差信号（以下、Ｃと記
す。）は、ＰＡＬのＹ信号に隣接して３６０ｒｏｗ分の
領域に割り当て、同様にＰＡＬのＣ信号は４３２ｒｏｗ
分の領域に割り当てる。

【００５０】次に、ＨＤに関しては、ＢＳ０，ＢＳ１の
２つのバンクで１つのバンクが構成され、Ｙ信号は１０
２４ｒｏｗ分の領域に割り当て、Ｃ信号はＹ信号に隣接
して３８４ｒｏｗ分の領域に割り当てる。

【００５１】図５は、ＮＴＳＣ方式に於ける１フレーム
分のＹ信号であり、１ラインが７２０画素の４８０ライ
ン（Ｌｉｎｅ０〜Ｌｉｎｅ４７９）で構成される。

【００５２】図６は、図４のエリアＣを拡大したもので
６４ｒｏｗ毎にｒｏｗ ｂｌｏｃｋ（以下、ＲＢと記
す。）、同様に６４ｃｏｌｕｍｎ毎にｃｏｌｕｍｎ ｂ
ｌｏｃｋ（以下、ＣＢと記す。）を構成する。

【００５３】ここで、図５の１ラインの画像データは６
４画素毎に１２分割され、その分割されたＬｉｎｅ０の
１２個のブロックは、図６の（ＲＢ０，ＣＢ０）エリア
に示すように、ｒｏｗ方向に順次記憶される。同様に、
Ｌｉｎｅ１に関しては、（ＲＢ０，ＣＢ１）エリアに順
次記憶される。残りのラインの画像データに於いても同
様である。

【００５４】次に、ＴＭ領域のメモリマッピングの規則
について説明する。

【００５５】ＴＭ領域は、図４に示すように圧縮／符号
化された画像データがＶｉｄｅｏ０及びＶｉｄｅｏ１の
２バンクエリアに記憶され、オーディオデータはＡｕｄ
ｉｏ０，１，２，３の４バンクエリアに記憶される。そ
れぞれのバンクは、最大１２トラックに分割され、トラ
ック内は、図３に示したようにシンクブロック単位に順
次記憶する。本実施例では、２バイトのＳｙｎｃ信号を
除く８８バイト単位に記憶する。

【００５６】ここで、図７は上述したＴＭ領域に於ける
オーディオデータエリアの１バンクについての詳細図で
あり、１つのｒｏｗアドレスに対してＣｏｌｕｍｎ方向
に５つのＳＢが連続的にアドレッシングされて記憶され
る。従って、１トラックに於ける１４ＳＢのオーディオ
データは、３つのｒｏｗアドレスに亙って記憶されるこ
とになり、１フレーム分のオーディオデータが１２トラ
ックである場合を想定すると、３６ｒｏｗ×８８バイト
×５ＳＢの領域に１バンクの領域が割り当てられる。本
実施例の場合、上記領域が４バンクで構成される。

【００５７】同様に、図８は上述したＴＭ領域に於ける
ビデオデータエリアの１バンクについての詳細図であ
り、１つのｒｏｗアドレスに対してＣｏｌｕｍｎ方向に
５つのＳＢが連続的にアドレッシングされて記憶され
る。従って、１トラックに於ける１４９ＳＢのビデオデ
ータは、３０のｒｏｗアドレスに亙って記憶されること
になり、１フレーム分のビデオデータが１２トラックで
ある場合を想定すると、３６０ｒｏｗ×８８バイト×５
ＳＢの領域に１バンクの領域が割り当てられる。本実施
例の場合、上記領域が２バンクで構成される。

【００５８】本実施例に於いては、オーディオ／ビデオ
それぞれのバンクの各トラック領域で１ＳＢ分の空きエ
リア（オーディオエリアでは、各１４番目のＳＢ、ビデ
オエリアでは、各１４９番目のＳＢ）が存在するが、こ
の領域には、例えば図１に示した誤り訂正ブロックがＳ
Ｂ単位の誤り情報を書き込み、符号化／復号化ブロック
７が復号処理を行う時にその情報を参照して復号が可能
か否かを判断するために使用される。

【００５９】なお、本実施例では、Ｃｏｌｕｍｎ方向に
１ＳＢにつき２バイトのＳｙｎｃ信号を除く８８バイト
の５倍の領域を確保したが、それ以外の整数倍であって
も良い。

【００６０】また、図４に示した斜線のエリアＤは、上
述した処理の余りのエリアであって本実施例では、入力
された画像データ及びオーディオデータ以外のデータを
記憶するために用いる。

【００６１】例えば、カメラ一体型ＶＴＲに於いてマイ
コンなどからの制御によって、ビューファインダ内或い
は、モニタ内のキャラクタ表示（カウンタ、時刻、日付
等）、ビデオテープへのキャラクタの写し込み（時刻、
日付等）を制御するオンスクリーンディスプレイ（ＯＳ
Ｄ）用のデータを格納することが考えられる。

【００６２】図９（Ａ）は、ＳＤに於けるオンスクリー
ンディスプレイのデータサイズを示したものであり、本
実施例では、ビデオデータの７２０画素×４８０画素に
対して水平／垂直が共に１／２の解像度を有するもので
ある。従って、オンスクリーンディスプレイのデータサ
イズは、３６０データ×２４０データとなり、かつその
ＯＳＤの１データは、４ビットで表現される。そのため
に、１バイトで２データを表現できるため実際のメモリ
上では、図９（Ｂ）に示すように１８０×２４０データ
領域を確保できれば良く、実際のＯＳＤのアクセス形態
は、主に図１に示した画像データ入出力ブロック３が６
４バイト単位に高速なアクセスを行うため、ｒｏｗ方向
の１８０データを６４データ毎に３ブロックに分割（最
後の１ブロックはダミーデータを含む）し、かつＣｏｌ
ｕｍｎ方向に６４データづつ連続させ図９（Ｃ）に示し
たように２４０データ×１９２データ（６４データ×
３）のＯＳＤ領域を設ける。

【００６３】図１０（Ａ）は、ＯＳＤデータをマルチプ
レクスして出力する場合の簡単なブロック図である。図
４に示したＶＭ領域５０から読み出された画像データと
上記図９（Ｃ）に示したＯＳＤ領域から読み出されたＯ
ＳＤデータがマルチプレクサ５４に供給される。マルチ
プレクサ５４には、システムコントロールＣＰＵ１９等
から供給される制御信号５６によって画像データのみ
か、ＯＳＤデータと合成された画像データかが選択され
出力端子５８に出力される。

【００６４】図１０（Ｂ）は、マルチプレクサ５４の内
部回路を示したものであり図１０（Ａ）と同様のものに
は同じ番号を付してある。入力端子６０から入力された
ＶＭからの出力画像データは、ＳＷに供給されると共に
加算器６４に供給され入力端子６２から入力されたＯＳ
Ｄからの出力データと加算されてＳＷに供給される。Ｓ
ＷはＣＰＵからの制御信号によっていづれかの信号を選
択して出力する。

【００６５】なお、上記処理に於けるメモリアクセス
は、図１に示したアドレス変換回路１３によるアクセス
要求の調停とアドレス変換、及びメモリＩ／Ｆ１５によ
るメインメモリへのアクセス処理で実現される。

【００６６】次に図１１，１２を用いて、上述のアドレ
ス変換回路に於いて各ブロックからのメモリアクセス要
求の調停動作、アクセスアドレス及びモードの出力手段
について説明する。但し、ここでは、説明の簡略化のた
めに２つの処理ブロックＡ／Ｂが独自にアクセスするも
のと仮定して説明する。

【００６７】図１１は、アドレス変換回路の構成を示し
たブロック図である。マスタークロック（以下、ＭＣＬ
Ｋと記す。）に同期したＪｋフリップフロップ１００、
１０２は、上記２つの処理ブロックＡ／Ｂからのアクセ
ス要求信号Ｒｅｑ＿Ａ、Ｒｅｑ＿ＢがＫ端子に供給さ
れ、Ｊ端子にはアクセス要求信号に対応するアクセス許
可信号Ａｃｋ＿Ａ、Ａｃｋ＿Ｂが供給される。Ｊ−ｋフ
リップフロップのそれぞれの出力は、出力制御付きのラ
ッチ１０４に供給される。ラッチ１０４は、図１に示す
メモリＩ／Ｆ１５からメモリのバスが解放されて次のア
クセス要求受け付け可能状態を示す信号（以下、Ｃｏｍ
ｐｌｅｔｅと記す。）によって出力が制御される。つま
り、Ｃｏｍｐｌｅｔｅ信号のタイミングによってその時
点での各Ｒｅｑの状態がラッチされて出力されるように
動作する。ラッチ１０４のＲｅｑ＿Ａ側の出力は、Ｄフ
リップフロップ１０６とＯＲゲート１１２に供給されて
その出力がＲｅｑ＿Ａに対するアクセス許可信号Ａｃｋ
＿Ａとなる。

【００６８】一方、ラッチ１０４のＲｅｑ＿Ｂ側の出力
は、反転したＲｅｑ＿Ａ側の出力とＯＲゲート１０８に
供給され、その出力はＤフリップフロップ１１０とＯＲ
ゲート１１４に供給されてその出力がＲｅｑ＿Ｂに対す
るアクセス許可信号Ａｃｋ＿Ｂとなる。ここで、ＯＲゲ
ート１０８は、アクセス要求信号の優先順位がＲｅｑ＿
ＡよりもＲｅｑ＿Ｂの方が低いために必要となる。

【００６９】Ａｄｄｒ＿Ａ、及びＡｄｄｒ＿Ｂはメイン
メモリの実アドレスを意識しない論理アドレスであっ
て、バースト転送されるデータ（例えば、６４バイト）
の先頭アドレスを示す。これらの論理アドレスは、ラッ
チ１１６及び１１８に供給され、Ａｃｋ＿Ａ、Ａｃｋ＿
Ｂによる制御を受けていづれか一方が出力される。その
出力されたアドレスは、変換テーブル１２０へ供給さ
れ、Ａｃｋ＿Ａ、Ａｃｋ＿Ｂの状態によってメモリアク
セスのための実アドレスに変換すると共に、書き込み／
読み込み、アクセスするデータのバースト長等のモード
信号を図１に示すメモリＩ／Ｆ１５へ供給する。

【００７０】メモリＩ／Ｆ１５では、図示せずもカウン
タによって転送データの先頭の実アドレスをバースト長
分インクリメントしてメインメモリにアクセスする。

【００７１】図１２は、上記処理動作のタイミングを表
したものである。

【００７２】Ａ、Ｃは、各ブロックからのアクセス要求
信号、Ｒｅｑ＿Ａ及びＲｅｑ＿Ｂであり、Ｂ、ＤはＲｅ
ｑ＿Ａ及びＲｅｑ＿Ｂによって変化する各ブロックから
の論理アドレスである。Ｅ、Ｆは、上記Ｊ−ｋフリップ
フロップ１００、１０２の出力信号で、それぞれＲｅｑ
＿Ａ及びＲｅｑ＿Ｂによって“Ｌ”レベルにリセットさ
れ、Ａｃｋ＿Ａ及びＡｃｋ＿Ｂによって“Ｈ”レベルに
セットされる。Ｇは、上述したようにメモリＩ／Ｆ１５
から供給される信号で次のアクセス要求を受け付けるタ
イミングである。つまりＣｏｍｐｌｅｔｅが“Ｌ”レベ
ルになった時点で上記Ｅ、Ｆの信号をラッチして優先順
位によってＨ、Ｉのようにアクセス許可信号Ａｃｋ＿
Ａ、Ａｃｋ＿Ｂがローアクティブで出力される。

【００７３】Ｊは、アクセス許可信号Ａｃｋ＿Ａ、Ａｃ
ｋ＿Ｂによってイネーブルされてラッチ１１６及び１１
８から出力されるアドレスである。Ｋ、Ｌは、変換テー
ブル１２０から出力される実アドレスに変換されたアド
レス及び、モード信号である。

【００７４】なお、本実施例では、２つのブロックから
のアクセス要求に対する動作を説明したが、Ｎ個のブロ
ックに対しても同様に処理する事が可能である。

【００７５】２．補間に於けるメモリ制御 次に、本発明によって実現する補間に於けるメモリ制御
について、その詳細を説明する。

【００７６】図１３は、上述したシステム構成に於いて
再生時に欠落した画像データを補間する動作を実現する
ための構成を示したブロック図である。ここでは、ＴＭ
領域に於ける復号前の圧縮されたデータにより補間処理
が行われる。上述の実施例に於いてＴＭ領域は、２フレ
ーム分を割り当てた構成を示したが、本実施例では前フ
レームからの補間処理を行うため上記メモリの空き領域
にもう１フレーム分のＴＭ領域を割り当てる。つまり、
ＴＭ領域を３バンク構成として補間処理を行う。以下
に、再生時の動作を例に説明する。

【００７７】端子１４０は、図１に示した符号化データ
入出力ブロック１１からの入力端子、端子１４２は、図
１に示した誤り訂正ブロック９からの入力端子であり、
上述したように図１のアドレス変換回路１３によってそ
れぞれのメモリアクセス要求が調停され、かつメモリの
実アドレスに変換されたアドレス、及び復号される前の
画像データ等が供給されるものである。１４４、１４６
は、上述したＴＭ領域のフレームメモリでＢＫ０、及び
ＢＫ１であり、１４８は、前フレーム補間を実現するた
めに設けたもう１フレーム分のメモリでＢＫ２である。
この３つのＢＫエリアへの書き込み／読み込みのアクセ
スは、図１に示したシステムコントロールＣＰＵ１９か
ら各処理ブロックへＢＫ情報として供給され、それが上
位アドレスに反映されることで制御される。ＳＷ１５０
は、上記ＢＫ０、ＢＫ１、ＢＫ２の各メモリエリアから
読み出す画像データを上記と同様に図１に示したシステ
ムコントロールＣＰＵ１９で制御されてから各処理ブロ
ックへＢＫ情報として供給され、それが上位アドレスに
反映されることで制御される。ＳＷ１５０からの出力
は、例えば端子１５２を介して符号化／復号化ブロック
へ供給され、再生時に於いては、伸張処理されてＶＭ領
域の所定のエリアに書き込まれる。

【００７８】図１４は、上記メモリ構成に於ける再生時
の各処理ブロックの動作を示した図である。縦軸はアド
レスでありそれぞれのＢＫ内はトラックナンバ、シンク
ブロックナンバ、及び、バイトデータ単位のシンボルナ
ンバが割り当てられている。横軸は時間でありＦｒａｍ
ｅ０〜Ｆｒａｍｅ３は、１／３０秒のフレーム時間を表
している。実線１５４は符号化データ入出力ブロックに
よる再生データの書き込み動作を示したものでありリニ
アなアドレッシングによってそれぞれＢＫをアクセスす
る。点線１５６は上記符号化データ入出力ブロックによ
り書き込まれた再生データに対して、誤り訂正ブロック
によるシンドローム計算のための読み出し動作を示した
ものであり、上記符号化データ入出力ブロックの書き込
み位相に対して時間的に１トラック遅延したリニアなア
ドレッシングによってそれぞれのＢＫをアクセスする。
四角で示した１５８は上記シンドローム計算の読み出し
動作に対して１トラック遅延後、その計算結果に対して
誤りが検出できた場合に、その誤りのある特定ブロック
を読み出して訂正データを加算し訂正した後元のメモリ
上の位置に書き込むための動作を示したものである。こ
の場合、１トラック時間内で１トラック内のデータを処
理することが補償されている。もし、誤り訂正能力を越
えた誤りがあった場合は、各ＭＢ単位に補間グラフを付
加することによって後段の処理で何らかの補間処理が可
能になるように処理される。

【００７９】斜線で囲んだ１６０は、上記再生データを
誤り訂正処理した復号化前の圧縮された画像データに対
して、符号化／復号化ブロック画時間的に１フレーム遅
延後所定のＢＫエリアから読み出しを行い通常５ＭＢ単
位でもとの画像データに復号する処理動作を示したもの
である。但し、偶数トラックの５ＭＢと奇数トラックの
５ＭＢが時間的に交互にアクセスするシャフリング処理
が施されるために図に示したような絶対にアクセスされ
ないトラックが時間的に存在することになる。

【００８０】ここで、符号化／復号化ブロックによるＦ
ｒａｍｅの２時間のＢＫ１エリアの復号処理に於いて上
記補間フラグが検出できた時、符号化／復号化ブロック
は、ＢＫアドレスのみを１フレームマエに変更すること
によって１フレーム前の同一な位置にあるＭＢのデータ
に置き換えることによって補間処理を行う。上記処理ブ
ロックのアドレスの位相関係は、上述したシステムコン
トロールＣＰＵ１９が一括管理している。表１に、上記
に於けるＢＫの位相関係であり、Ｆｒａｍｅ０時間に於
いて符号化データ及び誤り訂正ブロックがＢＫ０、符号
化復号化ブロックの通常処理がＢＫ２、符号化復号化ブ
ロックの補間処理がＢＫ１にアクセスするように制御さ
れる。以下、Ｆｒａｍｅ１及び、Ｆｒａｍｅ２時間に於
いても各処理が同一時間内に競合し書き込み／読み出し
の追い越しが起こらないように制御される。

【００８１】

【表１】

【００８２】以下、本発明の第２の実施例を図１５ない
し図２９を用いて説明する。

【００８３】図１５は、本発明の第２の実施例における
信号処理装置のブロック図を示したものである。

【００８４】本実施例は、図１５に示すように各種処理
ブロックがシステム制御部によって制御されつつ各々が
所望のタイミングでメモリにアクセスし、それらのアク
セス要求をシステム制御部が調停することで上記処理ブ
ロックの動作を保証するように構成されている。

【００８５】上記処理ユニットにおける各処理回路は、
以下のように動作する。

【００８６】それぞれ端子２０１、端子２０２、端子２
０３は、輝度信号（以下、Ｙと記す）と色差信号（以
下、Ｃｒ，Ｃｂと記す）の比率が４：２：２であるＤ１
フォーマットのディジタルコンポーネント信号の入出力
端子である。画像入出力部２０４は、符号化時に於いて
は、上記端子から入力されたデータに対して色差信号を
間引き処理し輝度信号と色差信号の比率をＮＴＳＣモー
ド時は、４：１：１のディジタル信号に変換処理を行
い、ＰＡＬモード時は、４：２：０のディジタル信号に
変換処理を行う。更に、上記ブロックは、前記変換され
たＹ、Ｃｒ、Ｃｂに対してマルチプレクス処理を施した
データ列（以下、ＭＵＸ＿ＤＡＴＡと記す。）を出力
し、それと共にＭＵＸ＿ＤＡＴＡ列内のＹ、Ｃｒ／Ｃｂ
を一時バッファリングするためのアドレスであるＹ＿Ｒ
Ａ及びＣ＿ＲＡ、同様にイネーブル信号Ｙ＿ＥＮ、Ｃ＿
ＥＮ、また、メインメモリにアクセスするためのアドレ
ス、Ｙ＿ＭＡ及びＣ＿ＭＡ、同様にメモリアクセス要求
信号ＲｅｑＹ、ＲｅｑＣを発生する。

【００８７】復号化時に於いては、同様の信号を発生し
つつ、バッファからＭＵＸ＿ＤＡＴＡを読み出し４：
２：２のディジタルコンポーネント信号に変換し上記端
子２０１、端子２０２、端子２０３へ出力する。バッフ
ァ２０５は、各周辺ブロックからのアドレス信号（Ｙ＿
ＲＡ、Ｃ＿ＲＡ、ＹＭ＿ＲＡ、ＣＭ＿ＲＡ）、書き込み
／読み出しを制御する制御信号（Ｙ＿Ｅｎ、Ｃ＿Ｅｎ、
ＹＭ＿Ｅｎ、ＣＭ＿Ｅｎ）によって、上記ＭＵＸ＿ＤＡ
ＴＡ及び、メインメモリに対して書き込み／読み出しを
行う輝度信号（以下、Ｙ＿ＭＤと記す。）と色差信号
（以下、Ｃ＿ＭＤと記す。）を所定のデータ長毎にバッ
ファリングする。メインメモリ２０６は、システムクロ
ックに同期してデータの書き込み／読み出しが行われ
る。圧縮・伸張部２０７は、メインメモリ２０６にアク
セスし、画像データに対してＤＣＴ変換（離散コサイン
変換）を用いた可変長符号化／復号化を行う。

【００８８】システム制御部２０８は、上記各部からの
メインメモリに対するアドレス、及びメモリアクセス要
求信号によりメインメモリを含むシステム全体の制御を
行う。

【００８９】本実施例における上記メインメモリ２０６
は、クロックの立ち上がりに同期してデータのバースト
転送を行うことで高速な書き込み／読み出しのアクセス
を可能とするＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−Ｄ
ＲＡＭ）が用いられている。

【００９０】このＳＤＲＡＭに供給されるクロックは、
図１６に示すようなジッターの無い外部の周波数発信器
２９０から周波数逓倍器２９２に例えば、２７．５ＭＨ
ｚのクロックを供給し、そこで逓倍されて発生した６
７．５ＭＨｚがリファレンスクロックとして供給され
る。ここでリファレンスクロック６７．５ＭＨｚは、図
示せずも周波数発信器２９４で作られる水平同期信号に
ロックした１３．５ＭＨｚの整数倍（５倍）に設定され
ている。ここで、周波数発信器２９４から供給される１
３．５ＭＨｚは、Ｙのサンプリング周波数であり、周波
数分周器２９６で４分周された３．３７５ＭＨｚは、上
記、４：１：１或いは、４：２：０に変換時のＣｒ、Ｃ
ｂのサンプリング周波数である。

【００９１】次に、図１５における画像入出力部２０４
によってＹ、Ｃｒ、Ｃｂがマルチプレクスされる詳細な
動作について図１７を用いて説明する。尚、図１２にお
いて図１５と同一なものに対しては、同一の番号を付し
てある。

【００９２】２４０は、一般的なフィルタであり符号化
処理時は、上記４：２：２で入力された画像データＹ、
Ｃｒ、Ｃｂを間引き処理をすることによってそれぞれ
４：１：１或いは、４：２：０の画像データＥＸ＿Ｙ、
ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂに変換する。また逆に復号化処
理時は、４：１：１或いは、４：２：０の画像データＷ
Ｘ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂを色差信号に対して補
間処理を行うことにより４：２：２の画像データＹ、Ｃ
ｒ、Ｃｂに復元して出力する。ここで、ＷＸ＿Ｙは、上
記、１３．５ＭＨｚに同期し、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂ
は、上記、３．３７５ＭＨｚに同期している。２４２、
２４４、２４６は、６７．５ＭＨｚで駆動する双方向の
フリップフロップであり、符号化処理時は、上記画像デ
ータＥＸ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂをマルチプレク
ス処理をして６７．５ＭＨｚに同期したＭＵＸ＿ＤＡＴ
Ａを生成し、復号化時は、ＭＵＸ＿ＤＡＴＡからデマル
チプレクス処理をして画像データＥＸ＿Ｙ、ＥＸ＿Ｃ
ｒ、ＥＸ＿Ｃｂを生成する。また、上記処理は、それぞ
れタイミング発生器２４８から供給される６７．５ＭＨ
ｚに同期したイネーブル信号ＭＵＸ＿Ｙ、ＭＵＸ＿Ｃ
ｒ、ＭＵＸ＿Ｃｂによって制御される。

【００９３】また、タイミング発生器２４８は、上記以
外に６７．５ＭＨｚに同期したそれぞれのアドレス（Ｙ
＿ＲＡ、Ｃ＿ＲＡ、Ｙ＿ＭＡ、Ｃ＿ＭＡ）、イネーブル
信号（Ｙ＿Ｅｎ、Ｃ＿Ｅｎ）、メモリアクセス要求信号
（ＲｅｑＹ、ＲｅｑＣ）を発生し周辺ブロックへ供給す
る。

【００９４】図１８は、図１７の構成に於けるマルチプ
レクス及びデマルチプレクス処理の詳細なタイミングで
ある。図１８（ａ）〜図１８（ｇ）に、４：１：１へ変
換されたデータを例にしてマルチプレクスのタイミング
を示す。（ａ）は、１３．５ＭＨｚに同期した輝度デー
タＥＸ＿Ｙ、（ｂ）は、３．３７５ＭＨｚに同期した色
差データＥＸ＿Ｃｒ、同様に（ｃ）は、３．３７５ＭＨ
ｚに同期した色差データＥＸ＿Ｃｂである。（ｄ）、
（ｅ）、（ｆ）は、６７．５ＭＨｚに同期したイネーブ
ル信号であり、（ａ）のＥＸ＿Ｙは、（ｄ）のＭＵＸ＿
ＹがＬＯＷレベルの時に６７．５ＭＨｚでラッチ出力さ
れ、（ｂ）のＥＸ＿Ｃｒは、（ｅ）のＭＵＸ＿ＣｒがＬ
ＯＷレベルの時に６７．５ＭＨｚでラッチ出力され、
（ｃ）のＥＸ＿Ｃｂは、（ｆ）のＭＵＸ＿ＣｂがＬＯＷ
レベルの時に６７．５ＭＨｚでラッチ出力されることで
（ｇ）に示したようにマルチプレクスデータＭＵＸ＿Ｄ
ＡＴＡが生成される。

【００９５】図１８（ｇ）、図１８（ａ）′〜図１８
（ｆ）′に、デマルチプレクスのタイミングを示す。
（ｄ）′、（ｅ）′、（ｆ）′は、それぞれデマルチプ
レクス処理を行うときのイネーブル信号ＭＵＸ＿Ｙ、Ｍ
ＵＸ＿Ｃｒ、ＭＵＸ＿Ｃｂである。そのイネーブル信号
がＬＯＷレベルの時にそれぞれ６７．５ＭＨｚでＭＵＸ
＿ＤＡＴＡをラッチ出力することで、デマルチプレクス
されたＥＸ＿Ｙ（ａ）′、ＥＸ＿Ｃｒ（ｂ）′、ＥＸ＿
Ｃｂ（ｃ）′が生成される。なお、当然のことながら、
ＥＸ＿Ｙ（ａ）′は、１３．５ＭＨｚに同期し、ＥＸ＿
Ｃｒ（ｂ）′、ＥＸ＿Ｃｂ（ｃ）′は、、３．３７５Ｍ
Ｈｚに同期したデータ列となる。

【００９６】図１９は、図１５に示したバッファ２０５
のメモリマップである。容量は、全体で２５６バイト
で、上記、色差信号ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂは、アドレ
ス０〜１２７にマッピングされ、輝度信号ＥＸ＿Ｙは、
アドレス１２８〜２５５にマッピングされる。更に、輝
度信号、色差信号のそれぞれの領域は、例えば、本実施
例では、６４バイト単位にバンク構成になっている。こ
こで、アドレス０〜６３は、色差信号のためのバンク０
（以下、Ｃ＿Ｂ０と記す）、アドレス６４〜１２７は、
色差信号のためのバンク１（以下、Ｃ＿Ｂ１と記す）、
アドレス１２８〜１９１は、輝度信号のためのバンク０
（以下、Ｙ＿Ｂ０と記す）、アドレス１９２〜２５５
は、輝度信号のためのバンク１（以下、Ｙ＿Ｂ１と記
す）という構成になっていて、図１５に示す画像入出力
２０４とメインメモリ２０６の書き込み／読み出し処理
が競合しないようにシステム制御部２０８によって制御
されている。

【００９７】図２０は、上記バッファ２０５に対する符
号化時の書き込み／読み出し処理の詳細なタイミング図
である。（ａ）は、図１５の画像入出力部２０４から供
給されるマルチレクスデータＭＵＸ＿ＤＡＴＡである。
（ｂ）、（ｄ）は、ＭＵＸ＿ＤＡＴＡからそれぞれ輝度
信号（ＸＹ０，ＸＹ１．．．．）及び色差信号（ＸＣｒ
０，ＸＣｂ０，ＸＣｒ１，ＸＣｂ１．．．．．．．）を
抽出し、図１９に示したバッファの各領域へ書き込むた
めのイネーブル信号であり、（ｃ）、（ｅ）は、その際
の書き込みアドレスである。上記、書き込みアドレス
は、（ｂ）のＹ＿ＥｎがＬＯＷレベルの時に（ｃ）のＹ
＿ＲＡが選択され、（ｄ）のＣ＿ＥｎがＬＯＷレベルの
時に（ｅ）のＣ＿ＲＡが選択される。この時、Ｙ＿Ｅｎ
とＣ＿Ｅｎが同時にＬＯＷレベルになることはあり得な
い。

【００９８】従って、輝度信号は、図１９のＹ＿Ｂ０の
アドレス１２８から順次書き込まれ、色差信号は同様
に、Ｃ＿Ｂ０のアドレス０から順次書き込まれる。ここ
で、６７．５ＭＨｚのが２０クロックで１パケットとし
て、そのパケット単位にまとめて表記したものが
（ａ）′である。従って、１パケット内には、輝度デー
タが４バイト、色差データがＣｒ成分／Ｃｂ成分それぞ
れ１バイトづつ含まれる。

【００９９】（ｆ）、（ｇ）は、図１５の画像入出力部
２０４からシステム制御部２０８に供給されるメモリア
クセス要求信号であり、輝度データ及び色差データのそ
れぞれが、上記バッファに６４バイト蓄積される毎に出
力される。従って、輝度データのメモリアクセス要求信
号は、（ａ）′に示したパケット番号Ｐ１５がバッファ
に蓄積された時点で出力される。

【０１００】一方、色差データのメモリアクセス要求信
号は、（ａ）′に示したパケット番号Ｐ３１がバッファ
に蓄積された時点で出力される。この時、色差データ６
４バイトの内訳は、Ｃｒ成分が３２バイト、Ｃｂ成分が
３２バイトであり、上記バッファの偶数アドレスにＣｒ
成分、奇数アドレスにＣｂ成分が書き込まれる。

【０１０１】但し、これはＮＴＳＣモードの場合であり
他のモードに於いては、この限りではない。

【０１０２】（ｉ）、（ｋ）は、図１５のシステム制御
部２０８に於いて各ブロックから供給されるメモリアク
セス要求信号を調停した結果によって生成されるイネー
ブル信号ＹＭ＿Ｅｎ及び、ＣＭ＿Ｅｎである。（ｈ）は
バッファから読み出された輝度データＹ＿ＭＤでありＹ
Ｍ＿ＥｎがＬＯＷレベル期間、読み出しが行われる。同
様に、（ｊ）はバッファから読み出された色差データＣ
＿ＭＤでありＣＭ＿ＥｎがＬＯＷレベル期間、読み出し
が行われる。ここで、図示せずも、それぞれの読み出し
アドレスは、図１５の画像入出力ブロックがリアルタイ
ムに書き込みを行っているバンクとは逆のバンクから読
み出されるように発生される。

【０１０３】また、本実施例に於ける色差データＣ＿Ｍ
Ｄの読み出しは、Ｃｒ成分／Ｃｂ成分それぞれ３２バイ
ト毎にまとめてＳＤＲＡＭにアクセスしたいために偶数
／奇数に分けてアドレスを発生する。

【０１０４】図２１は、上記バッファ２０５に対する復
号化時の書き込み／読み出し処理の詳細なタイミング図
である。（ａ）ＲｅｑＹ、（ｂ）ＲｅｑＣは、図１５の
画像入出力部２０４から図１５のシステム制御部２０８
に対するメモリアクセス要求信号であって図１７のタイ
ミング発生器２４８から供給される。ＲｅｑＹは、（１
／１３．５ＭＨｚ×６４ｂｙｔｅ）ｎｓ周期で発生し輝
度データをアクセスし、ＲｅｑＣは、（１／６．７５Ｍ
Ｈｚ×６４ｂｙｔｅ）ｎｓ周期で発生し色差データをア
クセスする。（ｃ）Ｙ＿ＭＤ、（ｄ）Ｃ＿ＭＤは、図１
５のシステム制御部２０８で上記メモリアクセス要求信
号を調停処理した結果、読み出しアドレスを図１５のメ
インメモリ２０６へ供給することで読み出された輝度デ
ータ、及び色差データである。

【０１０５】本発明に於けるメモリアクセスに際しての
バースト長は、符号化時と同様に６４バイトである。
尚、アクセスに際するバースト長の算出手段は、後に詳
細な説明をする。

【０１０６】（ｄ）ＹＭ＿Ｅｎ、（ｆ）ＣＭ＿Ｅｎは、
上記メインメモリから同様のバースト長で読み出された
データを図１５のバッファ２０５へ書き込むためのイネ
ーブル信号であり、それぞれＬＯＷレベル期間にそれぞ
れのデータの書き込み処理が行われる。

【０１０７】尚、図示せずも、図１５のシステム制御部
２０８からバッファ２０５に対して書き込みアドレスが
供給されるが、前述したように、バンク制御されており
他のブロックの処理と競合しないように発生される。

【０１０８】（ｇ）Ｙ＿Ｅｎ、（ｉ）Ｃ＿Ｅｎ、及び
（ｈ）Ｙ＿ＲＡ、（ｊ）Ｃ＿ＲＡは、上記符号化処理に
於いて説明したように図１５の画像入出力部２０４から
バッファ２０５に供給されるイネーブル信号と読み出し
アドレスである。（ｋ）ＭＵＸ＿ＤＡＴＡは、上記
（ｇ）Ｙ＿Ｅｎ、（ｉ）Ｃ＿Ｅｎ、及び（ｈ）Ｙ＿Ｒ
Ａ、（ｊ）Ｃ＿ＲＡによってラッチ出力された輝度デー
タと色差データがマルチプレクスされたデータ列であ
り、上記図１５の画像入出力部２０４へ供給される。

【０１０９】次に、図１５のメインメモリ２０６のマッ
ピング処理を詳細に説明する。

【０１１０】図２２は、図１５のメインメモリ６のメモ
リ空間を表したものであり２フレーム分の容量を備えた
ビデオメモリ（ＶＭ）領域（ＢＳ０及びＢＳ１）と、そ
れ以外のデータを記憶するための容量を備えたＯｔｈｅ
ｒｅｓ領域とからそれぞれ構成されている。

【０１１１】各領域におけるメモリセルは１フレーム毎
の書き込みモードと読み出しモードとに設定可能である
とともに、必要に応じてＶＭ領域又は、Ｏｔｈｅｒｓ領
域との間でデータの授受を行う事も可能である。

【０１１２】即ち、図１５に示すように上記画像入出力
部２０４はバッファ２０５を介して、専らＶＭ領域との
間でデータの授受を行い、圧縮／伸張部２０７はＶＭ領
域とのデータの授受を行うことによって符号化動作時に
は、ＶＭ領域からデータを読み出して符号化処理した後
にその後に続く処理部に対して符号化データを出力し、
復号化動作時には入力された符号化データに対して復号
化処理した後にＶＭ領域に書き込む。この時のアドレス
は、図１５のシステム制御部２０８によってｒｏｗアド
レスとｃｏｌｕｍｎ（以下、ｃｏｌと記す。）アドレス
として発生される。

【０１１３】次に上記メインメモリ２０６にアクセスす
る際のバースト長の算出方法を説明する。

【０１１４】図２３（Ａ）は、４：１：１に変換された
ＮＴＳＣモードの１フレームに於ける輝度データ（以
下、Ｙと記す。）の構成を示したもので、水平７２０画
素×垂直４８０ラインで構成される。図２３（Ｂ）は、
４：１：１に変換されたＮＴＳＣモード１フレームに於
ける色差データ（以下、Ｃｒ，Ｃｂと記す。）の構成を
示したもので、Ｃｒ，Ｃｂそれぞれ水平１８０画素×垂
直４８０ラインで構成される。

【０１１５】図２４（Ａ）は、４：２：０に変換された
ＰＡＬモードの１フレームに於ける輝度データ（以下、
Ｙと記す。）の構成を示したもので、水平７２０画素×
垂直５７６ラインで構成される。図２４（Ｂ）は、４：
２：０に変換されたＰＡＬモード１フレームに於ける色
差データ（以下、Ｃｒ，Ｃｂと記す。）の構成を示した
もので、Ｃｒ，Ｃｂそれぞれ水平３６０画素×垂直２８
８ラインで構成される。

【０１１６】図２５は、図１５に示した圧縮・伸張部２
０７が符号化／復号化処理をする時のＤＣＴブロックで
ある。通常ｎ画素×ｍ画素で構成されるが、本実施例で
は、ｎ＝ｍ＝８としている。ここで、本発明では、メイ
ンメモリにアクセスする際のバースト長を次の条件式に
より決定する。

【０１１７】（ｍ×Ｎ）×ｎ≦ＣＯＬ・・・・・（１） バースト長＝ｍ×Ｎ Ｎ：１以上の自然数 ＣＯＬ：バンク（ＢＳ０及びＢＳ１）のカラム方向の容
量

【０１１８】ここで、本実施例では、ＣＯＬ＝５１２で
あるため、上記、式（１）は、 ８Ｎ×８≦５１２・・・・・（２） となることからＮ≦８となる。従ってバースト長は、８
バイト以上６４バイト以下の８の倍数となる。ＳＤＲＡ
Ｍを効率良く高速にアクセスするには、ｒｏｗアドレス
を固定し、できるだけ長いバースト長でアクセスするの
が望ましい。従って、本実施例に於いては、バースト長
を６４バイトとする。

【０１１９】次に、上記４：１：１モードの場合のＹデ
ータのＶＭに対するアクセス方法について詳細に説明す
る。

【０１２０】図２６は、図２２のエリアＡを拡大し実際
の画面イメージのデータがメモリ上に配置される様子を
示したものである。

【０１２１】ここで、ＣＢＬ０〜ＣＢＬ７は、６４ｃｏ
ｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋで、
ＲＮは、水平１ラインの分割数である。上述の如く図２
３（Ａ）の１ラインの画像データは６４画素ごとに１２
分割され、粗の分割されたＬｉｎｅ０の１２個のブロッ
クは、図２６のＣＢＬ０エリアに示すように、ｒｏｗ方
向（アドレス０〜アドレス１１）にｃｏｌアドレスをバ
ースト長分インクリメントしつつ順次記憶される。同様
に、Ｌｉｎｅ１に関しては、ＣＢＬ１エリアに順次記憶
される。残りのラインの画像データに於いても同様であ
る。

【０１２２】従って、ＣＢＬ０エリアには、図２３
（Ａ）の８ｎ＋０番目（ｎは、０以上の正数）のライン
のデータが順次記憶され、ＣＢＬ１エリアには、８ｎ＋
１番目、ＣＢＬ２エリアには、８ｎ＋２番目、ＣＢＬ３
エリアには、８ｎ＋３番目、ＣＢＬ４エリアには、８ｎ
＋４番目、ＣＢＬ５エリアには、８ｎ＋５番目、ＣＢＬ
６エリアには、８ｎ＋６番目、ＣＢＬ７エリアには、８
ｎ＋７番目のラインのデータが順次記憶されることにな
る。

【０１２３】このように記憶された同一のｒｏｗアドレ
ス上には、図２５に示した８画素×８画素のＤＣＴブロ
ックが上記１画面の水平方向に８個分存在する。

【０１２４】従って、図１５の圧縮・伸張部２０７が、
このデータを読み出して符号化する場合は、ＣＢＬ０〜
ＣＢＬ７のそれぞれ先頭アドレスから８データを連続し
て読み出せば、所望の８画素×８画素のＤＣＴブロック
のデータを得る事ができ、順次同様にＣＢＬ０〜ＣＢＬ
７に対してｃｏｌアドレスを８づつオフセットしつつ８
データを連続して読み出す事で順次ＤＣＴブロックを構
成し処理を行う。

【０１２５】一方、復号化処理時に於いては、図１５の
圧縮・伸張部２０７が復号処理した８画素×８画素デー
タを符号化時とは逆に、ＣＢＬ０〜ＣＢＬ７に対してｃ
ｏｌアドレスを８づつオフセットしつつ８データを連続
して書き込む事で図５（ｆ）に示した如くデータを記憶
させる。図１５の画像入出力部２０４は、ｒｏｗアドレ
スを順次遷移させながら前記データを６４バースト単位
に連続読み出しを行う。４：２：０モードに於いても同
様の処理動作を行う。

【０１２６】次に、Ｃｒ、ＣｂデータのＶＭに対するア
クセス方法について詳細に説明する。

【０１２７】初めに、図１５の画像入出力部２０４のメ
モリアクセス動作について説明する。

【０１２８】図２３（Ｂ）に示したように、４：１：１
モードに於ける色差データは、水平方向に１／４に間引
かれ、かつ、毎ラインにＣｒ，Ｃｂデータが同時に存在
する。また、色差データのＤＣＴブロック構成は、輝度
データと同様に８画素×８画素であり、１バンク当たり
のＣＯＬ方向の容量は、５１２バイトである。従って、
１回のアクセスに於けるバースト長は、輝度データと同
様に６４バイトとなる。但し、上述したように４：１：
１モードに於ける色差データの性質から、１回のアクセ
スに於けるバースト長の内訳は、Ｃｒの３２バイトとＣ
ｂの３２バイトを合わせた６４バイトとなる。

【０１２９】図２７（ａ）は、上記４：１：１モードに
於ける図２２のＣｒ／Ｃｂ領域のバンク０を示したもの
である。Ｃｒ，Ｃｂはｃｏｌアドレスによって分割し、
ｃｏｌアドレスが０から２５５までをＣｒ領域、ｃｏｌ
アドレスが２５６から５１１までをＣｂ領域とする。Ｃ
ＢＬ０〜ＣＢＬ１５は、Ｃｒ／Ｃｂそれぞれ３２ｃｏｌ
ｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋであ
る。ここで、書き込み／読み出し両モードに於ける色差
データ６４バイトのアクセスは、Ｃｒの３２バイトがＣ
ＢＬ０に対して行われ、Ｃｂの３２バイトがＣＢＬ８に
対して行われる。順次、ラインが遷移する毎に、ＣＢＬ
１とＣＢＬ９、ＣＢＬ２とＣＢＬ１０というようにアク
セスエリアが遷移する。

【０１３０】図２８は、図２７（ａ）のＣｒ領域のバン
ク０を拡大し、上記処理を詳細に示したものである。

【０１３１】ここで、ＲＮは、水平１ラインの分割数で
あり色差データの場合ＲＮ＝５である。上述の如く図２
３（Ｂ）の１ラインの画像データは、Ｃｒ、Ｃｂそれぞ
れ３２画素毎に６分割される。その分割されたＬｉｎｅ
０の６個のブロックは、Ｃｒの場合図２８のＣＢＬ０エ
リアに示すように、ｒｏｗ方向（アドレス０〜アドレス
５）にｃｏｌアドレスをバースト長分インクリメントし
つつ順次処理される。同様に、ＣｂのＬｉｎｅ０の６個
のブロックは、ＣＢＬ８エリアに対して処理が行われ
る。

【０１３２】また、ＬｉｎｅのＣｒ及びＣｂに関して
は、ＣＢＬ１及びＣＢＬ９エリアに対して同様に処理さ
れる。残りのラインの画像データに於いても同様であ
る。従って、ＣＢＬ０、ＣＢＬ８エリアに対しては、図
２３（Ｂ）の８ｎ＋０番目（ｎは、０以上の正数）のラ
インのそれぞれＣｒ、Ｃｂデータが処理され、以下同様
にＣＢＬ１、ＣＢＬ９エリアには、８ｎ＋１番目、ＣＢ
Ｌ２、ＣＢＬ１０エリアには、８ｎ＋２番目、ＣＢＬ
３、ＣＢＬ１１エリアには、８ｎ＋３番目、ＣＢＬ４、
ＣＢＬ１２エリアには、８ｎ＋４番目、ＣＢＬ５、ＣＢ
Ｌ１３エリアには、８ｎ＋５番目、ＣＢＬ６、ＣＢＬ１
４エリアには、８ｎ＋６番目、ＣＢＬ７、ＣＢＬ１５エ
リアには、８ｎ＋７番目のラインのデータが処理される
ことになる。

【０１３３】次に、図１５の圧縮・伸張部２０７のメモ
リアクセス動作について説明する。

【０１３４】例えば、４：１：１モードのＣｒ、Ｃｂが
上述のように書き込み処理された同一のｒｏｗアドレス
上には、図２５に示した８画素×８画素のＤＣＴブロッ
クが上記１画面の水平方向にＣｒ、Ｃｂそれぞれ８個分
存在する。

【０１３５】従って、図１５の圧縮・伸張部２０７が、
このデータを読み出して符号化する場合は、ＣＢＬ０〜
ＣＢＬ７のそれぞれ潜像アドレスから８データを連続し
て読み出せば、所望の８画素×８画素のＤＣＴブロック
のＣｒデータを得る事ができ、同様に、ＣＢＬ８〜ＣＢ
Ｌ１５のそれぞれ先頭アドレスから８データを連続して
読み出せば、所望の８画素×８画素のＤＣＴブロックの
Ｃｂデータを得る。

【０１３６】順次同様にＣＢＬ０〜ＣＢＬ７、及びＣＢ
Ｌ８〜ＣＢＬ１５に対してｃｏｌアドレスを８づつオフ
セットしつつ８データを連続して読み出す事でＣｒ、Ｃ
ｂそれぞれ所望のＤＣＴブロックを構成し処理を行う。

【０１３７】一方、復号化処理時に於いては、図１５の
圧縮・伸張部２０７が復号処理した８画素×８画素デー
タを符号化時とは逆に、ＣＢＬ０〜ＣＢＬ７、及びＣＢ
Ｌ８〜ＣＢＬ１５に対してｃｏｌアドレスを８つづオフ
セットしつつ８データを連続して書き込む事で図２８に
示した如くデータを記憶させる。図１５の画像入出力部
２０４は、ｒｏｗアドレスを順次遷移させながらＣｒデ
ータの３２バイト及びＣｂデータの３２バイト毎に６４
バースト単位にして連続読み出しを行う。

【０１３８】次に、４：２：０モードに於ける処理動作
を説明する。

【０１３９】図２４（Ｂ）に示したように、４：２：０
モードに於ける色差データは、Ｃｒ、Ｃｂそれぞれ垂直
方向に１／２に間引かれ、毎ライン交互にＣｒ，Ｃｂデ
ータのどちらか一方が存在する。また、色差データのＤ
ＣＴブロック構成は、輝度データと同様に８画素×８画
素であり、１バンク当たりのＣＯＬ方向の容量は、５１
２バイトである。

【０１４０】従って、１回のアクセスに於けるバースト
長は、Ｃｒ，Ｃｂそれぞれ輝度データと同様に６４バイ
トとなる。図２７（ｂ）は、上記ＰＡＬモードに於ける
図２２のＣｒ／Ｃｂ領域のバンク０を示したものであ
る。Ｃｒ，Ｃｂは、ｒｏｗアドレスによって分割し、本
実施例ではｒｏｗアドレスが８６４から１０７９までを
Ｃｒ領域、ｒｏｗアドレスが１０８０から１２９４まで
をＣｂ領域とする。ＣＢＬ０〜ＣＢＬ７は、Ｃｒ／Ｃｂ
それぞれ６４ｃｏｌｕｍｎ毎に分割されたｃｏｌｕｍｎ
ｂｌｏｃｋである。

【０１４１】ここで、Ｃｒデータの書き込み／読み出し
両モードに於ける色差データ６４バイトのアクセスは、
図２４（Ｂ）に示した偶数ラインの場合に行われ、例え
ばＬｉｎｅ０の時はＣｒの６４バイトがＣＢＬ０に対し
て行われる。順次、ラインが遷移する毎にアクセスエリ
アは、ＣＢＬ７までの間で遷移する。詳細な処理動作
は、図２５を用いて説明する。

【０１４２】図２９は、図２７（ｂ）のＣｒエリアを拡
大し実際の画面イメージのデータがメモリ上に配置され
る様子を示したものである。

【０１４３】ここで、ＣＢＬ０〜ＣＢＬ７は、６４ｃｏ
ｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋで、
ＲＮは、水平１ラインの分割数である。上述の如く図２
４（Ｂ）の１ラインの画像データは６４画素ごとに６分
割され、その分割されたＬｉｎｅ０の６個のブロック
は、図２９のＣＢＬ０エリアに示すように、ｒｏｗ方向
（アドレス０〜アドレス５）にｃｏｌアドレスをバース
ト長分インクリメントしつつ順次記憶される。同様に、
Ｌｉｎｅ２に関しては、ＣＢＬ１エリアに順次記憶され
る。残りのラインの画像データに於いても同様である。

【０１４４】従って、ＣＢＬ０エリアには、図２４
（Ｂ）の８ｎ＋０番目（ｎは、０以上の正数）のライン
のデータが順次記憶され、ＣＢＬ１エリアには、８ｎ＋
２番目、ＣＢＬ２エリアには、８ｎ＋４番目、ＣＢＬ３
エリアには、８ｎ＋６番目、ＣＢＬ４エリアには、８ｎ
＋８番目、ＣＢＬ５エリアには、８ｎ＋１０番目、ＣＢ
Ｌ６エリアには、８ｎ＋１２番目、ＣＢＬ７エリアに
は、８ｎ＋１４番目のラインのデータが順次記憶される
ことになる。

【０１４５】尚、Ｃｂエリアに関しては、図示せずもＣ
ＢＬ０エリアには、図２４（Ｂ）の８ｎ＋１番目（ｎ
は、０以上の正数）のラインのデータが順次記憶され、
ＣＢＬ１エリアには、８ｎ＋３番目、ＣＢＬ２エリアに
は、８ｎ＋５番目、ＣＢＬ３エリアには、８ｎ＋７番
目、ＣＢＬ４エリアには、８ｎ＋９番目、ＣＢＬ５エリ
アには、８ｎ＋１１番目、ＣＢＬ６エリアには、８ｎ＋
１３番目、ＣＢＬ７エリアには、８ｎ＋１５番目のライ
ンのデータが順次記憶されることになる。図１５の圧縮
・伸張部２０７の符号化／復号化時のメモリアクセス
は、他のモードと同様にアクセスされて、Ｃｒ、Ｃｂに
於いてそれぞれ所望の８画素×８画素のＤＣＴブロック
単位の処理がされる。

【０１４６】尚、図２７に示したＣｒ、Ｃｂのエリア分
割手段は、一例であって、例えば図２７（ａ）のＣｒ、
Ｃｂを３２バイト単位にｃｏｌアドレス方向に対して交
互に分割しても良い。つまり、ｃｏｌアドレスでＣｒ、
Ｃｂが分割されていて、かつ前記条件式から導かれたバ
ースト長分の連続データが同一ｒｏｗアドレス上に配置
出来れば良い。図２７（ｂ）については、ｒｏｗアドレ
スでＣｒ、Ｃｂが分割されていて、かつ前記条件式から
導かれたバースト長分の連続データが同一ｒｏｗアドレ
ス上に配置出来れば良い。

【０１４７】尚、本実施例の信号処理装置を図３０に示
したようにカメラ一体型デジタルビデオに備えることに
よりメモリを削減し、コストダウンを可能とすることが
できる。

【０１４８】図３０において、３０１は被写体像を電気
的信号に変換して画像データを生成するカメラ部、３０
２は第１或いは第２の実施例で説明した処理を行う信号
処理装置である。

【０１４９】３０３は信号処理装置３０２により処理さ
れた画像データを磁気テープ等の記録媒体に記録再生す
る記録再生部、３０４は信号処理装置３０２により処理
された画像データを液晶モニタ等により表示する表示部
である。

【０１５０】上述のように構成されたカメラ一体型デジ
タルビデオの動作を説明する。

【０１５１】カメラ部３０１で撮像された映像信号は信
号処理装置３０２に入力され、第１或いは第２の実施例
で説明した処理により符号化を行う。また、撮像中の画
像データはモニタ部３０４に表示することができる。

【０１５２】信号処理装置３０２により符号化された画
像データは記録再生部３０３により記録媒体上に記録さ
れる。

【０１５３】また、記録媒体上に記録された画像データ
は、記録再生部３０３で再生され、信号処理装置３０２
で第１或いは第２の実施例で説明した処理により復号化
される。符号化された画像データはモニタ部３０４に出
力され、表示される。

【０１５４】

【発明の効果】本発明によれば以下の効果を有する。

【０１５５】メモリマッピングの規則における発明で
は、１つのメインメモリを効率良くかつＳメモリのｃｏ
ｌｕｍｎ（バースト）方向に連続するデータ（例えば信
号処理単位となるデータ）を連続的に記憶させるために
高速にアクセスすることが可能となる。特に、メモリと
してバースト書き込み及び読み出しが可能なＳＤＲＡＭ
等を用いた信号処理装置では、メモリへのアクセス動作
が容易となるので、高速信号処理が可能となるという効
果も奏する。

【０１５６】更に、空き領域に対してＯＳＤ等の記録フ
ォーマットに無関係なデータを記憶する領域を割り当て
ることによって容易にシステムとしての機能向上を図れ
る。

【図面の簡単な説明】

【図１】本発明にかかる第１の実施例の信号処理装置の
構成を表わすブロック図である。

【図２】本実施例におけるＳＤＲＡＭの構成を示した図
である。

【図３】本実施例におけるＳＤＲＡＭに対する各処理ブ
ロックのアクセス対応関係を説明するための図である。

【図４】本実施例におけるＳＤＲＡＭに対するデータマ
ッピングを説明する図である。

【図５】ＮＴＳＣ方式における１フレーム分のＹ信号の
構成を示した図である。

【図６】本実施例におけるＳＤＲＡＭ内のＶＭ領域への
アクセス手段を説明するための図である。

【図７】本発明のＳＤＲＡＭ内のＴＭ領域におけるオー
ディオデータの記憶エリアを示した図である。

【図８】本発明のＳＤＲＡＭ内のＴＭ領域に於けるビデ
オデータの記憶エリアを示した図である。

【図９】オンスクリーンディスプレイのデータサイズを
説明するための図である。

【図１０】ビデオデータとＯＳＤデータとを合成して出
力するための手段を実現する構成を示したブロック図で
ある。

【図１１】アドレス変換回路１３の具体的な構成を示し
たブロック図である。

【図１２】図１１のアドレス回路における信号のタイミ
ングを表した図である。

【図１３】本実施例における補間処理を実現するための
構成を示したブロック図である。

【図１４】本実施例における補間処理に係る各種処理ブ
ロックがメモリをアクセスする様子を示した図である。

【図１５】本発明の第２の実施例における信号処理装置
のブロック図である。

【図１６】本実施例で用いられるクロックを説明するた
めの図である。

【図１７】画像入出力部２０４の詳細ブロック図であ
る。

【図１８】図１７の構成の画像入出力部２０４における
マルチプレクス及びデマルチプレクス処理の詳細な信号
タイミングを説明する図である。

【図１９】バッファ２０５内部のメモリ空間のマッピン
グを説明するための図である。

【図２０】バッファ２０５に対する符号化時の書き込み
／読み出し処理の詳細な信号タイミングを説明する図で
ある。

【図２１】バッファ２０５に対する復号化時の書き込み
／読み出し処理の詳細な信号タイミングを説明する図で
ある。

【図２２】メインメモリ２０６内部のメモリ空間のマッ
ピングを説明するための図である。

【図２３】ＮＴＳＣ方式における輝度・色差データの１
フレームの構成図である。

【図２４】ＰＡＬ方式における輝度・色差データの１フ
レームの構成図である。

【図２５】符号化／復号化時のＤＣＴブロックの構成図
である。

【図２６】図２２におけるエリアＡを拡大し、Ｙデータ
のマッピング処理の様子を示した図である。

【図２７】メインメモリ２０６のＣｒ／Ｃｂ領域のバン
ク０を説明するための図である。

【図２８】図２７（ａ）のＣｒ領域のバンク０を拡大
し、Ｃｒデータのマッピング処理の様子を示した図であ
る。

【図２９】図２７（ｂ）におけるＣｒエリアを拡大し、
Ｙデータのマッピング処理の様子を示した図である。

【図３０】第１あるいは第２の実施例の信号処理装置を
カメラ一体型ＶＴＲに適用した際の構成を示したブロッ
ク図である。

Claims (24)

【特許請求の範囲】
1. 【請求項１】 処理されるべきデータ及び他のデータを
   蓄積するメモリ手段と、 前記メモリ手段にアクセスしつつ前記データに所定の信
   号処理を行う信号処理手段と、 前記メモリ手段に対する前記各データの書き込み及び読
   み出しを制御する制御手段とを備え、 前記制御手段は、前記メモリ手段内に前記処理手段によ
   る処理順序及び処理単位に従って前記データを配列する
   とともに、メモリ内の空き領域に処理の対象とはならな
   い他のデータを記憶させることを特徴とする信号処理装
   置。
2. 【請求項２】 請求項１において、前記メモリ手段は、
   所定のクロックに同期したデータのバースト書き込み及
   び読み出しが可能であることを特徴とする信号処理装
   置。
3. 【請求項３】 請求項２において、前記メモリ手段はＳ
   ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）である
   ことを特徴とする信号処理装置。
4. 【請求項４】 請求項１乃至３において、前記他のデー
   タは、オンスクリーンデータを含むことを特徴とする信
   号処理装置。
5. 【請求項５】 請求項１乃至４において、前記信号処理
   装置は前記画像データとして複数のテレビジョン方式の
   画像データを入力できることを特徴とする信号処理装
   置。
6. 【請求項６】 請求項１乃至５において、更に前画像デ
   ータを前記ブロック単位で符号化する符号化手段を有す
   ることを特徴とする信号処理装置。
7. 【請求項７】 請求項６において、更に前記符号化手段
   により符号化された前記画像データを記録媒体に記録す
   る記録手段を有することを特徴とする信号処理装置。
8. 【請求項８】 請求項１乃至７において、更に被写体像
   を撮像して前記画像データを出力する撮像手段を有する
   ことを特徴とする信号処理装置。
9. 【請求項９】 画像データに対してｎ（垂直）×ｍ（水
   平）画素で構成されたブロック単位で画像データの信号
   処理を行う信号処理装置であって、 前記画像データを記憶するメモリと、 前記画像データの１水平期間の画像データを少なくとも
   ｍの倍数かつ、ｍの倍数のｎ倍が前記メモリのコラム
   （ｃｏｌｕｍｎ）方向の容量以下となるようなバースト
   長に分割する分割手段と、 前記ブロック内のすべての画像データが、同一ロウ（ｒ
   ｏｗ）アドレスに並ぶように、前記バースト長のデータ
   列を同一ロウアドレスに配置する配置手段とを有するこ
   とを特徴とする信号処理装置。
10. 【請求項１０】 請求項９において、前記メモリは所定
    クロックに同期したデータのバースト書き込み及び読み
    出しが可能であることを特徴とする信号処理装置。
11. 【請求項１１】 請求項１０において、前記メモリはＳ
    ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）である
    ことを特徴とする信号処理装置。
12. 【請求項１２】 請求項９において、前記信号処理装置
    は前記画像データとして複数のテレビジョン方式の画像
    データを入力できることを特徴とする信号処理装置。
13. 【請求項１３】 請求項９乃至１２において、更に前記
    画像データを前記ブロック単位で符号化する符号化手段
    を有することを特徴とする信号処理装置。
14. 【請求項１４】 請求項１３において、更に前記符号化
    手段により符号化された前記画像データを記録媒体に記
    録する記録手段を有することを特徴とする信号処理装
    置。
15. 【請求項１５】 請求項９乃至１４において、更に被写
    体像を撮像して前記画像データを出力する撮像手段を有
    することを特徴とする信号処理装置。
16. 【請求項１６】 画像データに対してｎ（垂直）×ｍ
    （水平）画素で構成されたブロック単位で画像データの
    信号処理を行う信号処理装置であって、 前記画像データを記憶するバーストアクセス可能なメモ
    リと、 前記ブロック内のすべての画像データが、バーストアク
    セス可能な方向の同一のアドレスに並ぶように配置する
    配置手段とを有することを特徴とする信号処理装置。
17. 【請求項１７】 請求項１６において、前記メモリはＳ
    ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）である
    ことを特徴とする信号処理装置。
18. 【請求項１８】 請求項１６或いは１７において、前記
    信号処理装置は前記画像データとして複数のテレビジョ
    ン方式の画像データを入力できることを特徴とする信号
    処理装置。
19. 【請求項１９】 請求項１６乃至１８において、更に前
    記画像データを前記ブロック単位で符号化する符号化手
    段を有することを特徴とする信号処理装置。
20. 【請求項２０】 請求項１９において、更に前記符号化
    手段により符号化された前記画像データを記録媒体に記
    録する記録手段を有することを特徴とする信号処理装
    置。
21. 【請求項２１】 請求項１６乃至２０において、更に被
    写体像を撮像して前記画像データを出力する撮像手段を
    有することを特徴とする信号処理装置。
22. 【請求項２２】 処理されるべきデータ及び他のデータ
    をメモリに記憶するステップと、 前記メモリにアクセスしつつ前記データに所定の信号処
    理を行うステップと、 前記メモリに対する前記各データの書き込み及び読み出
    しを制御するステップとを有し、 前記制御ステップは、前記メモリ手段ないに前記処理手
    段による処理順序及び処理単位に従って前記データを配
    列するとともに、メモリ内の空き領域に処理の対象とは
    ならない他のデータを記憶することを特徴とする信号処
    理方法。
23. 【請求項２３】 画像データに対してｎ（垂直）×ｍ
    （水平）画素で構成されたブロック単位で画像データの
    信号処理を行うために前記画像データをメモリに記憶す
    るメモリ記憶方法であって、 前記画像データの１水平期間の画像データを少なくとも
    ｍの倍数かつ、ｍの倍数のｎ倍が前記メモリのコラム
    （ｃｏｌｕｍｎ）方向の容量以下となるようなバースト
    長に分割するステップと、 前記ブロック内のすべての画像データが、同一ロウ（ｒ
    ｏｗ）アドレスに並ぶように、前記バースト長のデータ
    列を同一ロウアドレスに配置するステップとを有するこ
    とを特徴とするメモリ記憶方法。
24. 【請求項２４】 画像データに対してｎ（垂直）×ｍ
    （水平）画素で構成されたブロック単位で信号処理を行
    うために前記画像データをバーストアクセス可能なメモ
    リに記憶するメモリ記憶方法であって、 前記ブロック内のすべての画像データが、バーストアク
    セス可能な方向の同一のアドレスに並ぶように配置する
    ことを特徴とするメモリ記憶方法。