JP3599385B2 - 信号処理装置及びその方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、各種のデータ、特に画像データ等の符号化、復号化等の処理を行なうための信号処理装置及びその方法に関するものである。
【0002】
【従来の技術】
従来から、膨大なデータ量の各種データを符号化することによりデータ量を削減して比較的低い伝送レートで伝送し得るようにするための各種装置が開発されている。
【0003】
例えば、画像データを磁気テープ等の記録媒体に記録するデジタルVTRにおいても124MBps程度の入力画像データを5分の1の25MBps程度に圧縮して磁気テープ上に記録し、再生するための規格が制定されている。
【0004】
このような規格に基づくデジタルVTRにおいては、入力データをDCT変換した後に量子化し、この量子化データを可変長符号化することによってデータの圧縮を行っており、さらに量子化する際の量子化ステップを各種のパラメータに基づいて可変したり、可変長符号化された後のデータ量が一定となるようにレート制御が行われる。
【0005】
また、入力画像データをフレーム(フィールド)間動き補償付き予測符号化を用いて圧縮し、この予測画像データを上述のようなDCT、量子化及び可変長符号化を用いて更に圧縮するようにしたMPEG規格が制定されつつあり、この規格に対応したCD−ROM等の各種装置も開発されている。
【0006】
【発明が解決しようとしている課題】
上述のような各種装置における符号化復号化装置においては、それぞれ独立した複数のメモリが用いられていた。
【0007】
即ち、例えばデジタルVTRの場合には、入力画像データを一旦メモリするためのビデオメモリや、符号化処理が終了した後の符号化データを記録前にメモリするためのトラックメモリ等が必要であり、従来はそれらメモリを各々個別に設けていた。
【0008】
また、MPEG規格に基づく装置においては、入力バッファや動き補償用のレファレンスバッファ等の独立した複数のメモリが設けられている。
【0009】
しかしながら、そのように複数のメモリを個別に設け、それぞれに独立して制御するようなものにおいては全体としてコストアップの原因となっていた。
【0010】
【課題を解決するための手段】
本発明は上述のような実情を鑑みてなされたものであり、コストダウンが可能で、かつ処理内容に応じた高速なアクセスを行うことができる信号処理装置及びその方法を提供することを目的とする。
【0011】
上記目的を達成するため本発明の信号処理装置は、少なくとも画像データ入出力処理、画像データ符号化/復号化処理、及び符号化データ入出力処理を行うための複数の処理手段と、上記各処理手段に共通に使用され、メモリセルに対して所定のデータ単位でバースト転送可能とするセンスアンプを備えたメモリ手段とを有し、上記バースト転送の所定のデータ単位は、上記符号化処理のブロック単位に基づいて設定されていることを特徴とする。
【0012】
また、上記目的を達成するため本発明の信号処理方法は、少なくとも画像データ入出力処理、画像データ符号化/復号化処理、及び符号化データ入出力処理を行うための複数の処理工程と、上記各処理工程で共通に使用され、メモリセルに対して所定のデータ単位でバースト転送可能とするセンスアンプを備えたメモリにデータの書き込み及び読み出しを行う制御工程とを有し、上記バースト転送の所定のデータ単位は、画像データの符号化処理のブロック単位に基づいて設定されていることを特徴とする。
【0013】
【実施例】
以下、本発明の好適な実施例を図1ないし図10図を用いて詳細に説明する。
【0014】
図1は本実施例の構成を示すブロック図であり、この実施例は本発明をデジタルVTRに用いられるLSI化されたコーデック用の処理回路に適用したものである。
【0015】
(全体構成)
本実施例は、図1に示すように並列に設けられた2系統の処理ユニットA、B及び入力データの種類に応じて所定のデータを上記各処理ユニットに時分割的に分配するデータインターフェースCから構成されており、上記各処理ユニットは上述のLSI化された処理回路及びメモリから各々構成されている。
【0016】
また、本実施例における各処理ユニットはSD対応の画像データ及びオーディオデータのリアルタイム処理を行うことができ、本実施例においてはこのような処理ユニットを並列配置して各処理回路に時分割的に画像データ及びオーディオデータを供給して処理させることによって1フレーム当りのデータ量が上記SD画像データの倍であるようなHD対応の画像データ及びオーディオデータをリアルタイム処理することができるように構成されている。
【0017】
上記処理ユニットにおける各処理回路は、図1に示すように画像データ入出力ブロック1、オーディオ処理ブロック2、符号化/復号化ブロック3、誤り訂正ブロック4及び符号化データ入出力ブロック5から大略構成されており、これら各ブロックはアドレス変換回路6及びメモリインタフェース7を介して外付けの上記メモリ8とデータの授受を行う。
【0018】
これら処理回路の動作はCPUインタフェース9及び内部システムバスSB1を介して所定のコマンドを外部マイコン10から上記各ブロックに供給してそれらを制御され、この外部マイコン10は外部システムバスSB2を介して上記データインターフェースを制御して並列配置された各処理ユニットを時分割処理させる。
【0019】
本実施例における上記メモリ8としてはクロックの立ち上がりに同期してデータやアドレスのバースト転送を行い得るSDRAM(Synchronous−DRAM)が用いられており、このSDRAMは図2(A)に示すように2系統のメモリアレイM1、M2、上記各リファレンスクロックCL1、CL2、CL3、CL4 が供給されていずれかのクロックを選択的に出力するクロックバッファ81、後述するメモリコントローラからの制御信号に基づいて上記各メモリアレイのリード/ライトモードを交互に設定するモードコントローラ82、上記アドレス変換回路6から供給されるアドレスデータに基づいて上記メモリアレイにおけるアドレスを指定するアドレスコントローラ83、シリパラ変換を行なうシフトレジスタ84、入出力用のバッファメモリ85とから構成されている。
【0020】
また、このようなメモリ8における上記各メモリアレイM1、M2はメモリセル(DRAM)86A、86B及びこれらメモリセルとは独立に設けられたセンスアンプ87A、87Bから各々構成されており、これらセンスアンプに保持した所定量のデータをクロックに同期してバースト転送することによってメモリ外部との転送速度と内部バンク内の動作速度を独立に設定することができ、全体として高速なリード/ライトを可能とする。
【0021】
さらに、本実施例における上記センスアンプ87A、87Bは、図2(B) に示すように8×64(8×8)画素分の容量を備えており、8画素単位でバースト転送し得るようになっている。
【0022】
このようなメモリ8における上記メモリセル86A、86Bの各メモリ空間は1フレーム分の容量を備えたビデオメモリ(VM)領域と同じく1フレーム分の符号化データを記憶するための容量を備えたトラックメモリ(TM)領域とから各々構成されており、各領域におけるメモリセルは1フレーム毎に書込みモードと読出しモードとに交互に設定されるとともに、上記各処理ブロックはその処理形態に応じて上記センスアンプ87A、87Bを介してVM領域又はTM領域との間でデータの授受を行う。
【0023】
即ち、図3に示すように上記画像データ入出力ブロック1は専らVM領域との間でデータ授受を行い、上記符号化/復号化ブロック3はVM領域とTM領域との両方とデータの授受を行うことによって符号化動作時にはVM領域からデータを読み出して符号化処理した後にTM領域に書き込み、復号化動作時にはTM領域からデータを読み出して復号化処理した後にVM領域に書き込む。
【0024】
同様に、上記オーディオ処理ブロック2、誤り訂正ブロック4及び符号化データ入出力ブロック5は専らTM領域との間でデータ授受を行う。
【0025】
また、上記各領域におけるアドレス空間は図3に示すように各々構成されている。
【0026】
即ち、上記VM領域には符号化される前の画像データ(Y、Cr,Cb)が画素単位で書き込まれ、この画像データ(1フレーム当たり水平720画素×垂直480画素)は、水平方向5ブロック×垂直方向10ブロックの50個のスーパマクロブロック(SMB)に配分され、各スーパマクロブロックは輝度データ4DCTブロックと色差データ各1DCTブロックとから成るマクロブロック(MB)を27ブロック集めて構成されている。
【0027】
なお、各DCTブロックは8×8画素から構成される。
【0028】
また、上述のような画素数から成る1フレームの画像データは符号化処理された後に磁気テープ上の10トラックに亙って記録されるが、符号化前の画像データは上述のような水平方向に整列された5スーパマクロブロク分のデータが1本のトラックに各々対応する。
【0029】
従って、このVM領域に対してアクセスする際のアドレスとしては、各画素の水平方向及び垂直方向に各々対応したh、v、トラックナンバTr、各トラック内のスーパマクロブロックナンバ(SMB)、各スーパマクロブロック内のマクロブロックナンバ(MB)、各マクロブロック内のDCTブロックナンバ(DCT)を用いることが好ましい。
【0030】
一方、上記TM領域には、符号化された後の画像データ、オーディオデータ及び誤り訂正符号等が上述の10本のトラックに分配されて記憶され、各トラックに対応する領域には148のシンクブロック(SB)が記憶される。
【0031】
また、各シンクブロックはシンクデータ(sync)、IDデータ(ID)、オーディオデータ、画像データ、及びパリティから各々構成され、各シンクブロックの画像データ及びオーディオデータはシンボルに対応する。
【0032】
従って、このTM領域に対してアクセスする際のアドレスとしては、トラックナンバTr、各トラック内のシンクブロックナンバ(SB)、各シンクブロック内のシンボルナンバ(Symbol)を用いることが好ましい。
【0033】
また、上述のようなメモリ8に対する各処理ブロックのアクセスはメモリコントローラ11にて調停制御され、アドレス制御はアドレス変換回路6にて制御される。
【0034】
すなわち、上記メモリコントローラ11には上記CPUインタフェース9を介して接続される外部マイコン(CPU)10からバスSB3を介して再生モードか記録モードかといった各種動作モードの種類等を指定するコマンドが伝送され、メモリコントローラ11はこのコマンドに応じてデータ転送の優先順位に関するスケジューリングを行うとともに、上記各処理ブロックから上記バスSB3を介して伝送されるリクエストに応じて各処理ブロックとメモリ8との間のデータ転送の調停を行う。
【0035】
上記コマンドは、操作スイッチSWによって設定される動作モードを上記CPU10が読み込むことによって出力されるものであり、例えば符号化(記録)モード、復号化(再生)モード、あるいはVTRにおける特殊再生モード等の各種動作モードに対応する。
【0036】
なお、上記コマンドによって指定される動作モードとしては上述のものに限られず、例えば画像合成等の編集、ダビング等の各種動作を含む。
【0037】
上記アドレス生成回路6は、上記各処理ブロックにおける処理形態及び上記メモリ8のアドレス空間に応じた最適なデータ単位でアドレッシングし得るように各処理ブロック毎に後述する所定のアドレスを生成するものであり、上記各処理ブロックから伝送され、処理の形態に応じた最適なアドレス形態となるような各種アドレスデータに基づいて所定のアドレスを生成する。
【0038】
また、このアドレス生成回路12におけるアドレス生成動作は、上記CPU10から伝送される画像タイプに応じたパラメータに基づいて可変設定されるようになっており、例えば処理すべき画像がSDかHDか、あるいはNTSCかPALかといった画像タイプ(サイズ)に応じて異なるアドレスを発生する。
【0039】
一方、上記各処理回路の各部はクロック発生器12から出力される4種類のクロックに同期して動作する。
【0040】
このクロック発生器12は、入力信号中から抽出される同期信号H.sync、V.sync及び内部基準クロック等に基づいて、上記画像データ入出力ブロック1に供給されて入力信号に同期する第1のクロックCL1(本実施例では13.5MHz)、オーディオ処理ブロック2に供給されてオーディオデータの処理を行うための第2のクロックCL2(本実施例では48KHz)、符号化/復号化ブロック3と誤り訂正ブロック4及びメモリ7に各々供給されて符号化復号化処理、誤り訂正処理及びメモリへのリード/ライトを行うための高速な第3のクロックCL3(本実施例では67.5MHz)、符号化データ入出力ブロック5に供給されて記録媒体への記録/再生を行うための第4のクロックCL4(本実施例では41.85MHz)を各々生成して各ブロックに供給し、各処理ブロックは供給されたクロックに応じた速度で処理動作を行う。
【0041】
以下、上述の処理回路の各回路を詳細に説明する。
【0042】
(処理ブロック構成)
以下、上記各ブロックの構成について説明する。
【0043】
先ず、上記画像データ入出力ブロック1は、A/D変換器101、D/A変換器102、ビデオインタフェース103、ファインダインタフェース104、キャラクタジェネレータ105、基準信号発生器106及びアドレスデータ及びアドレス制御に関する各種データを発生するためのアドレス発生回路107から構成されている。
【0044】
上記A/D変換器101はSD対応の輝度信号Y及び色差信号Cr,Cb 又はHD対応の輝度信号Y及び色差信号Cr,Cb をデジタル化するものであり、輝度信号は13.5MHz又は40.5MHzに同期した所定の周期でデジタル化し、色差信号Cr,Cb をこの1/4の周期でデジタル化して各々8ビットデータとして出力する。
【0045】
なお、これら周波数は入力信号の種類によって可変設定されるものである。
【0046】
上記基準信号発生器106は、入力映像信号中の同期信号H.sync、V.syncを抽出して出力する。
【0047】
上記アドレス発生回路107は図5に示すように互いに直列に接続された1/8分周器1071、1/720分周器1072、1/480分周器1073及び1/2分周器1074から概略構成されており、これら分周器にて上記クロック発生回路12から供給されるクロックCL1 を分周して水平方向及び垂直方向の各アドレス発生用データh,v、1フレーム毎の書込みモード/読出しモードの切換えタイミングを示す信号Frを各々出力して上記アドレス発生回路6に供給する。
【0048】
なお、上記アドレス発生回路107は輝度データに対するアドレスデータを出力するものであるが、4:1:1コンポーネント信号を扱う本実施例における色データに対するアドレス発生回路は上記アドレス発生回路107と同様な分周器の前段に上記クロックCL1を1/4分周する1/4分周器を備えて構成される。
【0049】
また、上記ビデオインタフェース103は時分割的に入出力される輝度信号及び2つの色差信号の別を示すデータY,Pr,Pb を上記アドレス発生回路107に供給する。
【0050】
さらに、上記1/8分周器1071の出力はリクエスト発生器1075に供給され、この分周出力に同期したリクエストreq1が出力される。
【0051】
このように、この画像データ入出力ブロック1は、入力映像信号を受けて所定の映像データを出力するとともに、上記各アドレスデータh,v及び関するデータY,Pb,Pr,Frを上記アドレス変換回路6に出力するとともに、上記メモリ8へのアクセスを要求するリクエストreq1を上記メモリコントローラ11に出力する。
【0052】
次に、上記オーディオ処理ブロック2について説明する。
【0053】
このオーディオ処理ブロック2は、A/D変換器201、D/A変換器202、オーディオ用のデジタルプロセッサ(DSP)203及びアドレス発生回路204から構成されており、入力オーディオ信号を所定のモードに応じて上記A/D変換器201にて48KHz又は32KHzでサンプリングされて16ビットでデジタル化して2chのデジタルオーディオデータを得るか、32KHzでサンプリングされて12ビットでデジタル化(非線形)して4chのデジタルオーディオデータを得るとともに、上記オーディオ用のデジタルプロセッサ203にてエンファシス処理を行うとともに、デジタル化されたサンプルデータをバイト(シンボル)単位に変換する。
【0054】
このようにして得られたオーディオデータは、上記データバスを介して所定のタイミングで上記メモリ7に転送されて書き込まれる。
【0055】
また、本実施例においては、上記アドレス発生回路204にて生成される上記シンボル(A−Symbol)をオーディオデータにおけるアドレスデータとして上記アドレス変換回路6に出力するとともに、リクエストreq5を上記メモリコントローラ11に出力する。
【0056】
このように、このオーディオ処理ブロック2は入力されるオーディオ信号を所定のモードに応じてシンボル単位のデジタルオーディオデータに変換するとともに、このシンボルをアドレス発生用データとして上記アドレス発生回路6に出力し、更に上記メモリコントローラ11に上記メモリ8へのアクセスを要求するリクエストreq5を出力する。
【0057】
次に、符号化/復号化ブロック3について説明する。
【0058】
この符号化/復号化ブロック3は、DCT変換又は逆DCT変換を行う変換回路301、量子化又は逆量子化を行う量子化回路302、可変長符号化又は可変長復号化を行う符号化/復号化回路303及びアドレス発生回路304から構成されており、更に上記変換回路301におけるDCT変換モード(8×8画素変換モードか8×4×2画素変換モード)を決定する動き検出回路305、量子化ステップのクラスを決定するためのアクティビティ算出回路306と上記量子化回路302における量子化ステップを決定して符号量を制御する符号量制御回路307を備えている。
【0059】
ここで、このような符号化/復号化ブロック3においては、上記各回路における処理を行う上でDCTブロック、マクロブロック、スーパブロック等の単位を処理の単位としている。
【0060】
そこで、この符号化/復号化ブロック3における上記アドレス発生回路304はそれらの単位データをアドレスデータとして出力する。
【0061】
また、デジタルVTRにおいては、NTSC方式の場合に1フレーム分の画像データを10トラック(PALの場合には12トラック)に記録し、各トラックに5スーパブロック分のデータを割り当てている。
【0062】
そこで、本実施例における符号化/復号化ブロック3のアドレス発生回路304は、各トラック内におけるスーパブロックナンバTrkもアドレス発生用データとして上記アドレス発生回路に供給する。
【0063】
このような各データを出力するアドレス発生回路304は図6に示すように1/64分周器3041、1/4分周器3042、1/5分周器3043、び1/27分周器3044及び1/10分周器3045から概略構成されており、これら分周器にて上記クロック発生回路12から供給される上記クロックCL3 を分周してそのような処理の単位を示すデータをこの符号化/復号化ブロック3におけるアドレスデータとして上記アドレス変換回路6に供給する。
【0064】
また、上記1/64分周器3041の出力はリクエスト発生器3046に供給され、この分周出力に同期したリクエストreq4が出力される。
【0065】
なお、この符号化/復号化ブロック3は、符号化動作(記録時動作)を行っているか復号化動作(再生時動作)を行っているかのデータをアドレス発生用データとして出力する。
【0066】
上述のような符号化/復号化ブロック3は、上記メモリ8を介して供給される被処理画像データを符号化又は復号化して出力するとともに、上述の各種アドレス発生用データを上記アドレス変換回路6に供給するとともに、所定のタイミングで上記メモリコントローラ11に上記メモリ8へのアクセスを要求するリクエストreq4を出力する。
【0067】
次に、誤り訂正ブロック4の構成について説明する。
【0068】
この誤り訂正ブロック4は誤り訂正回路401、シンドロームメモリ402及びアドレス発生回路403から構成されており、上記誤り訂正ブロック4は先の符号化/復号化ブロック3及びオーディオ処理ブロック2にて生成された符号化データに誤り訂正符号を付加して上記メモリ8に戻すとともに、再生データにおける誤り訂正符号を検出して誤り訂正を行う。
【0069】
また、この誤り訂正ブロック4におけるアドレス発生回路403は、図7に示すように1/8分周器4031、1/10分周器4032、1/148分周器4033及び1/10分周器4034から概略構成されており、これら分周器にて上記クロック発生回路12から供給される上記クロックCL3 を分周して各トラック内におけるシンボルナンバを示すシンボルデータ、スーパマクロブロック内のマクロブロックナンバSB及びトラック内におけるスーパブロックナンバTrkを上記アドレス発生回路6に供給するとともに、1/8分周器4031の出力はリクエスト発生器4035に供給されて上記メモリコントローラ8に上記メモリ8へのアクセスを要求するリクエストreq3が生成出力される。
【0070】
なお、上記誤り訂正回路401は、ダビングインタフェース404を介して外部機器と接続され得るようになっており、例えば誤り訂正を行ったデータ又は誤り訂正後に補間したデータを外部装置に供給するようになっている。
【0071】
次に、符号化データ入出力ブロック5の構成について説明する。
【0072】
この符号化データ入出力ブロック5は、記録再生処理回路501、記録再生アンプ等のアナログ処理部503を介して供給されるアナログ信号をデジタル化するA/D変換器502及びアドレス用データを出力するアドレス発生回路504から構成されている。
【0073】
上記記録再生処理回路501は、符号化データを直流分を抑圧して磁気記録に適した形態とするとともにトラッキング用のスペクトラム成分が得られるように変調する変調回路や、再生時における波形等価回路、PLL回路、デジタル復調回路、トラッキング制御回路及びアドレス発生回路504等の各種機能回路を含んで構成されており、上記PLL回路の出力として上記クロックCL4 が出力されて上記A/D変換器502に供給される。
【0074】
この符号化データ入出力ブロック5の上記アドレス発生回路504は、図8に示すように1/8分周器5041、1/10分周器5042、1/148分周器5043及び1/10分周器5044から概略構成されており、これら分周器にて上記クロックCL4 を分周してアドレス発生用データとして上記誤り訂正ブロック4と同様に前述したようなシンボルデータ、シンクブロックナンバ及びトラックナンバTrkを上記アドレス変換回路6に供給するとともに、1/8分周器5041の出力はリクエスト発生器5045に供給されて上記メモリコントローラ11に上記メモリ8へのアクセスを要求するためのリクエストreq2が生成出力される。
【0075】
上述のような信号処理回路の各ブロックは、上記CPUインタフェース9を介して伝送される外部CPU10からのコマンドによって所定記録動作、再生動作又は特殊再生動作を選択的に行う。
【0076】
また、このCPUインタフェース9は、サブコードバッファ13を介して上記メモリ8とサブコードデータの授受を行うようになっており、このサブコードに関するデータはアドレスデータとして上記アドレス変換回路6に供給され、所定のタイミングで上記メモリコントローラ11に上記メモリ8へのアクセスを要求するリクエストreq2を出力する。
【0077】
(アドレス制御)
本実施例におけるアドレス制御は、上記各処理ブロックのアドレス発生回路から供給されるアドレスデータを、上述のメモリ8における各メモリ領域に対応する所定のアドレスに変換するための上記アドレス変換回路6にて行われる。
【0078】
上記アドレス変換回路6は、図9に示すように上記各処理ブロックからのアドレスデータ及び上記CPUインタフェース9から供給されるパラメータデータ、コマンド等を各々受けてそれらデータ及び各処理ブロックがアクセスするメモリ8のアドレス空間に基づく所定のデータ単位毎のデータ及びそれらデータに対するアドレスを出力するための複数の変換ポート121、122、123、124、125、126及び各ポートから出力されるデータData及びアドレスAdressを選択的に上記メモリ8に供給するためのマルチプレクサ127、ラッチ回路128とを備えて構成されており、各変換ポートは入力データを所定のタイミングで出力するためのバッファメモリBMを備えている。
【0079】
また、上記各変換ポートは上記各処理ブロックから転送されるアドレスデータをカウントするカウンタCountを備えており、それらカウンタは供給された各アドレスデータをカウントして各処理ブロック毎に最適な形態のアドレスに変換して出力する。
【0080】
即ち、上記画像データ入出力ブロック1からのデータを扱う変換ポート121は、供給された各制御データに基づいてY,Pb,Pr 毎にアドレスデータh,vをカウントして水平方向の8画素毎にアドレスを割りつけ、これをFrで指定されるフレーム単位で更新するとともに、このFrで指定される1フレーム毎に2つのメモリセルの書込みモードと読出しモードとを交互に設定する。
【0081】
上記メモリ8は、このような変換ポート121が出力する画像データ及びアドレスを上記マルチプレクサ127を介して受け、この画像データを上記アドレスにて指定されるメモリ8上の所定のメモリセルに書き込む。
【0082】
また、上記変換ポート121は、画像データを上記メモリ8にリード/ライトする場合には上記メモリ8のセンスアンプ82がバースト転送可能な単位である8画素単位でのデータの授受を行ない、本実施例においてはセンスアンプ82がバースト転送可能な8画素単位でのアドレシングを行うことによって高速なリード/ライトを可能とすることができるようになっている。
【0083】
さらに、本実施例においては、上記センスアンプ82の容量を8×8×8画素とすることによって、8×8画素のDCTブロック単位の処理時における水平8画素のみならず垂直8画素の高速リード/ライトが可能となる。
【0084】
同様に、このアドレス発生回路6は他の処理ブロックとメモリ8との間で授受されるデータ単位に応じて各ブロックから伝送されるアドレス発生用データをカウントして各ブロックに対応したアドレスを指定する。
【0085】
即ち、上記オーディオ処理ブロックとメモリ8との間でデータの授受が行われる場合にはシンボルをカウントしてシンボル単位のアドレスを発生させ、上記符号化/復号化ブロック3とメモリ8との間でデータの授受が行われる場合にはマクロブロック、スーパマクロブロック、トラックナンバに基づいてアドレスを発生させ、上記誤り訂正ブロック4或は符号化データ入出力ブロック5とメモリ8との間でデータの授受が行われる場合にはシンボル、スーパマクロブロック、トラックナンバに基づいてアドレスを発生させる。
【0086】
具体的には、上記オーディオ処理ブロック2に対応する変換ポート122は、オーディオ処理ブロック2から出力される上記アドレス生成用データSymbol及びパラメータデータを各々受けてそれらデータに基づくオーディオ用のデータをシンボル単位で出力して上記メモリ8に書き込み、上記メモリ8との間でシンボル単位でオーディオデータの授受を行なう。
【0087】
また、上記符号化/復号化ブロック3は、符号化/復号化の処理であるスーパブロック内のマクロブロックナンバSMBや各マクロブロック内のDCTブロックナンバMB、各トラック内におけるスーパブロックナンバTrk及び符号化動作(記録時動作)を行っているか復号化動作(再生時動作)を行っているかの動作データR/Pを出力し、コーデックポート123はそれらアドレス生成用データ及びパラメータデータに基づくデータ単位でデータの授受を行わせる。
【0088】
以下同様に、上記サブコードポート124、誤り訂正ポート125及び記録再生ポート126は、上記誤り訂正ブロック4、符号化データ入出力ブロック5及びサブコードバッファから供給される各アドレス生成用データ及びパラメータデータに基づいて各々所定のアドレスデータを発生する。
【0089】
このように、このアドレス発生回路の各ポートは、上記各ブロックから供給される各アドレス生成用データに基づいて、各処理ブロックが扱うデータの形式及び上記メモリ7のアドレス空間に最適な形態の単位データに対応したアドレスを生成して出力する。
【0090】
また、このアドレス変換回路6は、上記パラメータデータに基づいて上記カウンタCountのリセットタイミング等を切り換えることによって、入力画像の種類に応じたアドレスの割り付けを適応的に行う。
【0091】
すなわち、上記パラメータデータは入力映像信号の種類(方式)を指定するものであり、上記アドレス発生回路は入力映像信号がSD対応かHD対応か、又はNTSC信号かPAL信号かによって各方式の画像サイズやフレーム周期に適合し得るようにカウンタの制御を切り換える。
【0092】
これによって、このアドレス変換回路6は上記パラメータデータの指定によって入力映像信号の種類に適合したアドレシングを行うことができる。
【0093】
(メモリコントローラ8による調停)
本実施例における調停及びスケジューリングは上記メモリコントローラ11にて行われる。
【0094】
上記メモリコントローラ11は、上述の各処理ブロック毎のメモリ8に対するアクセス順序を調停し、更に動作モードに応じたアクセス優先順位のスケジューリングを行なうといった機能を有するものであり、以下それらを説明する。
【0095】
先ず、このメモリコントローラ11には上記各ブロックからリクエストバスSB3を介して上記各ブロックからリクエストが伝送されるとともにCPUインタフェース9を介して接続される外部マイコン(CPU)10から各種コマンド及びパラメータデータが伝送されて各ブロックとメモリ8との間のアクセスの調停を行う。
【0096】
このメモリコントローラ11による調停動作は、各ブロックのメモリ8に対するアクセスを所定の優先順位にしたがって割り当てるとともに、上記アドレス変換回路6における各処理ブロック内のバッファメモリBFにて待ち時間の調整を行うことによってバス上での衝突を未然に防止することによって行われる。
【0097】
以下、このような調停動作を記録時の場合について説明する。
【0098】
記録時の調停動作は上述したように、符号化(記録)モード時の上記優先順位として入力データのメモリ8への書き込み、符号化処理された符号化データの記録のためのメモリ8からの読み出し、誤り訂正時のメモリ8へのアクセス、符号化処理時のメモリ8へのアクセス、オーディオデータのメモリ8への書き込み及び読み出し、サブコードデータ処理時のメモリ8へのアクセスの順に設定されている。
【0099】
そこで、入力データのメモリ8への書き込みは図10に示すように、上記画像データ入出力ブロック1からメモリコントローラ11へのリクエストreq1に応じて許可信号ackを返送し、入力データのメモリ8はこの許可信号に応じて所定単位の画像データを送出するとともに、メモリコントローラ11は所定のアドレスを指定して画像データのメモリ8への書き込みを実行する。
【0100】
続いて、符号化処理が終了した符号化データが符号化データ入出力ブロックからのリクエストreq2に対応した許可信号に応じてメモリ8から読み出され、上記許可信号は画像データのメモリ8への読み込みが終了した後に出力される。上述のような画像データの読み込み及び符号化データの読み出しによるメモリ8へのアクセス以外の期間(図10(C)の矢印にて示す期間)では、先ず誤り訂正のためのアクセスが優先される。
【0101】
上記誤り訂正ブロック4は、所定のタイミングでリクエストreq3を上記メモリコントローラ11に送出し、メモリコントローラ11はこのリクエストに応じて上記期間t1内の適当なタイミングで許可信号を返送してメモリ8へアクセスを許可して誤り訂正を実行させる。
【0102】
また、符号化ブロック3は符号化に必要な所定データ量がメモリ8に蓄積されるタイミングでリクエストreq4を常時送出し、メモリコントローラ11は図10(E)に示す期間t2の適当なタイミングで許可信号を送出して符号化ブロック3のメモリ8へのアクセスを許容する。
【0103】
同様に、オーディオ信号の書き込みのためのリクエストreq5も常時送出されており、メモリコントローラ11は残余の期間(図10(G)に示す期間t3)内の所定のタイミングでオーディオブロック2へのアクセスを許容する。
【0104】
なお、サブコード信号の処理のためのアクセスは、オーディオ信号処理のためのアクセスと同様であるが、オーディオ信号処理が優先されるため残りの残余期間t4にアクセスが許容される。
【0105】
このように、本実施例における上記メモリコントローラ11は、処理毎の優先順位に従ってメモリ8へのアクセスを許容するようにメモリバスを調停する。
【0106】
(メモリコントローラ11によるスケジューリング動作)
上記メモリコントローラ11は、上記コマンドに応じて各処理ブロックのメモリ8へのアクセスの優先順位のスケジューリングを行う。
【0107】
次に、このメモリコントローラ11によるスケジューリング動作について説明する。
【0108】
本実施例において、上記メモリコントローラ11は上記操作スイッチにて設定される記録モード、再生モード又は特殊再生モードの各モードに応じた所定の優先順位で各ブロックのメモリ8へのアクセスを調停する。
【0109】
即ち、記録モードの際には入力画像データのメモリ8への取り込みが最優先され、続いて記録用符号化データの読み出し、誤り訂正用のアクセス、圧縮用のアクセス、オーディオデータ入出力用のアクセス、サブコードデータ用のアクセスの順で優先順位を設定し、この優先順位に基づいて上述したような調停を行う。
【0110】
同様に、再生時の優先順位は、再生符号化データのメモリ8への取り込みが最優先され、次に出力データ出力のためのアクセス、誤り訂正時のアクセス、サブコードデータ処理のためのアクセス、復号のためのアクセス、オーディオ信号処理のためのアクセスの順に優先順位が設定され、これらの優先順位は記録動作と再生動作の指示によって切り替えられる。
【0111】
さらに、特殊再生時の優先順位としては基本的に再生時の優先順位と同様であるがサブコードデータ処理のためのアクセスが優先される。
【0112】
なお、上述の実施例は本発明をデジタルVTR用の信号処理回路に適用したが、本発明はこれに限られるものではなく、例えばMPEG規格に基づく符号化復号化を行なう伝送装置等にも適用し得ることは当然である。
【0113】
その場合には図1における処理ブロックとして動き補償のための処理ブロック及び局部復号のための処理ブロックを新たに追加するとともに、上記メモリコントローラ11における調停動作として符号化、復号化の処理に先立って動き補償のための処理を優先させればよい。
【0114】
また、リアルタイム処理を行なうためには上述の実施例に比してより高速で処理する必要があるため、上記リファレンスクロックの周波数を例えば80MHz程度に設定する必要がある。
【0115】
【発明の効果】
上述の説明から明らかなように、本発明によればメモリに対するバースト転送単位を符号化処理ブロック単位に基づいて設定しているので、符号化処理時のデータアクセスが効率よくなり、データ処理の高速化を図ることができる。
【図面の簡単な説明】
【図1】本発明の処理装置の構成を説明する図である。
【図2】図1におけるメモリの構成を概念的に説明するための図であり、図2(A)は全体構成を示す図、図2(B)はセンスアンプを模式的に示す図である。
【図3】図2におけるメモリに対する各処理ブロックのアクセス対応関係を説明するための図である。
【図4】図1における処理回路の構成を説明するための図である。
【図5】分周回路の構成を示す図である。
【図6】分周回路の構成を示す図である。
【図7】分周回路の構成を示す図である。
【図8】分周回路の構成を示す図である。
【図9】アドレス発生回路の構成を示す図である。
【図10】メモリコントローラの調停動作を説明するためのタイムチャートである。
Claims (3)
- 少なくとも画像データ入出力処理、画像データ符号化/復号化処理、及び符号化データ入出力処理を行うための複数の処理手段と、
上記各処理手段に共通に使用され、メモリセルに対して所定のデータ単位でバースト転送可能とするセンスアンプを備えたメモリ手段とを有し、
上記バースト転送の所定のデータ単位は、上記符号化処理のブロック単位に基づいて設定されていることを特徴とする信号処理装置。 - 前記メモリ手段はSDRAM(Synchronous−DRAM)であることを特徴とする請求項1に記載の信号処理装置。
- 少なくとも画像データ入出力処理、画像データ符号化/復号化処理、及び符号化データ入出力処理を行うための複数の処理工程と、
上記各処理工程で共通に使用され、メモリセルに対して所定のデータ単位でバースト転送可能とするセンスアンプを備えたメモリにデータの書き込み及び読み出しを行う制御工程とを有し、
上記バースト転送の所定のデータ単位は、画像データの符号化処理のブロック単位に基づいて設定されていることを特徴とする信号処理方法。
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