JPH11205747A - シャフリング回路およびデシャフリング回路 - Google Patents

Abstract

(57)【要約】 【課題】 シャフリング回路を含む複数の処理回路が１
つのメモリを、アドレス領域を分割して共用するシャフ
リング回路において、メモリに時分割で効率よく短時間
にアクセスできるようにする。 【解決手段】 この発明は、複数の画素単位にブロック
化された画像データを所定のルールでシャフリングする
シャフリング回路（６）において、画像メモリ（１２）
ヘの１回のアクセスで書き込む画像データ量を、入力信
号の１ライン分を複数のエリア（Ａ０〜Ａ４）に分割し
たデータ量とし、その複数のエリア（Ａ０〜Ａ４）のデ
ータを同一列アドレス領域の連続する複数の行アドレス
｛（ｎ，０）〜（ｎ，４）｝に書き込むとともに、第１
フィールド（Ｆ１）の連続する複数ライン（ｎ〜ｎ＋
３）と第２フィールド（Ｆ２）の対応する複数ライン
（ｎ〜ｎ＋３）の対応するエリアのデータをそれぞれ同
じ行アドレス（０〜４）に書き込むことを特徴とするも
のである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＶＣ方式デジタ
ルＶＴＲにおける画像信号を画像メモリに書き込んだり
そこから読み出したりする手段を備えたシャフリング回
路およびデシャフリング回路に関する。

【０００２】

【従来の技術】ＤＶＣ方式のディジタルビデオテープレ
コーダ（ＤＶＴＲ）等における入力画像信号のシャフリ
ング処理は、通常、入力された画像データを入力順にメ
モリに順次書き込んでいき、１フレーム分の画像データ
の書き込みを終わった後に、所定のルールに従ってシャ
フリングしながら読み出すことにより行う。その場合、
メモリに２フレーム分の記憶領域を確保しておき、一方
の領域からすでに書き込みを終えたフレームデータを読
み出している間に、他方の領域に次のフレームデータを
書き込むというステップを、２つの領域で順次交番しな
がら、連続して行う。シャフリングされた画像データ
は、ＤＣＴ変換や量子化処理等で圧縮された後、誤り訂
正符号の付加処理がなされる。

【０００３】

【発明が解決しようとする課題】従来のＤＶＣシステム
においては、シャフリング処理用ＩＣと誤り訂正処理用
ＩＣとは別チップで構成されており、シャフリングを行
うために必要なシャフリングメモリと、誤り訂正処理の
ために必要なＥＣＣメモリを別々に備え、それぞれを独
立に動作させていた。かくして、信号処理用ＩＣが別チ
ップであることや、大規模なメモリを別々に備えること
により、コスト高となり、かつ消費電力が多くかかって
いた。シャフリング処理を簡単な制御で実行するために
専用のシャフリング用メモリを用いることも考えられる
が、それでは汎用メモリを使用する場合に比べて多くの
コストがかかって実用的でない。

【０００４】他方、コストを低減するため、シャフリン
グや誤り訂正、その他の処理を１チップのＬＳＩで行う
ことも考えられる。その場合、それぞれの処理に用いら
れるメモリ（シャフリングメモリ、ＥＣＣメモリ等）を
別々に備えることは、それらのための制御信号やデータ
入出力のためのピンをそれぞれ独立に備える必要がある
ばかりでなく、回路規模や基板面積の十分な削減が困難
であるなどの問題が発生する。そのため、１つのメモリ
を、アドレス領域を分割して使用し、複数の処理回路が
１つのメモリに時分割でアクセスするのが望ましい。そ
の場合、動作クロック周波数をなるべく低く設定するこ
とによって、回路設計を簡単化したり、低消費電力化を
実現したりするため、それぞれのブロックがメモリにで
きるだけ効率よく短時間にアクセスし、データの読み書
きを行うことが極めて重要なことになる。特にメモリと
して最もコストメリットを期待し得る高速ページモード
機能またはそれに類する機能を有する汎用ＤＲＡＭを用
いた場合に最適な処理が可能となる方式が求められてい
た。

【０００５】したがって本発明は、シャフリング回路を
含む複数の処理回路が１つのメモリを、アドレス領域を
分割して共用する場合において、メモリに時分割で効率
よく短時間にアクセスできるシャフリング回路およびデ
シャフリング回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、複数の画素単
位にブロック化された画像データを所定のルールでシャ
フリングするシャフリング回路において、画像メモリヘ
の１回のアクセスで書き込む画像データ量を、入力信号
の１ライン分を複数のエリアに分割したデータ量とし、
その複数のエリアのデータを同一列アドレス領域の連続
する複数の行アドレスに書き込むとともに、第１フィー
ルドの連続する複数ラインと第２フィールドの対応する
複数ラインの対応するエリアのデータをそれぞれ同じ行
アドレスに書き込む手段を備えたことを特徴とするもの
である。

【０００７】画像メモリヘの１回のアクセスで書き込む
画像データ量は、入力信号の１ライン分を５つのエリア
に分割したデータ量とするのがよい。

【０００８】第１フィールドおよび第２フィールドの連
続する複数ラインは、４ラインとすればよい。

【０００９】再生時に用いるデシャフリング回路は、上
記のように構成されたシャフリング回路によって書き込
まれた画像データを書き込みとは逆手順で読み出す手段
を備えるものとすればよい。

【００１０】

【発明の実施の形態】［実施の形態１］ （記録時の基本動作）本発明は、ブロック化処理を含む
シャフリング処理およびデシャフリング処理のためのメ
モリ（ＤＲＡＭ）ヘのアクセスを効率よく行う手段に関
するものである。図２にＤＶＣ方式ＶＴＲの記録系画像
信号処理回路を示す。

【００１１】図２の画像信号処理回路において、１３．
５ＭＨｚのサンプリング周波数でサンプリングされた
４：２：２の画像信号入力は、間引部２でＮＴＳＣ方式
の場合は４：１：ｌに、ＰＡＬ方式の場合は４：２：０
に間引き処理された後、レート変換部４で、より高速な
システムクロックにレート変換され、順次シャフリング
を行うためのメモリ１２の所定領域に書き込まれる。こ
のとき、輝度信号Ｙおよび色差信号Ｃｒ，Ｃｂは時分割
多重化されてメモリ１２に送られる。レート変換部４
で、より高速なシステムクロックにレート変換するの
は、シャフリング部６でのシャフリング処理のためのメ
モリ１２ヘの書き込みと、そこからの読み出しや、他の
信号処理部のメモリアクセスを時分割で高速に行うため
である。

【００１２】シャフリング部６でシャフリング処理され
て得られた画像データは圧縮部８でデータ圧縮され、さ
らに誤り訂正符号化部１０で誤り訂正符号を付されて画
像信号として出力される。

【００１３】メモリ１２は各処理部でアドレス領域を分
割して使用されるので、各処理部のデータやアドレス等
のアクセスは、タイミング制御回路１４から入力される
アクセス許可信号によって許可された期間のみに行われ
る。

【００１４】レート変換部４は、順次入力される輝度信
号Ｙおよび色差信号Ｃｒ，Ｃｂの１ライン分のデータ
を、シャフリングの１単位である、図３に示す画面の有
効エリア３０におけるスーパーブロックＳＢの水平方向
の境界線で５つのエリアＡ０〜Ａ４に区切ってレート変
換部４内の図示していないメモリに書き込み、タイミン
グ制御回路１４からのアクセス許可信号に従ってシステ
ムクロックのレートでメモリから読み出すと共に、メモ
リ１２に書き込む。レート変換部４用のメモリは個々に
一つのエリアのデータ数に相当する記憶領域を有する複
数のメモリで構成されており、１エリア分書き終わった
一方のメモリから読み出している期間に、他方のメモリ
への書き込みを行うというやり方で複数のメモリ間の書
き込みおよび読み出しを順次交番しながら繰り返すこと
により入力データのレート変換を行う。

【００１５】１つのライン、例えば第ｎラインを５つの
エリアＡ０〜Ａ４に分割し、エリア単位で間欠的にメモ
リ１２に送られたデータは、まず各エリアデータを図１
に示すように同一の列アドレスエリアの、連続する５つ
の行アドレス｛（ｎ，０）〜（ｎ，４）｝へのデータ書
き込みを行う。次のライン（第ｎ＋１ライン）では、列
アドレスエリアを１つ移し、エリアＡ０〜Ａ４をそれぞ
れ前ラインｎのエリアＡ０〜Ａ４と同じ５つの行アドレ
ス｛（ｎ＋１，０）〜（ｎ＋１，４）｝への書き込みを
行う。このようにして、連続する４ライン（ｎ〜ｎ＋３
ライン）分のデータ書き込みが終わったら、次の４ライ
ン（ｎ＋４〜ｎ＋７ライン）において、先の４ライン
（ｎ〜ｎ＋３ライン）の５つの行アドレスに連続する行
アドレスエリア｛（ｎ＋４，０）〜（ｎ＋４，４）｝に
同様の手順で書き込み、これを１フィールド分繰り返し
て第１フィールドＦ１についての書き込みを終了する。

【００１６】第２フィールドＦ２では、入力されるライ
ン順（ＮＴＳＣの場合、有効画素０〜２３９ライン）に
第１フィールドＦ１のライン（０〜２３９ライン）と同
じ行アドレスエリアの、連続する次の列アドレスエリア
に同様の手順で書き込む。

【００１７】以上の手順でメモリ１２への書き込みを行
うと、１回のアクセスの間は１つの行アドレスしかアク
セスしないということになる。

【００１８】シャフリング処理開始可能な約１フレーム
分のデータを書き終わると、シャフリング部６によって
発生されたシャフリングアドレスに従ってブロック化お
よびシャフリングのための処理をしながらメモリ１２か
らデータを読み出して、ＤＣＴ変換や量子化などのデー
タ圧縮を行う圧縮部８に伝送する。

【００１９】読み出しに際しては、８×８画素を１単位
としたＤＣＴブロック４０を図４に示すように６つ集め
たマクロブロックＭＢのブロック単位（輝度信号Ｙ０，
Ｙ１，Ｙ２，Ｙ３，および色差信号Ｃｒ，Ｃｂ）をひと
かたまりとしてシャフリングしながら読み出す。このと
き、ＤＣＴブロック４０内における最上位のラインの水
平８画素をまず順に読み出し、次にその下のラインの８
画素を読み出すという具合に、順次８ライン分のデータ
を読み出し、次に同じマクロブロックＭＢ内の次のＤＣ
Ｔブロック４０を読み出す。マクロブロックＭＢ内の６
つのＤＣＴブロック４０の読み出し順は、例えばＹ０，
Ｙ１，Ｃｒ，Ｙ２，Ｙ３，Ｃｂであったり、Ｙ０，Ｙ
１，Ｙ２，Ｙ３，Ｃｒ，Ｃｂであったりすることができ
る。

【００２０】シャフリング部６内でメモリからブロック
化およびシャフリング処理を行いながらデータを読み出
す場合も、書き込み時と同様に、ある単位ごとに間欠的
に時分割で行われるが、１回のアクセスで読み出される
単位は１マクロブロック単位（６ＤＣＴブロック）か、
もしくは、それ以下（例えば３ＤＣＴブロック単位）に
設定する。

【００２１】１つのＤＣＴブロック４０に含まれる８ラ
イン分のデータは、第１フィールドＦ１の４ライン（第
ｎ〜ｎ＋３ライン）、および第２フィールドＦ２の４ラ
イン（第ｎ〜ｎ＋３ライン）から構成される。これら
は、上述のとおり、同じ行アドレス内の別の列アドレス
に書かれている。さらに、それら８ラインの同じスーパ
ーブロックＳＢ内のデータは同一行アドレスに書かれて
いるから、当然同じマクロブロックＭＢ内のＤＣＴブロ
ックデータも同一の行アドレス内に書かれている。した
がって、１回のメモリアクセスにつきマクロブロック単
位、またはそれ以下の単位の読み出しであれば、そのデ
ータが格納されている行アドレスは原則的に常に同じで
ある。

【００２２】通常、ＤＲＡＭの高速ページモード等にお
けるデータの読み書きは、同一の行アドレス内のデータ
に対しては行アドレスを１回設定した後に、列アドレス
を連続的に切り換えることにより高速に行うことができ
る。したがって、１回のアクセス期間に行う行アドレス
設定回数が少ないほどアドレス設定に要する時間が短く
て済む。すなわち、上記のようなデータ単位でアクセス
を行い、アドレス配置を行えば、書き込み時も読み出し
時も共に行アドレスの設定が最少で済み、その分の時間
を他の処理ブロックのアクセスのために割り当てること
ができて効率的であるばかりでなく、消費電力も最少に
することができる。 ［実施の形態２］ （再生時の基本動作）再生時は、記録時の読み出しに用
いたシャフリングアドレスに従い、デシャフリングしな
がら書き込み、１フレーム分のデータを書き終わった時
点で、記録時の書き込みに用いたアドレスに従って読み
出す。このときも、書き込みのアドレスに対応させて読
み出しのアドレス設定を行うことにより、１回のメモリ
アクセスに要する行アドレス設定は、記録時と同様に、
最少の回数で済む。

【００２３】読み出されたデータは、記録時とは逆にレ
ート変換部４に対応するレート変換部でシステムクロッ
クから出力されるクロックレートの１３．５ＭＨｚへ逆
変換され、４：２：２に補間処理され画像信号として出
力される。

【００２４】（スロー再生時の動作）通常再生時にデシ
ャフリングしながらメモリに書き込まれた信号は、第１
フレームの第１フィールドＦ１および第２フィールドＦ
２、第２フレームの第１フィールドＦ１および第２フィ
ールドＦ２の順にメモリから読み出され、順に出力され
る。これに対して、１／ｎのスロー再生をフィールドス
ロー再生として行う場合、例えば、第１フレームの第１
フィールドＦ１をｎ回、第２フィールドＦ２をｎ回、第
２フレームの第１フィールドＦ１をｎ回、第２フィール
ドＦ２をｎ回という順で読み出す。このとき、本来、第
２フィールドＦ２の信号を出力する位置に第１フィール
ドＦ１の信号を出力したり、第１フィールドＦ１の信号
を出力する位置に第２フィールドＦ２の信号を出力した
りすることになる。

【００２５】具体的には、本来の第１フィールドＦ１の
位置に第２フィールドＦ２の読み出しアドレスを発生
し、第２フィールドＦ２の位置に第１フィールドＦ１の
読み出しアドレスを発生して読み出すことになるが、こ
のような場合でも、本発明のようなアドレス配置で書き
込みを行っておけば、図１に示したように第１フィール
ドＦ１および第２フィールドＦ２の各ｎライン分の信号
は同一行アドレスの別の列アドレスエリアに同様の配列
で書き込まれており、しかも第２フィールドＦ２のアド
レスは第１フィールドＦ１の列アドレスにオフセットを
持たせた配置にすることにより、フィールド識別信号に
従って列アドレスのオフセットを制御するだけで所望の
再生を容易に実現することができる。

【００２６】

【発明の効果】本発明によれば、ディジタルＶＴＲにお
けるブロック化またはシャフリングまたはデシャフリン
グを行う場合、書き込み時も読み出し時も共に、メモリ
の行アドレス設定回数を最少限に減少することができ、
メモリへのアクセス時間を大幅に減少することができ
る。そのため、記録時または再生時のデータ処理を高速
化し、消費電力を低減化することができ、さらには、メ
モリを他の信号処理回路と兼用し、時分割で使用するこ
とが可能となり、装置のコストダウンを達成することが
可能となる。

【００２７】さらに本発明によれば、スロー再生時のフ
ィールド選択をフィールド識別信号に合わせて列アドレ
スのオフセット値を操作するだけで設定できるため、ア
ドレス制御回路を簡単化することができる。

【００２８】なお、マクロブロックの構成がＮＴＳＣ方
式とは異なるＰＡＬ方式に基づいている場合や、高圧縮
モードにおいても、本発明によれば上記と同様に行アド
レスの設定回数を最少にすることができ、同様の効果を
得ることができる。

【図面の簡単な説明】

【図１】本発明のシャフリング回路におけるメモリ領域
のアドレス配置図。

【図２】本発明を実施するＤＶＣ方式デジタルＶＴＲの
シャフリング部を含むブロック図。

【図３】図２のシャフリング部におけるメモリ内のスー
パーブロックのエリア構成を示す図。

【図４】マクロブロックおよびＤＣＴブロックの構成
図。

【符号の説明】

２ 間引き部 ４ レート変換部 ６ シャフリング部 ８ 圧縮部 １０ 誤り訂正部 １２ メモリ １４ タイミング制御回路 ３０ 画面の有効エリア ４０ ＤＣＴブロック Ｆ１ 第１フィールド Ｆ２ 第２フィールド ＭＢ マクロブロック ＳＢ スーパーブロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の画素単位にブロック化された画像デ
   ータを所定のルールでシャフリングするシャフリング回
   路において、画像メモリヘの１回のアクセスで書き込む
   画像データ量を、入力信号の１ライン分を複数のエリア
   に分割したデータ量とし、その複数のエリアのデータを
   同一列アドレス領域の連続する複数の行アドレスに書き
   込むとともに、第１フィールドの連続する複数ラインと
   第２フィールドの対応する複数ラインの対応するエリア
   のデータをそれぞれ同じ行アドレスに書き込む手段を備
   えたことを特徴とするシャフリング回路。
2. 【請求項２】請求項１に記載のシャフリング回路におい
   て、画像メモリヘの１回のアクセスで書き込む画像デー
   タ量を、入力信号の１ライン分を５つのエリアに分割し
   たデータ量とすることを特徴とするシャフリング回路。
3. 【請求項３】請求項１に記載のシャフリング回路におい
   て、第１フィールドおよび第２フィールドの連続する複
   数ラインが４ラインであることを特徴とするシャフリン
   グ回路。
4. 【請求項４】請求項１ないし４のいずれかに記載のシャ
   フリング回路によって書き込まれた画像データを書き込
   みとは逆手順で読み出す手段を備えたデシャフリング回
   路。