JPH11205741A - シャフリング装置 - Google Patents

Abstract

(57)【要約】 【課題】 デジタルＶＴＲなどで用いられる、画像デー
タの並べ変えを行うシャフリング装置において、複数の
データレートに対応し、メモリ量の削減を目的とする。 【解決手段】 標準モード１フレーム分のメモリ１０２
に入力された画像データを入力の順序と異なる順序で読
み出すことによりデータの並べ変えを行い、この際、読
み出されたデータのあったアドレスに次のデータを書き
込み、このメモリへの書き込みとメモリからの読み出し
を同時に行う。また、高圧縮モード１．２フレーム分の
画像データを所定の方法により並べ変えることにより標
準モード１フレーム分のメモリに記録することを可能と
し、これにより標準モード、高圧縮モードのメモリの共
用化を図り、メモリ量の削減を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、映像デジタル信号
を記録するデジタルＶＴＲに係わり、特にデジタル信号
を圧縮する際にメモリを用いてデータの並べ変え（以
下、シャフリングと称する）処理を行うシャフリング装
置に関するものである。

【０００２】

【従来の技術】映像信号をデジタル信号として圧縮、記
録する場合には、一般に再生時に発生するエラーを分散
させて誤りを目立たなくしたり、また、記録時に行われ
る離散コサイン変換（以下、ＤＣＴと称する）後の量子
化を行う際の情報量のバラツキを小さくして画像圧縮効
率を向上させる為に、シャフリング処理が行われてい
る。

【０００３】上記シャフリング処理には、１フレーム分
の画像データを記憶できるメモリを２個用い、一方が書
き込みを行っている間に他方は１フレーム前のデータを
書き込み時とは異なった順序で読み出すという方法（以
下、バンク方式と称する）が用いられている。

【０００４】しかし、上記バンク方式で必要とされる２
フレーム分のメモリは、容量が大きくコストパフォーマ
ンスが悪いため、それを解決する手段として１フレーム
分のメモリを使用してシャフリング処理を行う方法が、
特開平６−１３３２９１号公報に開示されている。

【０００５】以下、上記従来の１フレーム分のメモリを
使用したシャフリング装置について説明する。

【０００６】図４は上記従来のシャフリング装置の構成
例である。図４において、２０１は画像データ入力部、
２０２は前記２０１より入力された画像データを記憶す
る１フレーム分のメモリ、２０３は前記メモリ２０２よ
り出力される画像データの出力部、２０４は前記メモリ
２０２へ入力される画像データのアドレスを制御する入
力アドレス生成部、２０５は前記メモリ２０２から出力
される画像データのアドレスを制御する出力アドレス生
成部、２０６は前記メモリ２０２のデータの入出力のタ
イミングを制御する遅延回路、２０７は前記出力アドレ
ス生成部２０５及び前記遅延回路２０６に与える信号を
切り換える切り換えスイッチ、２０８及び２０９は前記
入力アドレス生成部２０４及び前記出力アドレス生成部
２０５を制御する信号を記憶するアドレスメモリ、２１
０は前記アドレスメモリ２０８及び前記アドレスメモリ
２０９を制御する信号を発生するアドレス変換部であ
る。

【０００７】メモリ２０２に記録されている第ｎ−１フ
レーム目の画像データは、所定のシャフリング規則に従
った順番で出力される。そのためのメモリ２０２の制御
信号は、出力アドレス生成部２０５により与えられる
が、その出力アドレスの上位は、アドレス変換部２１０
で生成されるアドレスにより、アドレスメモリ２０８ま
たはアドレスメモリ２０９を通して与えられる。また、
出力アドレス生成部２０５では、前記生成されたアドレ
スの上位にアドレスの下位を付け加える。

【０００８】次に、メモリ２０２の画像データが出力さ
れた後、その同一アドレスに対して画像入力部２０１か
ら第ｎフレーム目の画像データを入力する。その入力ア
ドレスの上位は、前に出力された第ｎ−１フレーム目の
画像データの出力アドレスの上位が、遅延回路２０６に
より一定時間遅延されて出力される。また入力アドレス
の下位は入力アドレス生成部２０４で生成される。

【０００９】このようにして、１フレーム分のメモリを
使用し、連続して入力される画像データを連続して読み
出す際に、入力順序と異なる順番で読み出され、出力さ
れたメモリアドレスに、次に入力される画像データを書
き込むことにより、１フレーム分のメモリでシャフリン
グ処理を行うことができる。

【００１０】以上が当該従来技術の原理であるが、次
に、当該従来技術によりデジタルＶＴＲのシャフリング
処理を行う場合について、図５から図８を参照して具体
的に説明する。

【００１１】尚、デジタルＶＴＲにおいては、２種類の
異なるデータレートを有するため、以下、それぞれ標準
モード、高圧縮モードと称し、図５から図７において
（ａ）は標準モード、（ｂ）は高圧縮モードを示すもの
とする。

【００１２】まず、図５から図７を用いて画像データの
構造を説明する。

【００１３】図５は、前記標準モード、高圧縮モードの
１フレーム分の画像データのサンプリング数およびＤＣ
Ｔブロック数を示すものである。

【００１４】即ち、図５（ａ）において、輝度信号（以
下、Ｙ信号と称す）のサンプリング数は垂直方向４８
０、水平方向７２０であり、ＤＣＴブロック数は垂直方
向６０ＤＣＴ、水平方向９０ＤＣＴであり、また、第１
の色差信号（以下、Ｃｒ信号と称す）、第２の色差信号
（以下、Ｃｂ信号と称す）のサンプリング数はそれぞれ
垂直方向４８０、水平方向１８０であり、ＤＣＴブロッ
ク数はそれぞれ垂直方向６０ＤＣＴ、水平方向２２．５
ＤＣＴとなる。

【００１５】また、同様に図５（ｂ）において、Ｙ信号
のサンプリング数は垂直方向４８０、水平方向５４０で
あり、ＤＣＴブロック数は垂直方向６０ＤＣＴ、水平方
向６７．５ＤＣＴであり、また、Ｃｒ信号、Ｃｂ信号の
サンプリング数はそれぞれ垂直方向２４０、水平方向１
８０であり、ＤＣＴブロック数はそれぞれ垂直方向３０
ＤＣＴ、水平方向２２．５ＤＣＴとなる。

【００１６】また、ＤＣＴの基本単位であるＤＣＴブロ
ックは垂直方向サンプリング数８、水平方向サンプリン
グ数８で構成されているので、各モードごとのＹ、Ｃ
ｒ、Ｃｂの各信号のＤＣＴブロック数はサンプリング数
を８で割り算することにより上記に示すような数にな
る。

【００１７】次に、各モードごとのマクロブロック分割
を図６に示す。

【００１８】図６において、３はマクロブロック、４は
前記Ｙ信号ＤＣＴブロック、５は前記Ｃｒ信号ＤＣＴブ
ロック、６は前記Ｃｂ信号ＤＣＴブロックである。

【００１９】ここで、前記マクロブロック３は標準モー
ドの場合は図６（ａ）に示すように、前記Ｙ信号ＤＣＴ
ブロック４が４つ（Ｙ０、Ｙ１、Ｙ２、Ｙ３）、前記Ｃ
ｒ信号ＤＣＴブロック５が１つ、前記Ｃｂ信号ＤＣＴブ
ロック６が１つからなり、したがって、マクロブロック
１個のＤＣＴブロック数は垂直方向１ＤＣＴ、水平方向
６ＤＣＴとなり、図５（ａ）より１フレーム分の画像デ
ータのＤＣＴブロック数は、垂直方向６０ＤＣＴ、水平
方向１３５ＤＣＴ（９０ＤＣＴ（Ｙ信号）＋２２．５Ｄ
ＣＴ（Ｃｒ信号）＋２２．５ＤＣＴ（Ｃｂ信号））とな
り、よって１フレーム分の画像データのマクロブロック
数は、垂直方向６０（６０ＤＣＴ／１ＤＣＴ）、水平方
向２２．５（１３５ＤＣＴ／６ＤＣＴ）となる。

【００２０】また、前記マクロブロック３は高圧縮モー
ドの場合は図６（ｂ）に示すように、前記Ｙ信号ＤＣＴ
ブロック４が６つ（Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ
５）、前記Ｃｒ信号ＤＣＴブロック５が１つ、前記Ｃｂ
信号ＤＣＴブロック６が１つからなり、したがって、マ
クロブロック１個のＤＣＴブロック数は垂直方向２ＤＣ
Ｔ、水平方向４ＤＣＴとなり、図５（ｂ）より１フレー
ム分の画像データのＤＣＴブロック数は、垂直方向６０
ＤＣＴ、水平方向９０ＤＣＴ（６７．５ＤＣＴ（Ｙ信
号）＋２２．５ＤＣＴ（Ｃｒ信号またはＣｂ信号））と
なり、よって１フレーム分の画像データのマクロブロッ
ク数は、垂直方向３０（６０ＤＣＴ／２ＤＣＴ）、水平
方向２２．５（９０ＤＣＴ／４ＤＣＴ）となる。

【００２１】次に、各モードごとのスーパーブロック分
割を図７に示す。

【００２２】図７において、２はスーパーブロック、３
は前記マクロブロックである。

【００２３】スーパーブロック２は、前記マクロブロッ
ク３を２７個（０〜２６）まとめた単位であり、シャフ
リング装置による画像データのメモリへの読み書きは、
このスーパーブロック単位毎に行われる。図７中の斜線
で示したスーパーブロック２は、所定のシャフリング規
則に従って最初に読み出されるスーパーブロックであ
り、以後は順に下の段のスーパーブロックを読み出して
行く。

【００２４】以下、標準モードの場合について、１フレ
ーム分のメモリを使用して行われるシャフリング処理を
説明する。

【００２５】図８は１フレーム分の画像データを示して
おり、シャフリング装置に入力される１番目のフレーム
の画像データは、図８に示すように左上から水平方向順
にメモリに書き込まれる。

【００２６】また、メモリから画像データを読み出す場
合は、図７（ａ）中に斜線で示したスーパーブロックが
最初に読み出される。

【００２７】以後は、メモリへの読み出しと書き込みは
同時に行われる。即ち、２番目のフレームの画像データ
が、１番目のフレームの画像データが読み出された後の
メモリブロック（図７（ａ）中に斜線で示したスーパー
ブロック）に書き込まれると同時に、図７（ａ）中に斜
線で示したスーパーブロックの１つ下の段のスーパーブ
ロックが読み出されて行く。

【００２８】ここで、書き込みと読み出しのタイミング
において、１フレーム分のメモリでシャフリング処理を
行うためには、以下の２つの条件を満たしている必要が
ある。

【００２９】即ち、第１の条件は、最初の読み出しが始
まる前に、最初に読み出される画像データ（図７（ａ）
中に斜線で示したスーパーブロック）の書き込みが終了
している必要があることであり、第２の条件は、次のフ
レームの画像データの書き込みが始まる前に、最初に読
み出される画像データ（図７（ａ）中に斜線で示したス
ーパーブロック）の読み出しが終了している必要がある
ことである。

【００３０】標準モードの場合、図７（ａ）より、上か
ら９番目の段のスーパーブロックまで書き込みが終了し
た後、次の段である上から１０番目の段のスーパーブロ
ックに書き込みが行われている間に、図７（ａ）中に斜
線で示したスーパーブロックの読み出しを行えば、２つ
の条件を満たすことができ、シャフリング処理を行うこ
とができる。

【００３１】

【発明が解決しようとしている課題】図７（ｂ）の高圧
縮モードでは、最初に読み出される画像データ（図７
（ｂ）中に斜線で示したスーパーブロック２）が１番下
の段にあるため、メモリから画像データを読み出す時間
がとれず、高圧縮モードに関してはシャフリング処理を
１フレーム分のメモリで行うことができない。

【００３２】しかし、前記バンク方式ではコストパフォ
ーマンスが悪いという問題がある。

【００３３】また、図５よりＹ信号の標準モード、高圧
縮モードのサンプリング数を比較すると、標準モード、
高圧縮モード共、垂直方向のサンプリング数は同数であ
るが、水平方向のサンプリング数は標準モードは高圧縮
モードの１．５倍となり、サンプリング数が各モードで
異なる。

【００３４】このため、標準モード、高圧縮モードで同
一のメモリを共用できず、コストパフォーマンスが悪い
という問題がある。

【００３５】本発明は、上記従来のシャフリング装置が
有していた問題点を解決することを目的とし、これを解
決したシャフリング装置を提供するものである。

【００３６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、データの書き込みと読み出
しを行うメモリと、第１のデータレート（例えば標準モ
ード）用の前記メモリへ入力されるデータの書き込みア
ドレスを制御する信号を生成する第１の書き込みアドレ
ス生成手段と、第２のデータレート（例えば高圧縮モー
ド）用の前記メモリへ入力されるデータの書き込みアド
レスを制御する信号を生成する第２の書き込みアドレス
生成手段と、前記第１の書き込みアドレス生成手段と前
記第２の書き込みアドレス生成手段とを切り換える第１
のスイッチと、第１のデータレート（例えば標準モー
ド）用の前記メモリから出力されるデータの読み出しア
ドレスを制御する信号を生成する第１の読み出しアドレ
ス生成手段と、第２のデータレート（例えば高圧縮モー
ド）用の前記メモリから出力されるデータの読み出しア
ドレスを制御する信号を生成する第２の読み出しアドレ
ス生成手段と、第１の読み出しアドレス生成手段と第２
の読み出しアドレス生成手段とを切り換える第２のスイ
ッチとを有し、前記メモリへのデータの書き込みと前記
メモリからのデータの読み出しを同時に行うことを特徴
とするシャフリング装置である。

【００３７】また、請求項２記載の発明は、請求項１に
おいて、メモリへのデータの入力の順序と、前記メモリ
からのデータの出力の順序を変えると共に、次の前記メ
モリへのデータの入力順序を、先のデータの出力の順序
で行うことを特徴とするシャフリング装置である。

【００３８】また、請求項３記載の発明は、請求項１に
おいて、１枚分の画像データを複数のブロックに分割
し、該ブロック単位で、メモリへのデータの入力の順序
と、前記メモリからのデータの出力の順序を変えると共
に、ｎ枚目の前記メモリへのデータの入力順序を、ｎ−
１枚目の前記メモリからのデータの出力の順序で行うこ
とを特徴とするシャフリング装置である。

【００３９】また、請求項４記載の発明は、請求項１ま
たは、請求項２または、請求項３において、１枚分の画
像データと等価な容量を有するメモリにおいて、ｎ枚目
の画像データが前記メモリに入力される前に、ｎ−１枚
目の画像データの一部が前記メモリから出力され、ｎ枚
目の画像データが前記メモリに入力される前に前記メモ
リから出力されたｎ−１枚目の画像データの量と等価な
量のメモリを追加することを特徴とするシャフリング装
置である。

【００４０】また、請求項５記載の発明は、請求項１ま
たは、請求項２または、請求項３において、標準のデー
タレートの場合は、画像データ１フレーム分のメモリを
使用し、高圧縮のデータレートの場合は、画像データ
１．２フレーム分のメモリを使用することを特徴とする
シャフリング装置である。

【００４１】また、請求項６記載の発明は、請求項１ま
たは、請求項２または、請求項３または、請求項４また
は、請求項５において、標準のデータレート換算で画像
データ１フレーム分の容量のメモリに、高圧縮のデータ
レート換算で１．２フレーム分の画像データを記録する
ためのデータ並べ変え手段を有し、標準のデータレート
と高圧縮のデータレートで同一のメモリを共用する事を
特徴とするシャフリング装置である。

【００４２】

【発明の実施の形態】図１は、本発明に係わるシャフリ
ング装置の実施の形態のブロック図である。

【００４３】図１において、１０１は画像データ入力
部、１０２は前記１０１より入力された画像データを記
憶する標準モード換算で１フレーム分の容量のメモリ、
１０３は前記メモリ１０２より出力される画像データの
出力部、１０４は前記メモリ１０２へ入力される書き込
みアドレス制御信号を切り換える切り換えスイッチ、１
０５は前記メモリ１０２へ入力される読み出しアドレス
制御信号を切り換える切り換えスイッチ、１０６は標準
モード時の前記メモリ１０２へ入力される画像データの
書き込みアドレスを制御する信号を生成する入力アドレ
ス生成部、１０７は高圧縮モード時の前記メモリ１０２
へ入力される画像データの書き込みアドレスを制御する
信号を生成する入力アドレス生成部、１０８は標準モー
ド時の前記メモリ１０２から出力される画像データの読
み出しアドレスを制御する信号を生成する出力アドレス
生成部、１０９は高圧縮モード時の前記メモリ１０２か
ら出力される画像データの読み出しアドレスを制御する
信号を生成する出力アドレス生成部であり、また、１１
０は前記メモリ１０２のデータの入出力のタイミングを
制御する遅延回路、１１１は前記標準モード出力アドレ
ス生成部１０８及び前記高圧縮モード出力アドレス生成
部１０９及び前記遅延回路１１０に与える信号を切り換
える切り換えスイッチ、１１２及び１１３は前記メモリ
１０２の書き込みアドレス及び読み出しアドレスを制御
する信号を記憶するアドレスメモリ、１１４は前記アド
レスメモリ１１２、１１３を制御する制御信号を切り換
える切り替えスイッチ、１１５は標準モード時の前記ア
ドレスメモリ１１２及び前記アドレスメモリ１１３を制
御する信号を発生するアドレス変換部、１１６は高圧縮
モード時の前記アドレスメモリ１１２及び前記アドレス
メモリ１１３を制御する信号を発生するアドレス変換部
である。

【００４４】メモリ１０２に記録されている第ｎ−１フ
レーム目の画像データは、所定のシャフリング規則に従
った順番で出力される。そのためのメモリ１０２の読み
出し制御信号のアドレスの上位は、標準モードの場合
は、標準モードアドレス変換部１１５で生成され、ま
た、高圧縮モードの場合は、高圧縮モードアドレス変換
部１１６で生成され、アドレスメモリ１１２またはアド
レスメモリ１１３を通して、それぞれ標準モードの場合
は、標準モード出力アドレス生成部１０８に与えられ、
また、高圧縮モードの場合は、高圧縮モード出力アドレ
ス生成部１０９に与えられる。標準モード出力アドレス
生成部１０８、または、高圧縮モード出力アドレス生成
部１０９にて、メモリ１０２の読み出し制御信号のアド
レスの下位を付け加えられた後、メモリ１０２の読み出
し制御信号としてメモリ１０２に与えられる。

【００４５】次に、メモリ１０２の画像データが出力さ
れた後、その同一アドレスに対して画像入力部１０１か
ら第ｎフレーム目の画像データを入力する。その入力ア
ドレスの上位は、前に出力された第ｎ−１フレーム目の
画像データの出力アドレスの上位が、遅延回路１１０に
より一定時間遅延されて出力される。また入力アドレス
の下位は、標準モードの場合は、標準モード入力アドレ
ス生成部１０６で付加され、また、高圧縮モードの場合
は、高圧縮モード入力アドレス生成部１０７で付加さ
れ、メモリ１０２の書き込み制御信号としてメモリ１０
２に与えられる。

【００４６】このようにして、標準モード、高圧縮モー
ドそれぞれの場合において、標準モード換算で１フレー
ム分のメモリを使用し、連続して入力される画像データ
を連続して読み出す際に、入力順序と異なる順番で読み
出され、出力されたメモリブロックに、次に入力される
画像データを書き込むことにより、シャフリング処理を
行うことができる。

【００４７】以上が本発明に係わる実施の形態の動作の
概要であるが、以下、上記のような標準モード、高圧縮
モードそれぞれのモードにおいて、標準モード換算で１
フレーム分のメモリを共用する方法について詳述する。

【００４８】まず、前記高圧縮モードにおける、メモリ
空間を図２に示す。

【００４９】図２において、１はメモリ増加分、２は前
記スーパーブロックであり、メモリ増加分１を除いた残
りの部分のメモリの容量が高圧縮モード換算で１フレー
ム分である。ここで、図２中の斜線で示した前記スーパ
ーブロック２は、前記図７と同様に所定のシャフリング
規則に従って最初に読み出されるスーパーブロックであ
る。

【００５０】このメモリ増加分１は、次のフレームの画
像データがメモリに入力される前にメモリから読み出さ
れる画像データ（図２中の斜線で示した前記スーパーブ
ロック２）と等価な容量であり、これは前記スーパーブ
ロック１段分の容量となり、高圧縮モード換算で０．２
フレーム分の容量となる。

【００５１】メモリサイズを垂直方向にスーパーブロッ
ク１段分増やした事により、上から５番目の段のスーパ
ーブロックの書き込みが終了した時点で、増えた分の６
番目の段のメモリブロックは空いているため、次のフレ
ームの先頭の段の書き込みが始まったら、空いている６
番目の段のメモリブロックに書き込み、その書き込みを
行っている間に最初の読み出しを行う。

【００５２】すると、次のフレームの２番目の段のデー
タの書き込みが始まる前に、読み出すべきスーパーブロ
ック（図２中斜線で示した部分）分の読み出しが完了す
るので、次のフレームの２番目の段のデータは読み出し
が完了したメモリブロック（図２中斜線で示した部分）
に書き込みができ、シャフリング処理が行える。

【００５３】次に、以上のような高圧縮モード換算で
１．２フレーム分の画像データを標準モード換算で１フ
レーム分のメモリへ割り付ける方法を図３に示す。

【００５４】図３において、（１）は高圧縮モードの画
像データの配列、（２）は標準モード、高圧縮モードの
メモリを共用するため高圧縮モードの画像データを配列
し直してメモリへ割り付けた画像データの配列である。

【００５５】また、点線で示した１は前記図２における
高圧縮モード換算で０．２フレーム分のメモリ増加分、
２は前記スーパーブロック、３は前記マクロブロックで
あり、図３（１）のスーパーブロック２のＡ、Ｂ、Ｃ、
Ｄ、Ｅは、それぞれ図３（２）のスーパーブロック２の
Ａ、Ｂ、Ｃ、Ｄ、Ｅに対応する。

【００５６】また、図３（１）の画像データのサイズ
は、高圧縮モード換算で１フレーム分となる垂直方向３
０マクロブロック（６０ＤＣＴ）、水平方向２２．５マ
クロブロック（９０ＤＣＴ）であるが、メモリ容量は前
記メモリ増加分１が加わり、垂直方向３６マクロブロッ
ク（７２ＤＣＴ）、水平方向２２．５マクロブロック
（９０ＤＣＴ）となる。

【００５７】ここで、標準モードと高圧縮モードのメモ
リの容量を比較する。高圧縮モードのメモリは、本実施
の形態の場合、垂直方向に１．２倍の容量になる。

【００５８】しかし、１フレーム分の画像データの容量
は、標準モードでは、図５（ａ）より、Ｙ、Ｃｒ、Ｃｂ
各信号を合わせると、前記のように垂直方向６０ＤＣ
Ｔ、水平方向１３５ＤＣＴとなり、高圧縮モードでは、
図５（ｂ）より、前記のように垂直方向６０ＤＣＴ、水
平方向９０ＤＣＴとなるため、高圧縮モードに比較して
標準モードの１フレーム分の画像データの容量は１．５
倍となる。

【００５９】したがって、高圧縮モード換算で０．２フ
レーム分のメモリ容量を追加した１．２フレーム分のメ
モリ容量は、標準モード換算の１フレーム分のメモリ容
量を越えることはなく、標準モード、高圧縮モードでメ
モリを共用することが可能である。

【００６０】ここで、高圧縮モードの１．２フレーム分
の画像データの容量は、図３（１）より垂直方向７２Ｄ
ＣＴ，水平方向９０ＤＣＴとなる。この場合、標準モー
ドで使用するメモリの容量は垂直方向６０ＤＣＴ、水平
方向１３５ＤＣＴであるので、高圧縮モードの１．２フ
レーム分の画像データを標準モードで使用するメモリの
サイズに収まるようにデータの並べ変えを行う。

【００６１】本実施の形態の場合は、図３（１）のよう
に配列されている画像データをＡ、Ｂ、Ｃ、Ｄ、Ｅで示
されるスーパーブロック２毎に分割して、これらを図３
（２）のように垂直方向に一列に配列すると共に、スー
パーブロック２内にまとめられている２７個（０〜２
６）のマクロブロック３を分割して、水平方向に１列に
配列する。

【００６２】以上のようにデータの並べ変えを行うこと
で、高圧縮モードの画像データの容量は、垂直方向６０
ＤＣＴ、水平方向１０８ＤＣＴとなり、標準モードで使
用するメモリの垂直方向６０ＤＣＴ、水平方向１３５Ｄ
ＣＴに収まるのでメモリの共用化が行える。

【００６３】

【発明の効果】以上説明したように、請求項１の発明に
よれば、複数のデータレートの信号に対して、シャフリ
ング処理を行うことができ、また、請求項２の発明によ
れば、データの出力されたアドレスに対して順次次のデ
ータを入力することで、メモリ容量の削減ができ、ま
た、請求項３の発明によれば、ＤＣＴなどのブロック単
位でデータの取り扱いをする場合に、複数のデータレー
トの信号に対して、メモリ容量の削減をしつつ、シャフ
リング処理を行うことができ、また、請求項４の発明に
よれば、必要最小限のメモリ容量の追加で、複数のデー
タレートに対応したシャフリング処理ができ、また、請
求項５の発明によれば、デジタルＶＴＲにおける、高圧
縮モードで１．２フレーム分のメモリでシャフリング処
理を行うことができ、また、請求項６の発明によれば、
デジタルＶＴＲにおける、標準モード換算で１フレーム
分の容量のメモリに高圧縮モード換算で１．２フレーム
分の画像データを記録することができ、ゆえに標準モー
ド、高圧縮モードで同一のメモリが共用でき、これによ
って前記バンク方式と比べ少ないメモリ容量で標準モー
ド、高圧縮モード兼用のシャフリング装置を実現でき
る。

【００６４】また、以上請求項１から６記載の発明によ
り、該シャフリング装置の回路規模の削減が可能とな
り、ゆえにコストの低減を図ることができ、更に、この
ようなシャフリング処理をデジタルＶＴＲに用いること
により、上記の効果に加え画質の向上も図ることができ
る。

【図面の簡単な説明】

【図１】本発明によるシャフリング装置の実施の形態を
示すブロック図である。

【図２】本発明による高圧縮モードのシャフリング処理
に使用する１．２フレーム分のメモリのメモリ容量の一
例を示す図である。

【図３】本発明による標準モード、高圧縮モードでメモ
リを共用するための画像データの並べ変えの方法の実施
の形態を示す図である。

【図４】従来のシャフリング装置を示すブロック図であ
る。

【図５】標準モード、高圧縮モードの画像データのサン
プリング数およびＤＣＴブロック数を示す図である。

【図６】標準モード、高圧縮モードの画像データのマク
ロブロック分割を示す図である。

【図７】標準モード、高圧縮モードの画像データのスー
パーブロック分割を示す図である。

【図８】１枚目の画像データのメモリへの入力順序を示
す図である。

【符号の説明】

１ メモリ増加分 ２ スーパーブロック ３ マクロブロック ４ Ｙ信号ＤＣＴブロック ５ Ｃｒ信号ＤＣＴブロック ６ Ｃｂ信号ＤＣＴブロック １０１ 画像入力部 １０２ メモリ １０３ 画像出力部 １０４ 切り替えスイッチ １０５ 切り替えスイッチ １０６ 標準モード入力アドレス生成部 １０７ 高圧縮モード入力アドレス生成部 １０８ 標準モード出力アドレス生成部 １０９ 高圧縮モード出力アドレス生成部 １１０ 遅延回路 １１１ 切り替えスイッチ １１２ アドレスメモリ １１３ アドレスメモリ １１４ 切り替えスイッチ １１５ 標準モードアドレス変換部 １１６ 高圧縮モードアドレス変換部 ２０１ 画像入力部 ２０２ メモリ ２０３ 画像出力部 ２０４ 入力アドレス生成部 ２０５ 出力アドレス生成部 ２０６ 遅延回路 ２０７ 切り替えスイッチ ２０８ アドレスメモリ ２０９ アドレスメモリ ２１０ アドレス変換部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のデータレートに対応するデジタル
   ＶＴＲにおけるシャフリング装置において、 データの書き込みと読み出しを行うメモリと、第１のデ
   ータレート用の前記メモリへ入力されるデータの書き込
   みアドレスを制御する信号を生成する第１の書き込みア
   ドレス生成手段と、第２のデータレート用の前記メモリ
   へ入力されるデータの書き込みアドレスを制御する信号
   を生成する第２の書き込みアドレス生成手段と、前記第
   １の書き込みアドレス生成手段と前記第２の書き込みア
   ドレス生成手段とを切り換える第１のスイッチと、 第１のデータレート用の前記メモリから出力されるデー
   タの読み出しアドレスを制御する信号を生成する第１の
   読み出しアドレス生成手段と、第２のデータレート用の
   前記メモリから出力されるデータの読み出しアドレスを
   制御する信号を生成する第２の読み出しアドレス生成手
   段と、第１の読み出しアドレス生成手段と第２の読み出
   しアドレス生成手段とを切り換える第２のスイッチとを
   有し、 前記メモリへのデータの書き込みと前記メモリからのデ
   ータの読み出しを同時に行うことを特徴とするシャフリ
   ング装置。
2. 【請求項２】 複数のデータレートにおいて、メモリへ
   のデータの入力の順序と、前記メモリからのデータの出
   力の順序を変えると共に、次の前記メモリへのデータの
   入力順序を、先のデータの出力の順序で行うことを特徴
   とする請求項１記載のシャフリング装置。
3. 【請求項３】 複数のデータレートにおいて、１枚分の
   画像データを複数のブロックに分割し、該ブロック単位
   で、メモリへのデータの入力の順序と、前記メモリから
   のデータの出力の順序を変えると共に、ｎ枚目の前記メ
   モリへのデータの入力順序を、ｎ−１枚目の前記メモリ
   からのデータの出力の順序で行うことを特徴とする請求
   項１記載のシャフリング装置。
4. 【請求項４】 １枚分の画像データと等価な容量を有す
   るメモリにおいて、ｎ枚目の画像データが前記メモリに
   入力される前に、ｎ−１枚目の画像データの一部が前記
   メモリから出力され、ｎ枚目の画像データが前記メモリ
   に入力される前に前記メモリから出力されたｎ−１枚目
   の画像データの量と等価な量のメモリを追加することを
   特徴とする請求項１または、請求項２または、請求項３
   記載のシャフリング装置。
5. 【請求項５】 標準のデータレートの場合は、画像デー
   タ１フレーム分のメモリを使用し、高圧縮のデータレー
   トの場合は、画像データ１．２フレーム分のメモリを使
   用することを特徴とする請求項１または、請求項２また
   は、請求項３記載のシャフリング装置。
6. 【請求項６】 標準のデータレート換算で画像データ１
   フレーム分の容量のメモリに、高圧縮のデータレート換
   算で１．２フレーム分の画像データを記録するためのデ
   ータ並べ変え手段を有し、 標準のデータレートと高圧縮のデータレートで同一のメ
   モリを共用する事を特徴とする請求項１または、請求項
   ２または、請求項３または、請求項４または、請求項５
   記載のシャフリング装置。