KR100230159B1 - 신호 처리기 - Google Patents

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미따라이 후지오
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Abstract

신호 처리기는 서로 상이한 각종 처리를 수행하는 다수의 처리 회로와, 각 처리 회로에 공통으로 제공되는 메모리 회로와, 각 처리 회로와 메모리 수단 사이에 액세스 제어를 수행하는 제어 회로를 포함하고, 제어 회로는 각 처리 회로에 따라 상이한 단위로 어드레스 제어를 수행한다.

Description

신호 처리기
제1도는 본 발명에 따르는 신호 처리기의 구성을 도시한 블럭도.
제2(a)도 및 제2(b)도는 각각 제1도에 도시된 메모리의 구성을 개념적으로 설명하는 블럭도로서, 제2(a)도는 전체 구성을 도시하고 제2(b)도는 감지 증폭기를 도시하는 블럭도.
제3도는 제2(a)도 및 제2(b)도에 도시된 메모리에 대한 각 처리 블럭의 액세스 대응 관계를 설명하는 블럭도.
제4도는 제1도에 도시된 처리 회로의 구성을 도시하는 블럭도.
제5도는 분주 회로의 구성을 도시하는 블럭도.
제6도는 분주 회로의 구성을 도시하는 블럭도.
제7도는 분주 회로의 구성을 도시하는 블럭도.
제8도는 분주 회로의 구성을 도시하는 블럭도.
제9도는 어드레스 발생 회로의 구성을 도시하는 블럭도.
제10(a)도 내지 제10(h)도는 메모리 제어기의 조정을 설명하는 각각의 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
1 : 화상 데이타 I/O 블럭 2 : 오디어 처리 블럭
3 : 부호화/복호화 블럭 4 : 오류 정정 블럭
6 : 어드레스 변환 회로 8 : 메모리
11 : 메모리 제어기
본 발명은 각종 데이타, 특히 화상 테이타(image data)를 부호화 및 복호화하는 신호 처리기에 관한 것이다.
방대한 량의 각종 데이타를 부호화하여 데이타량을 감소시키므로써 비교적 저 전송률로 데이타를 전송할 수 있는 각종 장치가 개발되어 왔다.
예를 들면, 자기 테이프와 같은 기록 매체에 화상 데이타를 기록하는 디지탈 VTR의 경우, 대략 124 MBps의 입력 화상 데이타를 그것의 1/5 크기인 25 MBps로 압축시키도록 명시되는 표준이 제정되어 왔다.
상술한 이러한 표준을 기초로 하는 디지탈 VTR에서는 입력 데이타는 DCT 변환후에 양자화되고 양자화된 데이타는 가변길이 부호화로써 압축된다. 또한, 데이타를 양자화하는 양자화 단계는 각종 매개변수에 따라 변경되며, 가변 길이 부호화된 데이타량이 고정되도록 레이트(rate)가 제어된다.
프레임간 시프트 보상 기능이 있는 예측 부호화를 사용한 입력 화상 데이타의 압축과, 또한 상술한 바와 같은 DCT, 양자화 및 가변 길이 부호화를 사용한 화상 데이타의 압축을 규정하는 MPEG 표준이 현재 제정 중에 있으며, 이러한 표준을 따르는 CD-ROM 및 다른 장치와 같은 각종 장치가 개발되고 있다.
상술한 바와 같이 각종 장치에 사용되는 부호화/복호화 장치는 다수의 독립된 메모리를 사용한다.
즉, 예를 들면, 디지탈 VTR의 경우에는, 입력 화상 데이타를 임시로 저장하는 비디오 메모리와 기록전에 부호화가 완료된 부호화된 데이타를 저장하는 트랙 메모리가 요구되며, 종래의 기술에서는 이들 메모리가 개별적으로 제공되어 있다.
MPEG 표준을 기반으로하는 장치에는 입력 버퍼 메모리 및 움직임 보상용의 기준 버퍼 메모리와 같은 다수의 독립된 메모리가 제공된다.
그러나, 이러한 다수의 메모리가 개별적으로 제공되고 독립적으로 제어되는 경우, 이러한 메모리 제공은 전반적으로 신호 처리기의 비용 상승의 원인이 되어 왔다.
상술한 사실에 입각하여 이루어진 본 발명의 목적은 비용을 감소시킬 수 있는 신호처리기를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 실시예는 서로 다른 각종 처리 단계를 수행하는 다수의 처리 수단, 다수의 처리 수단에 공통으로 제공되는 메모리 수단, 그리고, 처리 단계와 메모리 수단 간의 액세스(access)를 제어하는 제어 수단을 구비하는 신호 처리기를 제공하며, 제어 수단은 처리 단계에 따라 다른 단위(單位)로 어드레스 제어를 수행한다.
상술한 목적을 달성하기 위한 본 발명의 다른 실시예는 서로 다른 각종 처리단계를 수행하는 다수의 처리 수단, 다수의 처리 수단에 공통으로 제공되는 메모리 수단, 그리고, 처리 단계와 메모리 수단 간의 액세스를 제어하는 제어 수단을 구비하는 신호 처리기를 제공하고, 제어 수단은 처리 우선 순위가 높은 데이타의 액세스를 우선적으로 시분할 처리할 수 있다.
또한, 상술한 목적을 달성하기 위한 본 발명의 또 다른 실시예는 서로 다른 각종 처리 단계를 수행하는 다수의 처리 수단, 다수의 처리 수단에 공통으로 제공되는 메모리 수단, 처리할 다수 유형의 데이타에 매개변수를 설정하는 수단, 그리고, 처리 단계와, 메모리 간의 어드레스 제어를 수행하는 제어 수단을 구비하는 신호 처리기를 제공하며, 제어 수단은 상기 데이타에 상응하는 매개변수에 따라 어드레스 제어를 다르게 행한다.
상술한 실시예에 따라, 처리 단계와 메모리 수단 간의 액세스 제어를 수행하기 위한 제어 수단이 제공되며, 각종 처리는 제어 수단에 의한 처리 단계에 따라 서로 다른 단위로 어드레스 제어에 의해 단일 메모리에 의해서도 수행될 수 있다.
상술한 실시예는 각종 처리 단계와 메모리 수단 간의 액세스 제어를 행하도록 제어 수단을 구성함으로써 각종 처리에 대하여 단일 메모리 수단이 동시에 사용될 때에도, 고속 처리를 수행할 수 있으며, 처리 우선 순위가 높은 데이타의 액세스동작을 우선적으로 수행하고 시분할 처리를 실시할 수 있다.
또한, 상술한 실시예에 따르면, 처리할 다수 유형의 데이타에 따라 매개변수를 설정하는 수단, 처리 단계와 메모리 수단 간의 어드레스 제어를 수행하는 제어 수단이 제공되고, 제어 수단은 상술한 각 데이타에 따르는 매개변수에 따라 어드레스 제어를 변경하므로써 각종 포맷의 데이타에 쉽게 적용될 수 있다.
상술한 사실에 따른 본 발명의 목적은 비용을 감소시키고 공통 메모리 수단이 사용될 때에 요구되는 처리 속도로 데이타를 처리할 수 있는 신호 처리기를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 실시예의 목적은 서로 다른 다수의 처리 수단, 다수의 처리 수단에 공통으로 제공되는 메모리 수단, 동작 모드를 지정하는 모드 지정 수단, 그리고, 모드 지정 수단에 의해 설정되는 동작 모드에 따라 처리 수단과 메모리 수단 사이의 액세스 제어를 수행하며 동작 모드에 따라 액세스 제어의 우선 순위를 변경하는 제어 수단을 구비하는 신호 처리기를 제공하는데 있다.
상술한 실시예는 동작 모드에 따라 액세스 제어의 우선 순위를 변경시키므로써 각 동작 모드에 대한 최적의 제어와 동작 목적에 따른 고속 동작을 수행할 수 있다.
또한, 상술한 본 발명은 처리 내용에 따라 고속 액세스와 비용을 감소시킬 수 있는 단일 처리기를 제공하려고 하는 것이다.
본 발명에 따르는 또 다른 실시예는 신호 처리기를 제공하려는 것으로, 이 신호 처리기는 소정 데이타 단위로 서로 다른 각종 처리를 수행하는 다수의 처리 수단과, 각 처리 수단에 공통으로 제공되며 소정 단위로 데이타의 고속 전송을 할 수 있는 입력/출력 부분을 가지는 메모리 수단을 제공하고, 입력/출력 부분에서 고속 전송을 가능하게 하는 소정 데이타 단위는 각 처리 수단에 대한 데이타 단위에 적용가능하도록 적합한 것을 특징으로 한다.
이 실시예는 입력/출력 부분에서의 고속 전송을 가능하게 하는 소정 데이타 단위를 각 처리 수단에 대한 데이타 단위에 적용가능하도록 적합화시키므로써 고속 판독/기록 동작을 수행할 수 있다.
본 발명의 다른 목적 및 특징은 후속되는 설명 및 첨부 도면으로부터 명백해질 것이다.
본 발명의 바람직한 실시예는 제1도 내지 제10(h)도를 참조하여 상세히 기술될 것이다.
제1도는 본 발명에 따르는 실시예의 구성을 도시하는 블럭도이며, 이 실시예는 본 발명을 디지탈 VTR에 사용되는 LSI화된 CODEC용 처리 회로에 적용한 것이다.
이 실시예는 병렬로 제공되는 두 채널 처리 유닛 A 및 B와, 입력 데이타의 유형에 따라 시분할 모드에서 소정 데이타를 이들 처리 유닛으로 분할시키는 데이타 인터페이스 C를 구비하고, 처리 유닛 각각은 LSI화된 처리 회로 및 메모리를 구비한다.
이 실시예의 처리 유닛은 SD 대응 화상 데이타 및 오디오 데이타를 실시간에서 처리할 수 있다. 이 실시예에서, 병렬로 배치된 이들 처리 유닛은 HD 대응 화상 데이타 및 오디오 데이타를 실시간 처리할 수 있는데 적합하며, 이 HD 화상 데이타의 프레임당 볼륨(volume)은 시분할 모드에서 처리할 화상 데이타 및 오디오 데이타를 각 처리 회로로 공급하므로써 상술한 SD 화상 데이타보다 2배 크다.
제1도에 도시된 바와 같이, 상술한 처리 유닛의 각 처리 회로는 대략 화상 데이타 I/O 블럭(1), 오디오 처리 블럭(2), 부호화/복호화 블럭(3), 오류 정정 블럭(4) 및 부호화 데이타 I/O 블럭(5)을 포함하고, 이들 블럭은 외부 메모리(8)로/로부터 어드레스 변환 회로(6) 및 메모리 인터페이스(7)를 통하여 데이타를 송신 및 수신한다.
이들 처리 회로의 동작은 외부 마이크로컴퓨터(10)로부터 CPU 인터페이스(9) 및 내부 시스템 버스 SB1을 통하여 상기 각 블럭으로 제공되는 소정 커맨드(commands)로써 제어되고, 외부 마이크로컴퓨터(10)는 외부 시스템 버스(2)를 통하여 데이타 인터페이스를 제어하고 각 처리 유닛이 시분할 처리를 수행하도록 한다.
클럭의 상승에 동기되는 데이타 및 어드레스의 버스트(burst) 전송을 할 수 있는 SDRAM(Synchronous DRAM)은 이 실시예에서 메모리(8)로서 사용되고, 두 채널 메모리 어레이 M1 및 M2, 제공되는 기준 클럭 CL1, CL2, CL3 및 CL4중의 하나를 선택적으로 출력하는 클럭 버퍼(81), 후술하는 메모리 제어기로부터의 제어 신호에 따라 메모리 어레이의 판독/기록 모드를 교대로 설정하는 모드 제어기(82), 어드레스 변환 회로(6)로부터 제공되는 어드레스 데이타에 따라 메모리 어레이에 어드레스를 지정하는 어드레스 제어기(83), 직렬/병렬 변환을 위한 시프트 레지스터(84), 그리고, 입력/출력을 위한 버퍼 메모리(85)를 구비한다.
상술한 바와 같은 메모리(8)에서 각 메모리 어레이는 메모리 셀(DRAM)(86A 및 86B)과 이들 메모리 셀에 개별적으로 제공되는 감지 증폭기(87A, 87B)를 구비한다. 메모리 외부의 외부 장치로/로부터의 데이타 전송 속도 및 내부 뱅크에서의 동작 속도는 클럭과 동기되는 이들 감지 증폭기에 의해 유지되는 소정 양의 데이타를 버스트-전송하므로써 독립적으로 설정될 수 있으며, 전반적으로 고속 판독/기록이 가능해진다.
또한, 이 실시예에서 감지 증폭기(87A, 87B)는 각각 제2(b)도에 도시된 8×64(8×8) 픽셀량을 가지며, 8-픽셀 단위로 버스트 전송을 수행하는데 적합하다.
상술한 바와 같은 메모리(8)에서 메모리 셀(86A, 86B)의 각 메모리 공간은 1프레임 용량을 가지는 비디오 메모리(VM) 영역과 1 프레임의 부호화 데이타를 저장하는 용량을 가지는 트랙 메모리(TM) 영역을 구비하고, 각 영역들에서의 메모리 셀은 교대로 각 1프레임에 대한 기록 모드 및 판독 모드로 설정된다. 처리 블럭은 처리 모드에 따라 감지 증폭기(87A, 87B)를 통하여 VM 또는 TM 영역으로/으로부터 데이타를 송신 및 수신한다.
즉, 제3도에 도시된 바와 같이, 화상 데이타 I/O 블럭(1)은 단지 VM 영역으로/으로부터 데이타 전송을 수행하고, 부호화/복호화 블럭(3)은 VM 영역 및 TM 영역의 모두로/로부터 데이타 전송을 수행하는데, 즉, VM 영역으로부터 데이타를 판독하고 이를 부호화하여 부호화된 데이타를 부호화 동작으로 TM 영역에 기록하고, TM 영역으로부터 데이타를 판독하고 이를 복호화하여 복호화된 데이타를 VM 영역에 기록한다.
유사하게, 오디오 처리 블럭(2), 오류 정정 블럭(4) 및 부호화 데이타 I/O 블럭(5)은 단지 TM 영역으로/으로부터 데이타 전송을 수행한다.
상술한 영역에서의 어드레스 공간은 각각 제3도에 도시된 바와 같은 구성을 가진다.
즉, 부호화되지 않은 화상 데이타(Y, Cr, Cb)는 VM 영역에 픽셀 형태로 기록되고, 화상 데이타(프레임당 수평 720 픽셀×수직 480 픽셀)는 수평 방향으로 5블럭, 수직 방향으로 10블록으로 형성되는 50개의 수퍼 매크로 블럭(super macro blocks:SMB)으로 분할된다. 수퍼 매크로 블럭의 각각은 휘도 데이타를 위한 4개의 DCT 블럭과 색차 데이타를 위한 하나의 DCT 블럭으로 각각 구성되는 27개의 매크로 블럭(MB)을 포함한다.
각 DCT 블럭은 8×8 픽셀을 포함한다.
상술한 수의 픽셀로 형성되는 1 프레임의 화상 데이타는 부호화된 후에 자기 테이프의 10 트랙상에 기록되고, 상술한 바와 같은 수평 방향으로 배열된 5개의 수퍼 매크로 블럭에 대응하는 아직 부호화되지 않은 화상 데이타는 1 트랙에 대응한다.
따라서, 이 VM 영역을 액세스하기 위한 어드레스로서, 각 픽셀의 수평 및 수직 방향에 대응하는 수평 및 수직 트랙 번호 Tr, 각 블럭에서 수퍼 매크로 블럭번호(SMB), 각 수퍼 매크로 블럭에서 매크로 블럭 번호(MB) 및 각 매크로 블럭에서 DCT 블럭 번호(DCT)를 사용하는 것이 바람직하다.
다른 한편으로, TM 영역에서, 부호화된 화상 데이타, 오디오 데이타 및 오류 정정 데이타는 분할되어 10개의 트랙에 저장되고, 148개의 싱크 블럭(sync block: SB)이 각 트랙에 대응하는 영역에 저장된다.
각 싱크 블럭은 싱크 데이타(sync), ID 데이타(ID), 오디오 데이타, 화상 데이타 및 패리티(parity)를 포함하고, 화상 데이타 및 오디오 데이타는 심볼에 대응한다.
따라서, TM 영역을 액세스하기 위한 어드레스로서 트랙 번호(Tr), 각 트랙에서의 싱크 블럭 번호(SB) 및 각 싱크 블럭에서 심볼 번호(Symbol)를 사용하는 것이 바람직하다.
상술한 바와 같이, 각 블럭이 메모리(8)를 액세스하는 것이 메모리 제어기(11)에 의해 조정 및 제어되고, 어드레스 제어는 어드레스 변환 회로(6)에서 수행된다.
즉, 재생 모드 또는 기록 모드와 같은 동작 모드 유형을 지정하는 커맨드는 CPU 인터페이스(9)를 통해 접속되는 외부 마이크로컴퓨터(CPU)(10)로부터 버스SB3를 통하여 메모리 제어기(11)로 전송되고, 메모리 제어기(11)는 이 커맨드에 따라 데이타 전송의 우선 순위에 따른 스케줄링을 실행하고 버스 SB3를 통하여 각 처리 블럭으로부터 전송되는 요청에 따라 각 처리 블럭과 메모리(8) 사이의 데이타 전송을 조정한다.
CPU가 동작 스위치 SW에 의해 설정되는 동작 모드를 판독할 때, 이 커맨드는 출력되고, 예를 들어, 부호화(기록) 모드, 복호화(재생) 모드 및 VTR에서의 소정 재생 모드와 같은 각종 동작 모드에 대응한다.
이들 커맨드에 의해 지정되는 동작 모드는 상술한 이들 모드로 제한되지 않으며, 예를 들어, 화상 합성을 위한 편집 및 더빙(dubbing)과 같은 다른 동작을 포함한다.
어드레스 생성 회로(6)는 각 처리 블럭에서의 처리 모드 및 메모리(8)의 어드레스 공간에 응답하여 데이타의 최적 단위로 어드레싱을 할 수 있도록 각 처리 블럭에 대하여 후술될 소정 어드레스를 생성한다. 어드레스 생성 회로(6)는 각 처리 블럭으로부터 전송되며 처리 모드에 따라 최적 어드레스 모드를 나타내는 각종 어드레스 데이타에 따라 소정 어드레스를 생성한다.
이 어드레스 생성 회로(6)에서의 어드레스 생성 동작은 CPU(10)로부터 전송되는 화상 유형에 따라 가변적으로 설정되는데, 예를 들면 처리할 화상 중 SD 또는 HD 또는 NTSC 또는 PAL과 같은 유형(크기)에 따라 서로 다른 어드레스가 발생된다.
다른 한편으로, 각 처리 회로의 구성요소 부분은 클럭 발생기(12)부터 발생되는 4 종류의 클럭과 동기시키는 작용을 한다.
이 클럭 발생기(12)는 입력 신호로부터 추출되는 동기 신호 H.syc 및 V.sync 및 내부 기준 클럭에 따라 화상 데이타 I/O 블럭(1)에 제공되며 입력 신호에 동기되는 제1 클럭 CL1(이 실시예에서 13.5 MHz), 오디오 데이타의 처리를 수행하기 위하여 오디오 처리 블럭(2)으로 제공될 제2 클럭 CL2(이 실시예에서 48 KHz), 부호화/복호화, 오류 정정 및 메모리에 대한 판독/기록 동작을 수행하기 위하여 부호화/복호화 블럭(3), 오류 정정 블럭(4) 및 메모리(7)로 제공될 제3 클럭 CL3(이 실시예에서 67.5 MHz), 그리고, 기록 매체로/로부터 기록/재생을 수행하기 위하여 부호화 데이타 I/O 블럭(5)으로 제공될 제4 클럭 CL4(이 실시예에서 41.85 MHz)를 발생하고, 이들 클럭을 각 블럭으로 제공한다. 처리 블럭들은 제공되는 클럭에 따라서 처리 동작을 실행한다.
이제, 각 처리 회로를 상세히 후술할 것이다.
각 처리 블럭의 구성은 후술한다.
화상 데이타 I/O 블럭(1)은 A/D 변환기(101), D/A 변환기(102), 비디오 인터페이스(103), 파인더 인터페이스(finder interface)(104), 캐랙터 발생기(character generator)(105), 기준 신호 발생기(106), 그리고, 어드레스 데이타 및 어드레스 제어에 관련된 각종 데이타를 발생하는 어드레스 발생 회로(107)를 구비한다.
A/D 변환기(101)는 SD 대응 휘도 신호 Y와 색차 신호 Cr 및 Cb, 또는 HD 대응 휘도 신호 Y와 색차 신호 Cr 및 Cb를 디지탈화하는데 사용된다. 휘도 신호는 13.5 MHz 또는 40.5 MHz와 동기되는 소정 주기에서 디지탈화되고, 색차 신호 Cr 및 Cb는 1/4 주기에서 디지탈화되어 각각 8 비트 데이타로서 출력된다.
이들 주파수는 입력 신호의 유형에 따라 가변적으로 설정된다.
기준 신호 발생기(106)는 입력 화상 신호로부터 동기 신호 H.sync 및 V.sync를 추출하여 이들을 출력한다.
어드레스 발생 회로(107)는 제5도에 도시된 바와 같이 대략 직렬로 접속되는 1/8 분주기(1071), 1/720 분주기(1072), 1/480분주기(1073) 및 1/2 분주기(1074)를 포함하고, 클럭 발생 회로(12)로부터 제공되는 클럭 CL1을 이들 분주기에 의해 분주하여 수평 방향 및 수직 방향으로 어드레스를 발생하기 위한 데이타 h 및 v와, 1 프레임에 대한 기록 모드/판독 모드의 전환 타이밍을 표시하는 신호 Fr를 출력하여 어드레스 발생 회로(6)로 이들 데이타를 제공한다.
어드레스 발생 회로(107)가 휘도 데이타에 대한 어드레스 데이타를 출력하도록 동작하지만, 4:1:1 성분 신호를 처리하기 위한 이 실시예에서 색상 데이타에 대한 어드레스 발생 회로에는 어드레스 발생 회로(107)와 동일한 분주기의 전 단계에서 클럭 CL1을 1/4로 분주시키는 1/4 분주기가 제공된다.
비디오 인터페이스(103)는 시분할 모드로 입출력되는 휘도 신호 및 2개의 색차 신호를 각각 표시하는 데이타 Y, Pr 및 Pb를 어드레스 발생 회로(107)로 출력한다.
또한, 1/8 분주기(1071)의 출력은 요청 발생기(1075)로 제공되며, 이렇게 분주된 출력과 동기되는 요청 req1가 출력된다.
따라서, 화상 데이타 I/O 블럭(1)은 입력 화상 신호를 수신하고 소정 화상 데이타를 출력하고 또한 어드레스 데이타 h 및 v에 관련된 데이타 Y, Pb, Pr 및 Fr를 어드레스 변환 회로(6)로 출력하고, 메모리(8)의 액세스를 요청하기 위한 요청 rep1을 메모리 제어기(11)로 출력한다.
다음, 오디오 처리 블럭(2)을 설명한다.
이 오디오 처리 블럭(2)은 A/D 변환기(201), D/A 변환기(202), 오디오 데이타에 대한 디지탈 처리기(DSP) 및 어드레스 발생 회로(204)를 포함한다. 오디오 처리 블럭(2)은 소정 모드에 따라 A/D 변환기(201)에서 48 KHz 또는 32 KHz로 입력 오디오 신호의 샘플링을 행하고 16 비트의 오디오 신호를 디지탈화하여 2 채널 디지탈 오디오 데이타를 얻거나, 또는 입력 오디오 신호를 32 KHz로 샘플링하여 오디오 신호를 12 비트로 디지탈화(비선형)하여 4 채널 디지탈 오디오 신호를 얻고, 동시에 오디오 데이타에 대하여 디지탈 처리기(203)에서 앰퍼시스(emphasis) 처리를 수행하고 디지탈화된 샘플 데이타를 바이트 단위 심볼로 변환시킨다.
이렇게 구해진 오디오 데이타는 소정 타이밍에서 데이타 버스를 통하여 메모리(7)로 전송되어 기록된다.
이 실시예에서, 어드레스 생성 회로(204)가 발생하는 심볼(A Symbol)은 오디오 데이타에 속하는 어드레스 데이타로서 어드레스 변환 회로(6)로 출력되고, 요청 req5는 메모리 제어기(11)로 출력된다.
상술한 바와 같이, 오디오 처리 블럭(12)은 소정의 모드에 따라 입력된 오디오 신호를 심볼로 환산하여 디지탈 오디오 데이타로 변환하여 어드레스를 발생시키기 위한 데이타 및 메모리 제어기(11)에 메모리(8)의 액세스를 요청하는 요청 req5로서 상기 심볼을 어드레스 변환 회로(6)로 출력한다.
이어서, 부호화/복호화 블럭(3)을 설명한다.
이 부호화/복호화 블럭(3)은 DCT 변환 또는 역 DCT 변환을 위한 변환 회로(301), 양자화 또는 역 양자화를 위한 양자화 회로(302), 가변 길이 부호화 또는 가변 길이 복호화를 위한 부호화/복호화 회로(303), 및 어드레스 발생 회로(304)를 포함하고, 변환 회로(301)에서 DCT 변환 모드(8×8 픽셀 변환 모드 또는 8×4×2 픽셀 변환 모드)를 결정하는 움직임 검출 회로(305), 양자화 단계의 클래스(class)를 결정하는 활동 계산 회로(306) 및 양자화 회로(302)에서 양자화 단계를 결정하고 부호량을 제어하는 부호량 제어 회로(307)가 제공된다.
이경우, 부호화/복호화 블럭(3)에서 DCT 블럭, 매크로 블럭 및 수퍼 블럭의 단위는 상술한 각 회로에서 처리를 위한 단위로서 사용된다.
부호화/복호화 블럭(3)에서 어드레스 발생 회로(304)는 어드레스 데이타로서 이들 단위 데이타를 출력한다.
NTSC 시스템을 위한 디지탈 VTR에서, 1 프레임의 화상 데이타는 10개의 트랙(PAL 시스템의 경우에는 12 트랙)상에 기록되고 5개의 수퍼 블럭에 대한 데이타가 각 트랙에 배정된다.
이 실시예에서 부호화/복호화 블럭(3)의 어드레스 발생 회로(304)는 각 블럭에서의 수퍼 블럭 번호 Trk를 어드레스 발생용 데이타로서 어드레스 발생 회로에 제공한다.
상술한 바와 같이 데이타를 출력하는 어드레스 발생 회로(304)는 제6도에 도시된 바와 같이 대략 1/64 분주기(3041), 1/4 분주기(3042), 1/5 분주기(3043), 1/27 분주기(3044) 및 1/10 분주기(3045)를 포함되고, 클럭 발생 회로(12)가 제공하는 클럭 CL3는 이들 분주기에 의해 분주되고, 처리의 단위를 나타내는 데이타는 부호화/복호화 블럭(3)에서 어드레스 데이타로서 어드레스 변환 회로(6)로 제공된다.
1/64 분주기(3041)의 출력은 요청 발생기(3046)로 제공되고, 이 분주된 출력과 동기되는 요청 req4가 출력된다.
부호화/복호화 블럭(3)은 부호화 동작(기록시 동작)이 수행되거나 또는 복호화 동작(재생시 동작)이 수행됨을 나타내는 데이타를 어드레스 발생용 데이타로서 출력한다.
상술한 부호화/복호화 블럭(3)은 메모리(8)를 통하여 제공되는 처리된 화상 데이타를 부호화 또는 복호화하여 이를 출력한다. 동시에, 부호화/복호화 블럭(3)은 각종 어드레스 발생용 데이타를 어드레스 변환 회로(6)로 제공하고, 메모리(8)에 대한 액세스를 요청하기 위한 요청 req4를 메모리 제어기(11)로 출력한다.
다음, 오류 정정 블럭(4)의 구성을 설명한다.
오류 정정 블럭(4)은 오류 정정 회로(401), 신드롬 메모리(syndrome memory)(402) 및 어드레스 발생 회로(403)를 포함한다. 오류 정정 블럭(4)은 부호화/복호화 블럭(3) 및 오디오 처리 블럭(2)에 의해 발생되는 부호화 데이타에 오류 정정 부호를 부가하고, 이를 메모리(8)로 반송하고, 재생된 데이타에 포함된 오류 정정 부호를 검출하여 오류를 정정한다.
오류 정정 블럭(4)에서 어드레스 발생 회로(403)는 제7도에 도시된 바와 같이 대략 1/8 분주기(4031), 1/10 분주기(4032), 1/148 분주기(4033) 및 1/10 분주기(4034)를 구비하고, 클럭 발생 회로(12)로부터 제공되는 클럭 CL3를 이들 분주기로 분주하여, 각 트랙에서의 심볼 번호를 표시하는 심볼 데이타, 수퍼 매크로 블럭에서 매크로 블럭 번호 SB 및 트랙에서 수퍼 블럭 번호 Trk를 어드레스 발생 회로(6)로 제공하고, 1/8 분주기(4031)의 출력은 요청 발생기(4035)로 제공되고, 그리고, 메모리(8)에 대한 액세스를 요청하는 요청 req3가 어드레스 제어기(11)로 발생 및 출력된다.
오류 정정 회로(401)는 더빙 인터페이스(404)를 통하여 외부 유닛과 접속되고, 예를 들면 오류 정정된 데이타 또는 오류 정정후에 보간된 데이타를 외부 유닛으로 제공하는데 적합하다.
다음, 부호화 데이타 I/O 블럭(5)의 구성을 설명한다.
부호화 데이타 I/O 블럭(5)은 기록 및 재생 처리 회로(501), 예를 들면 기록 및 재생 증폭기와 같은 아날로그 처리 유닛(503)을 통하여 제공되는 아날로그 신호를 디지탈화하는 A/D 변환기(502), 그리고, 어드레스 발생용 데이타를 출력하기 위한 어드레스 발생 회로(504)를 포함한다.
기록 및 재생 처리 회로(501)는 부호화된 데이타를 DC 성분을 억제하므로써 자기 기록에 적당한 포맷으로 변조하는 변조 회로, 재생시에 사용하기 위한 파형 등가 회로, PLL 회로, 디지탈 복조 회로, 트래킹 제어 회로 및 어드레스 발생 회로(504)와 같은 각종 기능 회로를 포함하고, 클럭 CL4는 PLL 회로의 출력으로서 출력되어 A/D 변환기(502)로 제공된다.
부호화 데이타 I/O 블럭(5)의 어드레스 발생 회로(504)는 제8도에 도시된 바와 같이 대략 1/8 분주기(5041), 1/10 분주기(5042), 1/148 분주기(5043) 및 1/10 분주기(5044)를 구비하고, 클럭 CL4를 이들 분주기로 분주시켜 오류 정정 블럭(4)에서와 같이 상술한 바와 같은 심볼 데이타, 동기 블럭 번호 및 트랙 번호 Trk를 어드레스 발생 회로(6)로 제공하고, 1/8 분주기(5041)의 출력은 요청 발생기(5045)로 제공되고, 메모리(8)에 대한 액세스를 요청하는 요청 req2는 메모리 제어기(11)로 발생 및 출력된다.
상술한 바와 같은 신호 처리 회로의 각 블럭은 선택적으로 소정 기록 동작, 재생 동작 또는 외부 CPU(10)로부터 CPU 인터페이스(9)를 통하여 전송되는 커맨드에 따르는 특수 재생 동작을 수행한다.
CPU 인터페이스(9)는 메모리(8)로/로부터 서브 코드 버퍼(13)를 통하여 서브 코드를 전송하고, 이 서브 코드에 대한 데이타는 어드레스 데이타로서 어드레스 변환 회로(6)로 제공하고, 메모리(8)에 대한 액세스를 요청하는 요청 req2는 소정 타이밍에서 메모리 제어기(11)로 출력된다.
이 실시예에서 어드레스 제어는 각 처리 블럭의 어드레스 발생 회로로부터 제공되는 어드레스 데이타를 메모리(8)에서 각 메모리 영역에 대응하는 소정 어드레스로 변환시키는 어드레스 변환 회로(6)에서 수행된다.
제9도에 도시된 바와 같이 어드레스 변환 회로(6)에는 각 처리 블럭으로부터 어드레스 데이타 및 CPU 인터페이스(9)로부터 제공되는 매개변수 데이타 및 커맨드를 수신하고, 데이타 및 각 처리 블럭이 액세스하는 메모리(8)의 어드레스 공간을 기반으로 소정 데이타 단위의 데이타 및 데이타에 대한 어드레스를 출력하는 다수의 변환 포트(121, 122, 123, 124, 125, 126), 각 포트로부터 출력되는 데이타 Data 및 어드레스 Address를 선택적으로 메모리(8)로 제공하는 멀티플렉서(127), 그리고 래치 회로(128)가 제공된다.
각 변환 포트에는 각 처리 블럭으로부터 전송되는 어드레스 데이타의 수를 계수하는 카운터 Count가 제공되고, 카운터는 제공되는 어드레스 데이타를 계수하고, 이를 각 처리 블럭에 가장 적합한 포맷의 어드레스로 변환하여 출력한다.
즉, 제공되는 각 처리 데이타에 따라 어드레스 데이타 Y, Pb 또는 Pr에 대한 어드레스 데이타 h 및 v를 계수하고, 수평 방향으로 매 8 픽셀로 어드레스를 할당한다. 이 어드레스는 Fr로 지정되는 프레임 단위로 갱신되고, 2 메모리 셀에 대한 기록 모드 및 판독 모드는 교대로 Fr로 지정되는 1 프레임에 대하여 설정된다.
메모리(8)는 멀티플렉서(127)를 통하여 변환 포트(121)에 의해 출력되는 화상 데이타 및 어드레스를 수신하고, 화상 데이타는 어드레스가 지정된 메모리(8)상의 소정 메모리 셀에 기록된다.
메모리(8)로/로부터 화상 데이타를 판독/기록하는 동안, 변환 포트(121)는 메모리(8)의 감지 증폭기(82)에 의해 버스트 전송을 허용하는 8 픽셀 단위로 데이타를 처리한다. 이 실시예는 감지 증폭기(82)가 버스트 전송을 수행할 수 있는 8 픽셀 단위로 어드레싱하므로써 고속 기록/판독 동작을 가능하게 하는데 적합하다.
또한, 이 실시예에서, 감지 증폭기(82)의 용량을 8×8×8 픽셀로 설정하므로써 DCT 블럭 단위로 8×8 픽셀 처리시에 수직 8 픽셀뿐만 아니라 수평 8 픽셀의 고속 기록/판독이 가능해진다.
유사하게, 어드레스 발생 회로(6)는 다른 처리 블럭과 메모리(8) 사이로 전송할 데이타 단위로 각 블럭으로부터 전송되는 어드레스 발생용 데이타를 계수하고, 각 블럭에 대응하는 어드레스를 지정한다.
환언하면, 데이타가 오디오 처리 블럭과 메모리(8) 사이로 전송되는 경우에 심볼에 의해 심볼단위의 어드레스가 발생되고, 데이타가 부호화/복호화 블럭(3)과 메모리(8) 사이로 전송되는 경우에 매크로 블럭, 수퍼 매크로 블럭 및 트랙 번호에 따라 어드레스가 발생되고, 데이타가 오류 정정 블럭(4) 또는 부호화 데이타 I/O 블럭(5)과 메모리(8) 사이로 전송되는 경우에 심볼, 수퍼 매크로 블럭 및 트랙 번호에 따라 어드레스가 발생된다.
구체적으로, 오디오 처리 블럭(2)에 대응하는 변환 포트(122)는 오디오 처리 블럭(2)가 출력하는 어드레스 발생용 데이타 심볼 및 매개변수 데이타를 수신하고, 이들 데이타를 기반으로 심볼에서의 오디오 처리 데이타를 출력하여 메모리(8)에 데이타를 기록함으로써, 메모리(8)로/로부터 심볼단위의 오디오 데이타를 전송 및 수신한다.
부호화/복호화 블럭(3)은 수퍼 블럭에서 매크로 블럭 번호 SMB, 매크로 블럭에서 DCT 블럭 번호 MB, 각 트랙에서 수퍼 블럭 번호 Trk, 그리고, 부호화 동작(기록시 동작)을 표시하는 동작 데이타 R/P 또는 복호화 동작(재생시 동작)을 출력하고, 코덱 포트(codec port)(123)는 메모리(8)로/로부터 오디오 데이타를 전송한다.
이하, 유사하게, 서브 코드 포트(124), 오류 정정 포트(125), 그리고, 기록 및 재생 포트(126)는 각각 오류 정정 블럭(4), 부호화 데이타 I/O 블럭(5) 및 서브 코드 버퍼로부터 제공되는 어드레스 발생 데이타 및 매개변수 데이타에 따라 소정 어드레스 데이타를 발생한다.
따라서, 어드레스 발생 회로의 각 포트는 각 블럭이 제공하는 어드레스 발생용 데이타에 따라 각 처리 블럭이 처리하는 데이타의 포맷 및 메모리(7)의 어드레스 공간에 가장 적합한 포맷으로 단위 데이타에 대응하는 어드레스를 발생 및 출력한다.
어드레스 변환 회로(6)는 매개변수 데이타에 따라 카운터 Count의 리셋 타이밍을 전환하므로써 입력 화상의 유형에 응답하여 적합한 어드레스를 배정한다.
환언하면, 매개변수 데이타는 입력 화상 신호의 유형(시스템)을 지정하는데 사용되고, 어드레스 발생회로는, 입력 화상 신호는 입력 화상 신호가 SD 또는 HD와 NTSC 신호 또는 PAL 신호인가의 여부에 의한 각 시스템의 화상 크기 및 프레임 주기에 따르도록 카운터의 제어를 전환시킨다.
어드레스 변환 회로(6)는 상술한 매개변수 데이타의 지정에 따라 입력 화상 신호의 유형을 따르는 어드레싱을 수행한다.
이 실시예에서 조정 및 스케줄링은 메모리 제어기(11)에서 수행된다.
메모리 제어기는 처리 블럭마다 메모리(8)에 대한 액세스 시퀀스를 조정하고, 후술하는 바와 같은 동작 모드에 따라 액세스 우선 순위를 스케줄링하는 기능을 가진다.
요청은 각 블럭으로부터 요청 버스 SB3를 통하여 메모리 제어기(11)로 전송되고, 각종 커맨드 및 매개변수 데이타는 CPU 인터페이스(9)를 통해 접속되는 마이크로컴퓨터(CPU)(10)로부터 전송되고, 메모리 제어기는 각 블럭과 메모리(8)간의 조정을 수행한다.
메모리 제어기(11)에 의한 조정은 소정 우선 순위에 따라 메모리(8)에 대한 각 블럭의 액세스를 배정하고, 어드레스 변환 회로(6)의 각 처리 블럭에서 버퍼 메모리 BF에서 대기 시간을 조정함으로써 버스상의 충돌을 막으려는 것이다.
다음, 기록 동작시 이러한 조정 동작을 설명한다.
상술한 바와 같이, 기록시의 조정은 다음 단계의 순서로 부호화(기록) 모드에서의 우선 순위로서 설정된다. 즉, 메모리(8)에 입력 데이타를 기록하는 단계, 데이타 기록을 위하여 메모리(8)로부터 부호화 데이타를 판독하는 단계, 오류 정정시 메모리(8)를 액세스하는 단계, 부호화시 메모리(8)를 액세스하는 단계, 메모리(8)로/로부터 오디오 데이타를 기록 및 판독하는 단계, 그리고, 서브 코드 데이타의 처리시 메모리(8)를 액세스하는 단계로 설정된다.
입력 데이타는 제10(a)도 내지 제10(h)도에 도시된 바와 같이 메모리(8)에 기록된다. 즉, 허가 신호(acknowledge signal) ack는 화상 데이타 I/O 블럭(1)로부터 메모리 제어기(11)로의 요청 req1에 따라 반송되고, 입력 데이타를 저장하는 메모리(8)는 이 허가 신호에 응답하여 소정 유닛에서 화상 데이타를 송신하고, 메모리 제어기(11)는 소정 어드레스를 지정하여 화상 데이타를 메모리(8)에 기록한다.
이어서. 부호화가 완료된 부호화 데이타는 부호화 데이타 I/O 블럭으로부터 요청 req2에 대응하는 허가 신호에 따라 메모리(8)로부터 판독되고, 화상 데이타가 메모리(8)로 판독된 후에 허가 신호가 출력된다.
오류 정정을 위한 액세스는 상술한 바와 같은 화상 데이타 및 부호화 데이타의 판독을 위한 메모리(8)에 대한 액세스외의 기간(제10(c)도에 화살표로 도시된 기간)에서 우선적으로 수행된다.
오류 정정 블럭(4)은 소정 타이밍에서 요청 req3를 메모리 제어기(11)로 송신하고, 메모리 제어기(11)는 이 요청에 따라 기간 t1내의 적절한 타이밍에서 허가 신호를 반송하여 메모리(8)에 대한 액세스를 허가하여 오류 정정을 수행할 수 있게 한다.
부호화 블럭(3)은 항상 부호화에 필요한 소정 데이타량이 메모리(8)에 저장될 때의 타이밍에서 요청 re14를 송신하고, 메모리 제어기(11)는 제10(e)도에 도시된 기간 t2내의 적절한 타이밍에서 허가 신호를 발생하여 부호화 블럭이 메모리(8)에 대하여 액세스할 수 있게 한다.
유사하게, 오디오 신호를 기록하기 위한 요청 req5는 항상 송신되며, 메모리 제어기(11)는 나머지 기간(제10(g)도에 도시된 기간) t3내의 소정 타이밍에서 오디오 블럭(2)에 대한 액세스를 허가한다.
서브 코드 신호를 처리하기 위한 액세스는 오디오 신호를 처리하기 위한 액세스와 동일하지만, 오디오 신호 처리가 우선적으로 수행되고, 나머지 기간 t4에서 액세스가 허가된다.
따라서, 이 실시예에서 메모리 제어기(11)는 메모리 버스를 조정하여 각 처리의 우선 순위에 따라 메모리(8)를 액세스하게 한다.
메모리 제어기(11)는 커맨드에 따라 메모리(8)에 대한 각 처리 블럭의 액세스의 우선 순위를 스케줄링한다.
다음, 메모리 제어기(11)에 의한 스케줄링 동작을 설명한다.
이 실시예에서, 메모리 제어기(11)는 동작 스위치에 의해 설정되는 기록 모드, 재생 모드 또는 특수 재생 모드와 같은 모드에 따라서 소정 우선 순위로 메모리(8)에 대한 각 블럭의 액세스를 조정한다.
환언하면, 기록 모드시, 입력 화상 데이타를 메모리(8)로 인출하는 것에는 최고 우선 순위가 주어지며, 그후의 우선 순위는 기록을 위한 부호화 데이타의 판독, 오류 정정을 위한 액세스, 압축을 위한 액세스, 오디오 데이타의 입력 및 출력을 위한 액세스, 그리고 서브 코드 데이타를 액세스하는 순서로 설정되고, 상술한 바와 같은 조정은 우선 순위에 따라서 수행된다.
유사하게, 재생시, 최고 우선 순위는 재생된 부호화 데이타를 메모리(8)로 인출하는데 주어지며, 그후의 우선 순위는 데이타 출력을 위한 액세스, 오류 정정시 액세스, 서브 코드 데이타를 처리하기 위한 액세스, 복호화를 위한 액세스 및 오디오 신호 처리를 위한 액세스에 주어진다. 이들 우선 순위는 기록 동작 및 재생 동작을 지정하므로써 전환된다.
또한, 특수 재생 처리시의 우선 순위는 기본적으로 재생시 우선 순위와 동일하지만, 서브 코드 데이타를 처리하기 위한 액세스가 우선적으로 수행된다.
상술한 실시예는 디지탈 VTR용 신호 처리 회로에 적용한 것이지만, 본 발명은 이들 실시예로 제약되지 않으며, 또한 예를 들어, MPEG 표준을 기반으로 한 부호화 및 복호화를 위한 데이타 전송 유닛에 적용가능하다는 것이 자명한다.
이러한 경우, 움직임을 보상하기 위한 처리 블럭, 국부 복호화를 위한 처리 블럭이 제1도에 도시된 처리 블럭에 새로 부가될 수 있으며, 메모리 제어기(11)에서의 조정으로서 부호화 및 복호화에 앞서 움직임을 보상하는 처리가 우선적으로 수행될 수 있다.
실시간 처리동안에는 상술한 실시예 보다 신속한 고속 처리가 요구되므로, 예를 들어, 기준 클럭 주파수를 대략 80 MHz로 설정할 필요가 있다.
상술한 설명으로부터 알 수 있는 바와 같이, 본 발명에 따른 실시예는 단일 메모리에 대한 다수의 처리 블럭 액세스를 행할시 각 처리 블럭에서 처리 모드에 따르는 최적의 어드레스 제어를 수행하므로써 각종 처리동안 동시에 하나의 메모리를 사용할 수 있다.
이 실시예에 따라서, 처리의 우선 순위에 따라 메모리에 대한 각 처리 블럭의 액세스를 조정 및 제어하므로써 하나의 메모리를 공용함에도 불구하고 소정 처리가 고속으로 수행될 수 있다.
따라서, 처리 동작들간의 타이밍 제어가 용이해질 수 있으며, 비용은 독립 메모리를 제공해야 하는 경우와 비교하여 감소될 수 있다.
또한, 본 실시예는 처리해야할 데이타 유형에 따르는 매개변수 데이타에 따라 어드레스 변환 수단의 동작을 전환 및 제어하므로써 특별한 구성을 부가하지 않고 다수 유형의 비디오 신호를 처리할 수 있다.
또, 상술한 설명으로부터 알 수 있는 바와 같이, 본 실시예는 지정된 동작모드에 따라 액세스에 대한 스케줄링을 수행하므로써 각 동작 모드에 응답하여 고속 처리를 수행할 수 있다.
상술한 설명으로부터 더 알 수 있는 바와 같이, 본 발명에 따르는 실시예는 소정 용량을 설정하므로써 메모리에 대한 각 처리 블럭의 고속 액세스를 수행할 수 있으며, 처리 블럭에서 처리 단위에 따라 메모리에 고속 판독/기록을 할 수 있다.

Claims (11)

  1. 신호 처리기에 있어서, 서로 다른 각종의 처리를 행하기 위한 다수의 처리 수단, 정보 데이타를 저장하며 상기 다수의 처리 수단에 의해서 공통으로 사용되는 메모리 수단, 기준 클럭을 발생시키기 위한 클럭 발생 수단, 상기 기준 클럭을 사용하여 상기 서로 다른 각종의 처리를 위한 적절한 각 어드레스를 발생시키기 위한 어드레스 변환 수단, 및 상기 다수의 처리 수단 각각이 각각의 처리 수단에 의해서 행해지는 처리의 종류를 위해서 적절한 어드레스를 사용하여 상기 메모리 수단을 순차적으로 액세스할 수 있게 하는 제어 수단을 포함하는 신호 처리기.
  2. 제1항에 있어서, 상기 다수의 처리 수단은 화상 데이타 I/O 수단, 오디오 데이타 처리 수단, 부호화 수단 및 부호화 데이타 I/O 수단을 포함하는 신호 처리기.
  3. 제1항에 있어서, 상기 다수의 처리 수단은 화상 데이타 I/O 수단, 복호화 수단, 오류 정정 수단 및 부호화 데이타 I/O 수단을 포함하는 신호 처리기.
  4. 제1항에 있어서, 상기 메모리 수단은 SDRAM을 포함하는 신호 처리기.
  5. 제1항에 있어서, 상기 클럭 발생 수단은 상기 각 처리 수단에 대하여 그 주파수가 다른 기준 클럭을 제공하는 신호 처리기.
  6. 제1항에 있어서, 상기 정보 데이타는 화상 데이타 또는 오디오 데이타인 신호 처리기.
  7. 제1항에 있어서, 상기 다수의 처리 수단의 각 우선 순위를 설정하기 위한 설정 수단을 더 포함하며, 상기 제어 수단은 상기 각 처리 수단에 의해서 행해지는 처리의 종류를 위한 적절한 어드레스와 상기 각 처리 수단의 각 우선 순위에 따라, 상기 다수의 처리 수단 각각이 상기 메모리 수단을 순차적으로 액세스하도록 하는 신호 처리기.
  8. 제7항에 있어서, 다수의 동작 모드 중 하나를 지정하기 위한 모드 지정 수단을 더 포함하며, 상기 우선 순위는 상기 모드 지정 수단에 의해서 지정된 동작 모드에 따라서 변경되는 신호 처리기.
  9. 제8항에 있어서, 상기 다수의 동작 모드는 기록 모드 및 재생 모드를 포함하는 신호 처리기.
  10. 제8항에 있어서, 상기 다수의 동작 모드는 부호화 모드 및 복호화 모드를 포함하는 신호 처리기.
  11. 제2항에 있어서, 상기 부호화 수단은 화상 데이타를 직교 변환하기 위한 직교 변환 수단과 변환된 화상 데이타를 양자화하기 위한 양자화 수단을 포함하는 신호 처리기.
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