DE69535164T2

DE69535164T2 - Signalverarbeiter

Info

Publication number: DE69535164T2
Application number: DE69535164T
Authority: DE
Inventors: Shinichi Yamashita; Kazuhiko Haruma
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-10-27
Filing date: 1995-10-26
Publication date: 2007-06-28
Anticipated expiration: 2015-10-27
Also published as: US7114039B2; EP0710029A2; DE69526025D1; EP1158808B1; DE69535164D1; CN1160641C; EP0710029B1; EP1158808A2; EP1158808A3; EP0710029A3; CN1144361A; KR100230159B1; US6732240B2; KR960015518A; US20030212867A1; US20020019914A1; US6330644B1; DE69526025T2

Description

ALLGEMEINER STAND DER TECHNIK
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf einen Signalprozessor zum Codieren und Decodieren verschiedener Arten von Daten, insbesondere von Bilddaten.
Zum Stand der Technik
Verschiedene Arten von Vorrichtungen sind entwickelt worden, um die Datenübertragung mit einer relativ niedrigen Übertragungsrate durch Codieren großer Mengen verschiedener Daten, um die Datenmenge zu verringern, zu ermöglichen.
Für einen digitalen VTR zur Aufzeichnung von Bilddaten in einem Aufzeichnungsträger, wie einem Magnetband, ist beispielsweise eine Norm aufgestellt worden, die die Kompression eingegebener Bilddaten von ungefähr 124 MBps auf ungefähr 25 MBps ermöglicht, um so 1/5 der vorherigen Menge zu haben.
Im digitalen VTR, der auf dieser zuvor beschriebenen Norm fußt, werden die eingegebenen Daten nach DCT-Umsetzung quantisiert und durch längenvariables Codieren der quantisierten Daten komprimiert. Zusätzlich wird der Quantisierungsschritt zum Quantisieren der Daten gemäß verschiedener Parameter variiert, und die Rate wird so gesteuert, dass die Menge an Daten, die längenvariabel codiert sind, feststehend ist.
Die MPEG-Norm, die die Kompression eingegebener Bilddaten unter Verwendung einer Vorhersagecodierung mit Zwischenbildverschiebungskompensation und weiterer Kompression der Bilddaten unter Verwendung von DCT, Quantisieren und längenvariables Codieren wie zuvor beschrieben festlegt, wird momentan etabliert, und verschiedene Einrichtungen wie eine CD-ROM und andere, die die Norm unterstützen, werden entwickelt.
Eine Einrichtung zum Codieren/Decodieren, die in verschiedenen Geräten wie oben beschrieben verwendet wird, verwendet eine Vielzahl unabhängiger Speicher.
Das heißt, beispielsweise im Falle eines digitalen VTR sind ein Videospeicher zum vorläufigen Speichern von eingegebenen Bilddaten und ein Spurspeicher zum Speichern codierter Daten, für die das Codieren vor Aufzeichnung abgeschlossen ist, erforderlich, und es sind im Stand der Technik diese Speicher unabhängig vorgesehen.
Ein Gerät, das auf der MPEG-Norm basiert, ist versehen mit einer Vielzahl unabhängiger Speicher, wie Eingangspufferspeicher und Bezugspufferspeicher zur Bewegungskompensation.
Wenn jedoch eine Vielzahl derartiger Speicher getrennt voneinander vorgesehen sind und unabhängig gesteuert werden, so ist das Bereitstellen der Speicher ein Grund für einen Kostenanstieg des Signalprozessors insgesamt.
Das Schriftstück mit dem Titel „Real-time MPEG Video CODEC on a single-chip Multiprocessor" von Lee u.a., Proceedings of the SPIE, Ausgabe 2187, 1. Januar 1994, Seiten 32 bis 42 beschreibt einen Signalprozessor, der eine Vielzahl von Verarbeitungseinheiten, beispielsweise DSP-Prozessoren, eine Übermittlungssteuereinrichtung und eine Anzahl von SRAM-Speichereinheiten, die mit den Verarbeitungseinheiten über eine Kreuzschiene kommunizieren, aufweist.
Gemäß einer Ausgestaltung der Erfindung umfasst eine Signalverarbeitungsvorrichtung zum Verarbeiten von Bilddaten:
eine Vielzahl von Verarbeitungseinrichtungen zum Ausführen verschiedener Arten von Verarbeitung, die voneinander abweichen, bei den Bilddaten,
einen Speicher, und
eine Steuereinrichtung, die zum Ausführen einer Zugriffssteuerung zwischen einer jeweiligen Verarbeitungseinrichtung und dem Speicher eingerichtet ist,
dadurch gekennzeichnet, dass der Speicher ein einzelner Speicher ist, der für die Vielzahl von Verarbeitungseinrichtungen gemeinsam bereitgestellt ist, und
die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die jeweilige Verarbeitungseinrichtung auf den Speicher in Einheiten von verschiedenen, der jeweiligen Verarbeitungseinrichtung entsprechenden Datenmengen zugreift.
Gemäß einer weiteren Ausgestaltung stellt die Erfindung ein Verfahren zum Steuern eines Signalprozessors zum Verarbeiten von Bilddaten bereit, mit den Schritten:
Veranlassen einer Vielzahl von Verarbeitungseinrichtungen zum Ausführen verschiedener Arten von Verarbeitung, die voneinander abweichen, bei den Bilddaten unter Verwendung eines Speichers, und
Ausführen einer Zugriffssteuerung zwischen einer jeweiligen Verarbeitungseinrichtung und dem Speicher,
dadurch gekennzeichnet, dass der Speicher ein einzelner Speicher ist, der für die Vielzahl von Verarbeitungseinrichtungen gemeinsam bereitgestellt ist, und
der Zugriffssteuerschritt eine Zugriffssteuerung derart durchführt, dass die jeweilige Verarbeitungseinrichtung auf den Speicher in Einheiten von verschiedenen, der jeweiligen Verarbeitungseinrichtung entsprechenden Datenmengen zugreift.
In einem Ausführungsbeispiel kann die Steuereinrichtung vorziehen, auf Daten gemäß einer höheren Verarbeitungspriorität der Daten zuzugreifen, und führt eine Zeitteilungsverarbeitung aus. Alternativ kann die Steuereinrichtung die Adresssteuerung gemäß den mit den Daten konform gehenden Parametern unterschiedlich gestalten.
Gemäß den vorstehend beschriebenen Ausführungsbeispielen ist die Steuereinrichtung zum Ausführen einer Zugriffssteuerung zwischen den Schritten des Verarbeitens und der Speichereinrichtung bereitgestellt, und verschiedene Arten von Verarbeitung können selbst mit einem einzelnen Speicher durch eine Adresssteuerung mittels unterschiedlicher Einheiten gemäß den Schritten des Verarbeitens mittels der Steuereinrichtung ausgeführt werden.
Die vorstehend beschriebenen Ausführungsbeispiele ermöglichen, eine Hochgeschwindigkeitsverarbeitung auszuführen, selbst wenn ein einzelner Speicher gleichzeitig für verschiedene Arten von Verarbeitung verwendet wird, durch Veranlassen einer Steuereinrichtung, die zum Ausführen einer Zugriffssteuerung zwischen verschiedenen Schritten des Verarbeitens und der Speichereinrichtung bereitgestellt ist, vorzugsweise einen Zugriffsvorgang von Daten mit höherer Verarbeitungspriorität durchzuführen und eine Zeitteilungsverarbeitung auszuführen.
Außerdem sind gemäß den vorstehend beschriebenen Ausführungsbeispielen eine Einrichtung zum Einstellen der Parameter gemäß einer Vielzahl von Arten von zu verarbeitenden Daten und eine Steuereinrichtung zum Ausführen einer Adresssteuerung zwischen den Schritten des Verarbeitens und der Speichereinrichtung bereitgestellt, und die Steuereinrichtung ist auf einfache Weise bei Daten in verschiedenen Formaten durch Variieren der Adresssteuerung gemäß den Parametern, die mit den vorstehend beschriebenen jeweiligen Daten konform gehen, anwendbar.
Eine Aufgabe der vorliegenden Erfindung ist es in Hinsicht auf die obigen Tatsachen, einen Signalprozessor zu schaffen, der in der Lage ist, die Kosten zu verringern und die Verarbeitung der Daten bei einer Verarbeitungsgeschwindigkeit zu ermöglichen, die gefordert ist, selbst wenn eine gemeinsame Speichereinrichtung bzw. ein gemeinsames Speichermittel verwendet wird.
Eine Aufgabe eines weiteren Ausführungsbeispiels der Erfindung, das zum Erreichen der vorstehend beschriebenen Aufgabe erstellt ist, besteht im Bereitstellen eines Signalprozessors mit einer Vielzahl von Verarbeitungseinrichtungen, die sich von einander unterscheiden, einer Speichereinrichtung, die gemeinsam für die Vielzahl von Verarbeitungseinrichtungen bereitgestellt ist, einer Betriebsartausweisungseinrichtung zum Ausweisen einer Betriebsart und einer Steuereinrichtung zum Ausführen einer Zugriffssteuerung zwischen den Verarbeitungseinrichtungen und der Speichereinrichtung gemäß der durch die Betriebsartausweisungseinrichtung einzustellenden Betriebsart, wobei die Steuereinrichtung die Priorität der Zugriffssteuerung gemäß der Betriebsart variiert.
Das oben beschriebene Ausführungsbeispiel ermöglicht das Ausführen einer optimalen Steuerung für jeweilige Betriebsarten durch Variieren der Priorität und Zugriffssteuerung in Übereinstimmung mit der Betriebsart, und folglich einen Hochgeschwindigkeitsbetrieb gemäß dem Zweck des Betriebs.
Darüber hinaus ist mit der vorliegenden Erfindung in Hinsicht auf die oben beschriebenen Tatsachen zusätzlich beabsichtigt, einen Signalprozessor zu schaffen, der in der Lage ist, die Kosten zu reduzieren und einen Hochgeschwindigkeitszugriff gemäß den Inhalten der Verarbeitung bereitzustellen.
Ein weiteres erfindungsgemäßes Ausführungsbeispiel beabsichtigt, einen Signalprozessor bereitzustellen, der dadurch gekennzeichnet ist, dass der Signalprozessor mit einer Vielzahl von Verarbeitungseinrichtungen, die sich von einander unterscheiden, zum Ausführen verschiedener Arten von Verarbeitung in einer spezifizierten Dateneinheit und einer Speichereinrichtung versehen ist, die gemeinsam für die jeweiligen Verarbeitungseinrichtungen bereitgestellt ist und einen Eingabe-/Ausgabeabschnitt aufweist, der zu einer Hochgeschwindigkeitsübermittlung der Daten in der spezifizierten Einheit in der Lage ist, und die spezifizierte Einheit von Daten, die eine Hochgeschwindigkeitsübertragung in dem Eingabe-/Ausgabeabschnitt ermöglicht, eingerichtet ist, um bei der Dateneinheit für die jeweilige Verarbeitungseinrichtung anwendbar zu sein.
Dieses Ausführungsbeispiel ermöglicht ein Ausführen eines Lese-/Schreib-Vorgangs mit Hochgeschwindigkeit durch Einrichten der spezifizierten Einheit von Daten, die eine Hochgeschwindigkeitsübermittlung in dem Eingabe-/Ausgabeabschnitt ermöglicht, bei der Dateneinheit für die jeweilige Verarbeitungseinrichtung anwendbar zu sein.
Andere Aufgabe und Eigenschaften der vorliegenden Erfindung werden aus der nachstehenden Beschreibung und der beiliegenden Zeichnung deutlich.
KURZE BESCHREIBUNG DER ZEICHNUNG
Es zeigen:
1 ein Diagramm zur Veranschaulichung eines Aufbaus von einem Signalprozessor nach der vorliegenden Erfindung;
2A und 2B jeweilige Diagramme zur Erläuterung des Konzepts eines Aufbaus vom Speicher, der in 1 gezeigt ist;
2A ein Diagramm, das einen Gesamtaufbau zeigt, und 2B ist ein Diagramm, das in typischer Weise einen Leseverstärker zeigt;
3 Diagramm zur Erläuterung einer Zugriffsentsprechungsbeziehung von jeweiligen Verarbeitungsblöcken zum in den 2A und 2B gezeigten Speicher;
4 ein Diagramm zur Darstellung einer Konfiguration einer in 1 gezeigten Verarbeitungsschaltung;
5 ein Diagramm, das eine Konfiguration einer Frequenzteilschaltung zeigt;
6 ein Diagramm, das eine Konfiguration einer Frequenzteilschaltung zeigt;
7 ein Diagramm, das eine Konfiguration einer Frequenzteilschaltung zeigt;
8 ein Diagramm, das eine Konfiguration einer Frequenzteilschaltung zeigt;
9 ein Diagramm zur Darstellung einer Konfiguration einer Adresserzeugungsschaltung; und
10A bis 10H sind jeweilige Zeittafeln zur Erläuterung einer Entscheidung einer Speichersteuerung.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Die bevorzugten Ausführungsbeispiele der vorliegenden Erfindung sind nachstehend anhand der 1 bis 10H ausführlich beschrieben.
1 zeigt ein Blockdiagramm, das eine Konfiguration eines Ausführungsbeispiels nach der vorliegenden Erfindung zeigt, und dieses Ausführungsbeispiel ist derart eingerichtet, dass die vorliegende Erfindung eine Verarbeitungsschaltung für einen LSICODEC anwendet, der in einem digitalen VTR zu verwenden ist.
Dieses Ausführungsbeispiel umfasst zwei Kanalverarbeitungseinheiten A und B, die parallel vorgesehen sind, und eine Datenschnittstelle C zum Einteilen spezifizierter Daten in diese Verarbeitungseinheiten in einem Zeitvielfachbetrieb gemäß einer Art von eingegebenen Daten und jede der Verarbeitungseinheiten umfasst eine LSI-Verarbeitungsschaltung und einen Speicher.
Die Verarbeitungseinheiten in diesem Ausführungsbeispiel sind in der Lage, in Echtzeit SD-kompatible Bilddaten und Audiodaten zu verarbeiten. In diesem Ausführungsbeispiel sind diese Verarbeitungseinheiten parallel angeordnet und eingerichtet, um in Echtzeit die Verarbeitung HD-kompatibler Bilddaten und Audiodaten zu ermöglichen, deren Umfang pro Bild so groß ist wie das Zweifache derjenigen der obigen SD-Bilddaten durch Liefern von zu verarbeitenden Bilddaten und Audiodaten an die jeweiligen Verarbeitungsschaltungen in einem Zeitmultiplexbetrieb zur Verarbeitung.
Die jeweiligen Verarbeitungsschaltungen der obigen Verarbeitungseinheiten enthalten grob gesagt, wie in 1 gezeigt, einen Codier-/Decodierblock 1, einen Audioverarbeitungsblock 2, einen Codier-/Decodierblock 3, einen Korrekturblock 4 und einen Codierdaten-I/Q-Block 5, und diese Blöcke senden und empfangen Daten zu/von einem externen Speicher 8 durch eine Adressenumsetzschaltung 6 und eine Speicherschnittstelle 7.
Die Arbeitsweise dieser Verarbeitungsschaltungen wird gesteuert mit spezifizierten Befehlen, die aus einem externen Mikrocomputer 10 geliefert werden an die obigen jeweiligen Blöcke durch eine CPU-Schnittstelle 9 und einen internen Systembus SB1, und dieser externe Mikrocomputer 10 steuert die Datenschnittstelle durch den externen Systembus 2 und lässt die jeweiligen Verarbeitungseinheiten Zeitmultiplexverarbeitungen ausführen.
Ein SDRAM (Synchron-DRAM), der in der Lage ist zur Burst-Übertragung von Daten und Adressen, die synchronisiert sind mit dem Anstieg eines Taktes, wird verwendet als Speicher 8 in diesem Ausführungsbeispiel und umfasst zwei Kanalspeicheranordnungen M1 und M2, einen Taktpuffer 81, der in selektiver Weise einen der Bezugstakte CL1, CL2, CL3 und CL4 ausgibt, eine Betriebsartsteuerung 82, die abwechselnd einen Lese-/Schreibmodus der Speicheranordnungen gemäß einem Steuersignal aus einer Speichersteuerung einstellt, die nachstehend beschrieben ist, eine Adresssteuerung 83, die eine Adresse in den Speicheranordnungen gemäß den Adressdaten bestimmt, die aus der Adressenumsetzschaltung 6 geliefert werden, eine Schieberegister 84 zur Serien-/Parallelumsetzung und einen Pufferspeicher 85 zur Ein-/Ausgabe.
Jede der Speicheranordnungen im Speicher 8, wie zuvor beschrieben, umfasst Speicherzellen (DRAM) 86A und 86B und Leseverstärker 87A und 87B, die unabhängig von diesen Speicherzellen vorgesehen sind. Die Datenübertragungsgeschwindigkeit zur/von der externen Einheit außerhalb des Speichers und die Arbeitsgeschwindigkeit der internen Bank können unabhängig eingestellt werden durch Burst-Übertragung einer spezifizierten Menge von Daten, die von diesen Leseverstärkern gehalten werden, synchronisiert mit den Takten, und Hochgeschwindigkeitslesen/-schreiben wird als ganzes ermöglicht.
Darüber hinaus haben die Leseverstärker 87A und 87B in diesem Ausführungsbeispiel eine Kapazität von 8 × 64 beziehungsweise von 8 × 8 Pixeln, wie in 2B gezeigt, und sind eingerichtet zum Ausführen der Burst-Übertragung in einer 8-Pixel-Einheit.
Jeder Speicherbereich der Speicherzellen 86A und 86B im Speicher 8, wie zuvor beschrieben, umfasst eine Videospeicherzone (VM-Zone) mit einer Kapazität eines Vollbildes und eine Spurspeicherzone (TM-Zone) mit einer Kapazität zum Speichern codierter Daten eines Vollbildes, und die Speicherzellen in den jeweiligen Zonen werden abwechselnd eingestellt in den Schreibbetrieb und in den Lesebetrieb für jedes Vollbild. Die Verarbeitungsblöcke übertragen und empfangen die Daten in die/aus der VM- oder TM-Zone durch die Leseverstärker 87A und 87B gemäß dem Verarbeitungsmodus.
Mit anderen Worten, wie in 3 gezeigt, führt der Bilddaten-I/Q-Block 1 Datenübertragung nur aus zur/von der VM-Zone, und der Codier-/Decodierblock 3 führt Datenübertragung sowohl zur/von der VM-Zone als auch der TM-Zone aus, das heißt, gelesene Daten aus der VM-Zone, codiert sie und schreibt sie in die TM-Zone in der Codieroperation, und liest die Daten aus der TM-Zone, decodiert sie und schreibt sie in die VM-Zone.
Gleichermaßen führen der Audioverarbeitungsblock 2, der Fehlerkorrekturblock 4 und der Codierdaten-I/Q-Block 5 die Datenübertragung aus nur zur/von der TM-Zone.
Adressräume in den zuvor beschriebenen Zonen haben jeweils eine Konfiguration, wie sie in 3 gezeigt ist.
Mit anderen Worten, die Bilddaten (Y, Cr, Cb), die nicht codiert sind, werden in der Form von Pixeln in der VM-Zone aufgezeichnet, und die Bilddaten (horizontal 720 Pixel × vertikal 480 Pixel pro Bild) werden eingeteilt in 50 Supermakroblöcke (5MB), die in fünf Blöcken in Horizontalrichtung und in zehn Blöcken in Vertikalrichtung gebildet sind. Jeder der Supermakroblöcke umfasst 27 Makroblöcken (MB), die jeweils zusammengesetzt sind aus vier DCT-Blöcken für Helligkeitsdaten und einen DCT-Block für Farbdifferenzdaten.
Jeder DCT-Block umfasst 8 × 8 Pixel.
Die Bilddaten eines Vollbildes, erzeugt mit der oben beschriebenen Anzahl von Pixeln, werden aufgezeichnet über 10 Spuren eines Magnetbandes, nachdem sie codiert sind, und die Bilddaten, die noch nicht codiert sind, entsprechend den fünf Supermakroblöcken, angeordnet in Horizontalrichtung, wie zuvor beschrieben, entsprechen einer Spur.
Folglich ist es vorzuziehen, als eine Adresse zum Zugriff zu dieser VM-Zone, die horizontale und vertikale Spurnummer Tr gemäß der Horizontal- und Vertikalrichtung jeweiliger Pixel, die Supermakroblocknummer (5MB) in jedem Block, die Makroblocknummer (MB) in den jeweiligen Supermakroblöcken und die DCT-Blocknummer (DCT) in den jeweiligen Makroblöcken zu verwenden.
In der TM-Zone sind andererseits die Bilddaten, Audiodaten und Fehlerkorrekturdaten, die codiert worden sind, eingeteilt und gespeichert in zehn Spuren, und 148 Synchronblöcke (SB) werden in den Zonen gemäß den jeweiligen Spuren gespeichert.
Jeder Synchronblock umfasst Synchrondaten (sync), ID-Daten (ID), Audiodaten, Bilddaten und eine Parität, und die Bilddaten und die Audiodaten entsprechen einem Symbol.
Folglich ist es vorzuziehen, die Spurnummer Tr, die Synchronblocknummer (SB) in jeder Spur und die Symbolnummer (Symbol) in jedem Synchronblock als eine Adresse zum Zugriff auf die TM-Zone zu verwenden.
Der Zugriff dieser jeweiligen Blöcke auf den Speicher 8, wie zuvor beschrieben, wird entschieden und gesteuert von der Speichersteuerung 11, und die Adresssteuerung wird ausgeführt in der Adressenumsetzschaltung 6.
Mit anderen Worten, ein Befehl zum Bestimmen einer Betriebsart, wie einem Wiedergabebetrieb oder einem Aufzeichnungsbetrieb, wird gesendet zur Speichersteuerung 11 durch einen Bus SB3 aus einem externen Mikrocomputer (CPU) 10, um durch die CPU-Schnittstelle 9 verbunden zu werden, und die Speichersteuerung 11 führt die Ablaufplanung bezüglich der Priorität der Datenübertragung gemäß diesem Befehl aus und entscheidet die Datenübertragung zwischen den jeweiligen Verarbeitungsblöcken und dem Speicher 8 gemäß einer Anforderung, die aus den jeweiligen Verarbeitungsblöcken durch den Bus SB3 übertragen wird.
Dieser Befehl wird ausgegeben, wenn die CPU die Betriebsart liest, die durch den Betriebsschalter 5W eingestellt wird, und entspricht verschiedenen Betriebsarten, wie beispielsweise der Codierbetriebsart (Aufzeichnungsbetriebsart), der Decodierbetriebsart (Wiedergabebetriebsart) und der speziellen Wiedergabebetriebsart im VTR.
Durch diese Befehle zu bestimmende Betriebsarten sind nicht auf jene Betriebsarten beschränkt, die oben genannt wurden, und enthalten beispielsweise andere Operationen wie zum Beispiel Editieren und Nachsynchronisieren zur Bildzusammensetzung.
Die Adressenerzeugungsschaltung 6 erzeugt eine spezifische Adresse, die nachstehend beschrieben ist, für die jeweiligen Verarbeitungsblöcke, um so das Adressieren in eine optimale Einheit von Daten als Reaktion auf die Verarbeitungsbetriebsart in den jeweiligen Verarbeitungsblöcken und in dem Adressenspeicherraum 8 zu ermöglichen. Die Adressenerzeugungsschaltung 6 erzeugt spezifische Adressen gemäß verschiedener Adressdaten, die übertragen werden aus den jeweiligen Verarbeitungsblöcken, und stellen einen optimalen Adressbetrieb dar, der zur Verarbeitungsbetriebsart passt.
Eine Adressenerzeugungsoperation in dieser Adressenerzeugungsschaltung 12 wird variabel eingestellt gemäß einer Art des Bildes, das aus der CPU 10 übertragen wird, beispielsweise werden unterschiedliche Adressen gemäß der Art (Größe) erzeugt, wie SD oder HD oder NTSC oder PAL des zu verarbeitenden Bildes.
Andererseits arbeiten die Bauteile der jeweiligen Verarbeitungsschaltungen synchron mit vier Arten von Takten, die ein Taktgenerator 12 erzeugt.
Dieser Taktgenerator 12 erzeugt einen ersten Takt CL1 (13,5 MHz in diesem Ausführungsbeispiel), der an den Bilddaten-I/I-Block 1 zu liefern ist gemäß dem Synchronsignal H, sync und v. sync, ausgelesen aus den eingegebenen Signalen, und einem internen Bezugstakt und synchronisiert mit den Eingangssignalen, einen zweiten Takt CL2 (48 KHz in diesem Ausführungsbeispiel), der an den Audioverarbeitungsblock 2 zu liefern ist, um die Verarbeitung von Audiodaten auszuführen, einen dritten Takt CL3 (67,5 MHz in diesem Ausführungsbeispiel, der zu liefern ist an den Codier-/Decodierblock 3, den Fehlerkorrekturblock 4 und den Speicher 7, um codieren/Decodieren, Fehlererkennung und Lese/Schreiboperationen für den Speicher auszuführen, und einen vierten Takt CL4 (41,85 MHz in diesem Ausführungsbeispiel), der zu liefern ist an den codierten Daten-I/O-Block 5, um das Aufzeichnen/wiedergeben in/aus dem Aufzeichnungsträger auszuführen, und liefert diese Takte an die jeweiligen Blöcke. Die Verarbeitungsblöcke führen Verarbeitungsoperationen gemäß dem angelieferten Takt aus.
Die Verarbeitungsschaltungen sind nachstehend jeweils detailliert beschrieben.
Die Konfigurationen der jeweiligen Verarbeitungsblöcke sind nachstehend beschrieben.
Der Bilddaten-I/O-Block 1 enthält einen A/D-Wandler 101, einen D/A-Wandler 102, eine Videoschnittstelle 103, eine Sucherschnittstelle 104, einen Zeichengenerator 105, einen Bezugssignalgenerator 106 und eine Adressenerzeugungsschaltung 107 zum Erzeugen der Adressdaten und verschiedener Daten bezüglich der Adressensteuerung.
Der A/D-Wandler 101 wird verwendet zum Digitalisieren des SD-kompatiblen Helligkeitssignals Y und der Farbdifferenzsignale Cr und Cb oder des HD-kompatiblen Helligkeitssignals Y und der Farbdifferenzsignale Cr und Cb. Das Helligkeitssignal wird digitalisiert in einer Periode, die mit 13,5 MHz oder mit 40,5 MHz synchronisiert ist, und die Farbdifferenzsignale Cr und Cb werden digitalisiert in einer 1/4-Periode und jeweils als 8-BitDaten ausgegeben.
Diese Frequenzen sind variabel eingestellt gemäß der Art des Ausgangssignals.
Der Bezugssignalgenerator 106 liest Synchronsignale H.sync und V.sync aus Eingangsbildsignalen aus und gibt diese ab.
Die Adressenerzeugungsschaltung 107 enthält grob gesagt einen 1/8-Teiler 1071, einen 1/720-Teiler 1072, einen 1/480-Teiler 1073 und einen 1/2-Teiler 1074, die miteinander eine Serienschaltung bilden, wie in 5 gezeigt, und der Takt CL1, geliefert aus der Takterzeugungsschaltung 12, wird geteilt von diesen Teilern zur Ausgabe von Daten h und v zum Erzeugen der Adressen in Horizontalrichtung und in Vertikalrichtung und eines Signals Fr, das eine Umschaltzeitvorgabe des Schreibmodus/Lesemodus für ein Bild aufzeigt, und liefert die Daten an die Adressenerzeugungsschaltung 6.
Obwohl die Adressenerzeugungsschaltung 107 zur Ausgabe der Adressdaten für die Helligkeitsdaten arbeitet, ist die Adressenerzeugungsschaltung für Farbdaten in diesem Ausführungsbeispiel zur Verarbeitung von 4:1:1 Komponentensignalen vorgesehen mit dem 1/4-Teiler zum Teilen des Taktes CL1 in 1/4 in der Vorderstufe desselben Teilers wie die Adressenerzeugungsschaltung 107.
Die Videoschnittstelle 103 liefert Daten Y, Pr und Pb, die jeweils das Helligkeitssignal beziehungsweise zwei Farbdifferenzsignale darstellen, die eingegeben und ausgegeben werden in einem Zeitmultiplexbetrieb, an die Adressenerzeugungsschaltung 107.
Darüber hinaus wird ein Ausgangssignal vom 1/8-Teiler 1071 an den Anforderungsgenerator 1075 geliefert, und eine Anforderung regt, synchronisiert mit dem geteilten Ausgangssignal, wird abgegeben.
Somit empfängt der Bilddaten-I/O-Block 1 Eingangsbildsignale und gibt spezifizierte Bilddaten ab sowie Ausgangsdaten Y, Pb, Pr und Rr bezüglich der Adressdaten h und v an die Adressenwandelschaltung 6 und die Anforderung regl zum Anfordern eines Zugriffs auf den Speicher 8 zur Speichersteuerung 11.
Nachstehend beschrieben ist der Audioverarbeitungsblock 2.
Dieser Audioverarbeitungsblock 2 umfasst einen A/D-Wandler 201, einen D/A-Wandler 202, einen digitalen Prozessor (DSP) für Audiodaten und eine Adressenerzeugungsschaltung 204. Der Audioverarbeitungsblock 2 führt eine Abtastung von eingegebenen Audiosignalen mit 48 KHz oder mit 23 KHz aus im A/D-Wandler 201 gemäß der spezifizierten Betriebsart, digitalisiert das Audiosignal mit 16 Bits, um zweikanalige digitale Audiodaten zu erhalten oder Abtastwerte der eingegebenen Audiosignale mit 32 KHz, und digitalisiert (nicht linear) das Audiosignal in 12 Bits, um vierkanalige digitale Audiodaten zu gewinnen, und führt gleichzeitig eine Anhebungsverarbeitung im Digitalprozessor 203 für Audiodaten aus und setzt digitalisierte Abtastdaten in die Einheit von Byte (Symbol).
Solchermaßen gewonnene Audiodaten werden zum Speicher 7 durch den Datenbus zu spezifizierten Zeitvorgaben übertragen und dort aufgezeichnet.
In diesem Ausführungsbeispiel wird das Symbol (A-Symbol), erzeugt von der Adressenerzeugungsschaltung 204, ausgegeben an die Adressenumsetzschaltung b als Adressdaten der Audiodaten, und die Anforderung req5 wird zur Speichersteuerung 11 abgegeben.
Wie oben setzt der Audioverarbeitungsblock 2 die eingegebenen Audiosignale in digitale Audiodaten um in Hinsicht auf das Symbol gemäß der spezifizierten Betriebsart und gibt dieses Symbol an die Adressenerzeugungsschaltung 6 ab als die Daten zum Erzeugen der Adresse und des weiteren die Anforderung req5 zum Anfordern eines Zugriffs auf den Speicher 8 zur Fernsteuerung 11.
Nachstehend beschrieben ist der Codier-/Decodierblock 3.
Dieser Codier-/Decodierblock 3 enthält eine Wandlerschaltung 301 zur DCT-Umsetzung oder zur DCT-Umkehrumsetzung, eine Quantisierungsschaltung 302 zur Quantisierung einer Umkehrquantisierung, eine Codier-/Decodierschaltung 303 zur längenvariablen Codierung oder zur längenvariablen Decodierung und eine Adressenerzeugungsschaltung 304 und ist versehen mit einer Bewegungsfeststellschaltung 305 zum Bestimmen der DCT-Umsetzbetriebsart (8 × 8-Pixel-Umsetzmodus oder 8 × 4 × 2-Pixel-Umsetzbetriebsart) in der Wandlerschaltung 301, eine Aktivitätsrechenschaltung 306 zum Bestimmen einer Klasse eines Quantisierungsschritts und eine Codemengensteuerschaltung 307 zum Bestimmen des Quantisierungsschritts in der Quantisierungsschaltung 302 und zum Steuern der Codemengen.
Im Codier-/Decodierblock 3 werden in diesem Falle die Einheiten des DCT-Blocks, des Makroblockes und des Superblockes verwendet als die Einheiten zur Verarbeitung in den zuvor beschriebenen jeweiligen Schaltungen.
Die Adressenerzeugungsschaltung 304 im Codier-/Decodierblock 3 gibt diese Einheitsdaten als die Adressdaten ab.
Im digitalen VTR für das NTSC-System werden Bilddaten für ein Bild über zehn Spuren (12 Spuren im Falle des PAL-Systems) aufgezeichnet, und Daten für fünf Superblöcke werden einer jeden Spur zugeordnet.
Die Adressenerzeugungsschaltung 304 des Codier-/Decodierblockes 3 in diesem Ausführungsbeispiel wird die Superblocknummer Trk in den jeweiligen Blöcken an die Adressenerzeugungsschaltung als Daten zum Erzeugen der Adresse liefern.
Die Adressenerzeugungsschaltung 304, die die Daten in der zuvor beschriebenen Weise abgibt, ist grob gesehen zusammengesetzt aus einem 1/64-Teiler 3041, einem 1/4-Teiler 3042, einem 1/5-Teiler 3043, einem 1/27-Teiler 3044 und einem 1/10-Teiler 3045, wie in 6 gezeigt, und der Takt CL3, den die Takterzeugungsschaltung 12 liefert, wird von diesen Teilern geteilt, und die Daten, die die Einheit der Verarbeitung zeigen, werden an die Adressenwandelschaltung 6 als die Adressdaten im Codier-/Decodierblock 3 geliefert.
Ein Ausgangssignal vom 1/64-Teiler 3041 wird geliefert an den Anforderungsgenerator 3064, und die Anforderung req4, die mit dem geteilten Ausgangssignal synchronisiert ist, wird abgegeben.
Der Codier-/Decodierblock 3 gibt die Daten ab, die aufzeigen, dass die Codieroperation (Operation bei Aufzeichnung) ausgeführt wird oder dass die Decodieroperation (Operation bei Wiedergabe) ausgeführt wird als die Daten zum Erzeugen der Adresse.
Wie zuvor beschrieben codiert oder decodiert der Codier-/Decodierblock 3 verarbeitete Bilddaten, die durch den Speicher 8 geliefert werden, und gibt diese ab. Gleichzeitig liefert der Codier-/Decodierblock 3 Daten zum Erzeugen verschiedener Adressen an die Adressenumsetzschaltung 6 und gibt die Anforderung req4 zum Anforderungszugriff an den Speicher 8 der Speichersteuerung 11 ab.
Nachstehend beschrieben ist eine Konfiguration des Fehlerkorrekturblockes 4.
Dieser Fehlerkorrekturblock 4 umfasst eine Fehlerkorrekturschaltung 401, einen Syndromspeicher 402 und eine Adressenerzeugungsschaltung 403. Der Fehlerkorrekturblock 4 fügt den codierten Daten einen Fehlerkorrekturcode hinzu, erzeugt vom Codier-/Decodierblock 3 und dem Audioverarbeitungsblock 2, gibt sie an den Speicher 8 zurück, stellt den Fehlerkorrekturcode fest, der in den wiedergegebenen Daten enthalten ist, und korrigiert den Fehler.
Die Adressenerzeugungsschaltung 403 in diesem Fehlerkorrekturblock 4 setzt sich grob gesagt zusammen aus einem 1/8-Teiler 4031, einem 1/10-Teiler 4032, einem 1/148-Teiler 4033 und einem 1/10-Teiler 4034, wie in 7 gezeigt, und der Takt CL3, geliefert von der Takterzeugungsschaltung 12, wird von diesen Teilern geteilt, die Symboldaten, die in den jeweiligen Spuren eine Symbolzahl aufzeigen, die Makroblocknummer SB im Supermakroblock und die Superblocknummer Trk in der Spur werden an die Adressenerzeugungsschaltung 6 geliefert, das Ausgangssignal vom 1/8-Teiler 4031 wird an den Anforderungsgenerator 4035 geliefert und die Anforderung req9 zum Anfordern des Zugriffs auf den Speicher 8 an die Speichersteuerung 11 wird erzeugt und abgegeben.
Die Fehlerkorrekturschaltung 401 ist mit einer externen Einheit durch die Nachsynchronisierschnittstelle 404 verbunden und eingerichtet zum Liefern von beispielsweise fehlerkorrigierten Daten oder jenen Daten, die nach Fehlerkorrektur interpoliert sind, an die externe Einheit.
Nachstehend beschrieben ist eine Konfiguration des I/O-Blocks 5 für codierte Daten.
Diese codierten Daten enthalten eine Aufzeichnungs- und Wiedergabeverarbeitungsschaltung 501, einen A/D-Wandler 502 zum Digitalisieren analoger Signale, die durch eine analoge Verarbeitungseinheit 503 geliefert werden, wie beispielsweise einen Aufzeichnungs- und Wiedergabeverstärker, und eine Adressenerzeugungsschaltung 504 zur Ausgabe der Daten zur Adressenerzeugung.
Die Aufzeichnungs- und Wiedergabeverarbeitungsschaltung 501 enthält verschiedene funktionale Schaltungen, wie eine Modulationsschaltung zum Modulieren der codierten Daten in ein Format, das zur magnetischen Aufzeichnung geeignet ist, durch Sperren der Gleichstromkomponente, eine Wellenformersatzschaltung zur Verwendung bei der Wiedergabe, eine PLL-Schaltung, eine digitale Demodulationsschaltung, eine Spursteuerschaltung und eine Adressenerzeugungsschaltung 504, und der Takt CL4 wird abgegeben als Ausgangssignal der PLL-Schaltung und an den A/D-Wandler 502 geliefert.
Die Adressenerzeugungsschaltung 504 des I/O-Blockes 5 für codierte Daten setzt sich grob gesagt zusammen aus einem 1/8Teiler 5041, einem 1/10-Teiler 5042, einem 1/148-Teiler 5043 und einem 1/10-Teiler 5044, wie in 8 gezeigt, und der Takt CL4 wird von diesen Teilern geteilt, die Symboldaten, wie zuvor beschrieben, eine Synchronblocknummer und eine Spurnummer Trk wie im Fehlerkorrekturblock 4 werden geliefert an die Adressenerzeugungsschaltung 6, das Ausgangssignal vom 1/8-Teiler 5041 wird geliefert an den Anforderungsgenerator 5045, und die Anforderung regt zum Anfordern des Zugriffs auf den Speicher 8 an die Speichersteuerung 11 wird erzeugt und abgegeben.
Die jeweiligen Blöcke der Signalverarbeitungsschaltung, wie zuvor beschrieben, führen in selektiver Weise die spezifizierte Aufzeichnungsoperation, Wiedergabeoperation oder spezifizierte Wiedergabeoperation gemäß einem Befehl aus, der von der externen CPU 10 durch die CPU-Schnittstelle 9 übertragen wird.
Diese CPU-Schnittstelle 9 führt die Übertragung von Subcodedaten aus zum/vom Speicher 8 durch den Subcodepuffer 13, und die Daten bezüglich dieses Subcodes werden als Adressdaten an die Adressenwandelschaltung 6 geliefert, und die Anforderung regt zum Anfordern des Zugriffs auf den Speicher 8 wird abgegeben an die Speichersteuerung 11 zu spezifizierten Zeitvorgaben.
Die Adressensteuerung in diesem Ausführungsbeispiel wird ausgeführt in der Adressenwandelschaltung 6 zum Umsetzen der Adressdaten, geliefert aus der Adressenerzeugungsschaltung des jeweiligen Verarbeitungsblockes an die spezifizierte Adresse gemäß der jeweiligen Speicherzonen im Speicher 8.
Die Adressenwandelschaltung 6 ist vorgesehen, wie in 9 gezeigt, mit einer Vielzahl von Wandlerstellen 121, 122, 123, 125 und 126 zum Aufnehmen der Adressdaten aus den jeweiligen Verarbeitungsblöcken und der Parameterdaten und Befehle, geliefert aus der CPU-Schnittstelle 9, und zum Ausgeben der Daten an die spezifizierte Einheit von Daten basierend auf dem Adressraum des Speichers 8, in den die Daten und die jeweiligen Verarbeitungsblöcke zugreifen, und die Adressen für die Daten, einem Multiplexer 127 zum selektiven Liefern der Daten Data und der Adresse Address, ausgegeben von den jeweiligen Stellen an den Speicher 8, und einer Zwischenspeicherschaltung 128. Die jeweiligen Wandlerstellen sind versehen mit einem Pufferspeicher BM zur Ausgabe von Eingangsdaten zu einer spezifizierten Zeitvorgabe.
Die Wandlerstellen sind jeweils versehen mit einem Zähler Count zum Zählen der Anzahl von Adressdaten, übertragen aus jeweiligen Verarbeitungsblöcken, und der Zähler zählt die Adressdaten, die geliefert wurden, setzt sie um in eine Adresse in einem am besten geeigneten Format für jeden der jeweiligen Verarbeitungsblöcke und gibt sie ab.
Mit anderen Worten, die Umsetzung 121, die Daten aus dem Bilddaten-I/Q-Block 1 handhabt, zählt Adressdaten h und v für Y, Pb oder Pr gemäß jedem Datenwert der Steuerdaten, die geliefert wurden, und ordnet eine Adresse jedem der acht Pixel in Horizontalrichtung zu. Diese Adresse wird aktualisiert in der Einheit vom Bild, bestimmt durch Fr, und der Schreibmodus und der Lesemodus für zwei Speicherzellen werden abwechselnd eingestellt für ein von Fr bestimmtes Bild.
Der Speicher 8 empfängt die Bilddaten und Adressen, ausgegeben von der Wandlerstelle 121, durch den Multiplexer 127, und die Bilddaten werden in die spezifizierte Speicherzelle auf dem Speicher 8 geschrieben, bestimmt durch die Adresse.
Zum Lesen/Schreiben von Bilddaten aus/in den Speicher 8 handhabt die Wandlerstelle 121 Daten in der 8-Pixel-Einheit, die Burst-Übertragung durch den Leseverstärker 82 im Speicher 8 ermöglicht. Dieses Ausführungsbeispiel ist so eingerichtet, dass eine Hochgeschwindigkeits-Lese-/Schreiboperation möglich ist durch Adressieren der 8-Pixel-Einheit, mit der der Leseverstärker 82 in der Lage ist, die Burst-Übertragung auszuführen.
Zusätzlich in diesem Ausführungsbeispiel wird Hochgeschwindigkeitslesen/-schreiben horizontaler acht Pixel sowie vertikaler acht Pixel ermöglicht bei Verarbeitung von 8 x 8 Pixeln in der Einheit eines DCT-Blocks durch Einstellen der Kapazität des Leseverstärkers 82 auf 8 × 8 × 8 Pixel.
Gleichermaßen zählt diese Adressenerzeugungsschaltung 6 die Daten für die Adressenerzeugung, übertragen aus den jeweiligen Blöcken in der Einheit zu übertragenden Daten zwischen dem anderen Verarbeitungsblock und dem Speicher 8, und bestimmt eine Adresse gemäß dem jeweiligen der Blöcke.
Mit anderen Worten, im Falle, dass Daten zwischen dem Audioverarbeitungsblock und dem Speicher 8 übertragen werden, wird eine Adresse in Hinsicht vom Symbol erzeugt durch Zahlen der Anzahl von Symbolen und im Falle, dass Daten übertragen werden zwischen dem Codier-/Decodierblock 3 und dem Speicher 8, wird eine Adresse erzeugt gemäß dem Makroblock, dem Supermakroblock und der Spurnummer, und im Falle, dass Daten übertragen werden zwischen dem Fehlerkorrekturblock 4 oder dem I/O-Block 5 für codierte Daten und dem Speicher 8, wird eine Adresse erzeugt gemäß dem Symbol, dem Supermakroblock und der Spurnummer.
Speziell empfängt die Wandlerstelle 122 gemäß dem Audioverarbeitungsblock 2 das Datensymbol und die Parameterdaten zur Adressenerzeugung, die auszugeben ist vom Audioverarbeitungsblock 2, und gibt die Audioverarbeitungsdaten in Hinsicht auf ein Symbol basierend auf diesen Daten ab, um die Daten in den Speicher 8 zu schreiben, wodurch Daten in Hinsicht auf das Symbol in/aus dem Speicher 8 gesendet und empfangen werden.
Der Codier-/Decodierblock 2 gibt die Makroblocknummer 5MB im Superblock, die DCT-Blocknummer MB im Makroblock, die Superblocknummer Trk in der jeweiligen Spur und die Operationsdaten R/P ab, die die Codieroperation (Operation zum Aufzeichnen) oder die Decodieroperation (Operation zur Wiedergabe) aufzeigen, und die Codexstelle codec 123 führt die Übertragung der Audiodaten zum/vom Speicher 8 aus.
Gleichermaßen erzeugen im Folgenden die Subcodestelle 124, die Fehlerkorrekturstelle 125 beziehungsweise die Aufzeichnungs- und Wiedergabestelle 126 die spezifizierten Adressdaten gemäß den Adressenerzeugungsdaten und den Parameterdaten, die aus dem Fehlerkorrekturblock 4, dem I/O-Block 5 für codierte Daten und dem Subcodepuffer geliefert werden.
Die jeweiligen Stellen der Adressenerzeugungsschaltung erzeugen und geben somit aus die Adresse gemäß den Einheitsdaten in einem Format, das bestens geeignet ist für das Format der Daten, die zu verarbeiten sind durch die jeweiligen Verarbeitungsblöcke, und für den Adressraum des Speichers 7 gemäß den Daten zur Adressenerzeugung, die aus den jeweiligen Blöcken geliefert werden.
Die Adressenwandelschaltung 6 ordnet als Anpassung die Adressen zu als Reaktion auf die Art des eingegebenen Bildes durch Umschalten der Rücksetzzeitvorgabe des Zählers Count gemäß den Parameterdaten.
Mit anderen Worten, die Parameterdaten werden verwendet zur Bestimmung der Art (System) vom eingegebenen Bildsignal, und Adressenerzeugungsschaltung schaltet die Steuerung des Zählers so um, dass das eingegebene Bildsignal konform zur Bildgröße ist, und die Vollbildperiode des jeweiligen Bildsystems abhängig davon, ob das eingegebene Bildsignal kompatibel ist mit SD oder HD und dem NTSC-Signal oder dem PAL-Signal.
98 Die Adressenwandelschaltung 6 kann das Adressieren gemäß der Art des eingegebenen Bildsignals ausführen gemäß der Bestimmung der obigen Parameterdaten.
Die Entscheidung und Ablaufplanung in diesem Ausführungsbeispiel werden in der Speichersteuerung 11 ausgeführt.
Die Speichersteuerung hat die Funktionen zur Entscheidung der Zugriffssequenz auf den Speicher 8 für jeden Verarbeitungsblock und die Ablaufplanung der Zugriffspriorität gemäß der Betriebsart, wie schon zuvor beschrieben.
Eine Anforderung wird aus dem jeweiligen der Blöcke zur Speichersteuerung 11 übertragen durch den Anforderungsbus 5B3, und verschiedene Befehle und Parameterdaten werden aus dem Mikrocomputer (CPU) 10 übertragen, um durch die CPU-Schnittstelle 9 verbunden zu werden, und die Speichersteuerung führt eine Entscheidung zwischen den jeweiligen Blöcken und dem Speicher 8 aus.
Diese Entscheidung von der Speichersteuerung 11 beabsichtigt, den Konkurrenzbetrieb auf den Bus durch Zuordnen des Zugriffs der jeweiligen Blöcke auf den Speicher gemäß der spezifizierten Priorität zu vermeiden und durch Einstellen der Wartezeit im Pufferspeicher BF in den jeweiligen Blöcken in der Adressenwandelschaltung 6.
Nachfolgend beschrieben ist eine derartige Entscheidungsoperation bei der Aufzeichnungsoperation.
Wie zuvor beschrieben, wird die Entscheidung beim Aufzeichnen eingestellt als die Priorität des Codierbetriebs (Aufzeichnungsbetrieb) in der Sequenz der nachstehend aufgeführten Schritte: Schreiben der eingegebenen Daten in den Speicher 8, Lesen und Codieren von Daten aus dem Speicher 8 zum Aufzeichnen der Daten, Zugriff auf den Speicher 8 bei der Fehlerkorrektur, Zugriff auf den Speicher 8 beim Codieren, Schreiben und Lesen von Audiodaten in/aus dem Speicher 8 und Zugriff auf den Speicher 8 bei der Verarbeitung der Subcodedaten.
Die eingegebenen Daten werden in den Speicher 8 geschrieben, wie in den 10A bis 10H gezeigt. Das heißt, ein Bestätigungssignal ack wird zurückgegeben gemäß der Anforderung regt aus dem Bilddaten-I/O-Block 1 an die Fernsteuerung 11, der Speicher 8, der die eingegebenen Daten speichert, sendet die Bilddaten in der spezifizierten Einheit aus als Reaktion auf dieses Bestätigungssignal, und die Speichersteuerung 11 bestimmt eine spezifizierte Adresse und führt das Schreiben der Bilddaten in den Speicher 8 aus.
Nachfolgend werden die codierter. Daten, für das Codieren abgeschlossen ist, aus dem Speicher 8 gelesen gemäß dem Bestätigungssignal, das zu der Anforderung regt aus dem I/OBlock für codierte Daten gehört, und das Bestätigungssignal wird ausgegeben, nachdem die Bilddaten in den Speicher 8 gelesen worden sind.
Der Zugriff für die Speicherkorrektur wird vorzugsweise in einer Periode ausgeführt (gezeigt mit dem Pfeil in 10C), die sich vom Zugriff auf den Speicher 8 zum Auslesen der Bilddaten und von den codierten Daten unterscheidet, wie zuvor beschrieben.
Der Fehlerkorrekturblock 4 sendet die Anforderung req3 zur Speichersteuerung 11 mit einer spezifizierten Zeitvorgabe, und die Speichersteuerung 11 gibt das Bestätigungssignal zurück bei einer passenden Zeit innerhalb der Periode ti gemäß dieser Anforderung, um den Zugriff auf den Speicher 8 zu ermöglichen, um das Ausführen der Fehlerkorrektur zu ermöglichen.
Der Codierblock 3 sendet immer die Anforderung req4 zur einer Zeit aus, wenn eine spezifizierte Datenmenge, die erforderlich ist zum Codieren, im Speicher 8 gespeichert ist, und die Speichersteuerung 11 erzeugt das Bestätigungssignal zu einer passenden Zeit innerhalb der Periode t2, wie in 10E gezeigt, um dem Codierblock den Zugriff auf den Speicher 8 zu ermöglichen.
Gleichermaßen wird die Anforderung req5 zum Schreiben des Audiosignals immer ausgesendet, und die Speichersteuerung 11 ermöglicht den Zugriff auf den Audioblock 2 zu der spezifizierten Zeit innerhalb der restlichen Periode (Periode t3, die in 10G gezeigt ist).
Obwohl der Zugriff zur Verarbeitung des Subcodesignals derselbe ist wie der Zugriff zum Verarbeiten des Audiosignals, wird das Verarbeiten des Audiosignals vorzugsweise ausgeführt, und folglich ist der Zugriff in der restlichen Periode t4 zulässig.
Die Speichersteuerung 11 in diesem Ausführungsbeispiel entscheidet den Speicherbus, um so den Zugriff auf den Speicher 8 zu ermöglichen, gemäß der Priorität einer jeden Verarbeitung.
Die Speichersteuerung 11 führt die Ablaufplanung der Priorität des Zugriffs von den jeweiligen Verarbeitungsblöcken zum Speicher 8 gemäß dem Befehl aus.
Nachstehend beschrieben ist die Ablaufplanungsoperation, die die Speichersteuerung 11 ausführt.
In diesem Ausführungsbeispiel entscheidet die Speichersteuerung 11 über den Zugriff der jeweiligen Blöcke auf den Speicher 8 in der spezifizierten Priorität gemäß den Modi, wie dem Aufzeichnungsmodus, dem Wiedergabemodus oder dem speziellen Wiedergabemodus, die von den Bedienschaltern eingestellt werden.
Mit anderen Worten, im Aufzeichnungsmodus wird das Aufgreifen der Bilddaten in den Speicher 8 mit höchster Priorität erfolgen, und nachfolgend wird die Priorität auf die Frequenz des Lesen codierter Daten zur Aufzeichnung, Zugriff zur Fehlerkorrektur, Zugriff zur Kompression, Zugriff zur Eingabe und Ausgabe von Audiodaten und Zugriff auf Subcodedaten gesetzt, und die Entscheidung, wie oben beschrieben, wird ausgeführt gemäß der Priorität.
Bei der Wiedergabe wird gleichermaßen die höchste Priorität dem Aufgreifen der wiedergegebenen codierten Daten in den Speicher 8 gegeben und nachfolgend wird die Priorität dem Zugriff zur Ausgabe von Daten, Zugriff zur Fehlerkorrektur, Zugriff zur Verarbeitung der Subcodedaten, Zugriff zum Codieren und Zugriff zur Verarbeitung des Audiosignals gegeben. Diese Prioritäten werden umgeschaltet durch Bestimmen der Aufzeichnungsoperation und der Wiedergabeoperation.
Obwohl die Priorität bei der speziellen Wiedergabeverarbeitung grundsätzlich identisch zur Priorität bei der Wiedergabe ist, wird zusätzlich der Verarbeitung der Subcodedaten der Vorzug bei der Ausführung gegeben.
Obwohl die zuvor beschriebenen Ausführungsbeispiele die Signalverarbeitungsschaltung für den digitalen VTR anwenden, ist es offensichtlich, dass die vorliegende Erfindung nicht auf diese Ausführungsbeispiele beschränkt ist und auch anwendbar ist bei einer Datenübertragungseinheit zur Codierung und Decodierung basierend auf beispielsweise der MPEG-Norm.
In diesem Falle kann ein Verarbeitungsblock zur Kompensation der Bewegung und ein Verarbeitungsblock für lokales Decodieren neuerlich hinzukommen, wie die Verarbeitungsblöcke in 1, und die Verarbeitung zur Kompensation der Bewegung kann vorzugsweise ausgeführt werden vor Codieren und Decodieren als Entscheidung in der Speichersteuerung 11.
Höhere Geschwindigkeitsverarbeitung als im obigen Ausführungsbeispiel ist erforderlich für die Echtzeitverarbeitung, und folglich ist es erforderlich, die Frequenz des Bezugstaktes auf beispielsweise ungefähr 80 MHz zu bringen.
Wie aus der obigen Beschreibung bekannt, ermöglicht das Ausführungsbeispiel gemäß der vorliegenden Erfindung, gleichzeitig einen einzelnen Speicher für verschiedene Arten der Verarbeitung zu verwenden durch Ausführen einer optimalen Adressensteuerung gemäß dem Verarbeitungsmodus in den jeweiligen Verarbeitungsblöcken, wenn eine Vielzahl von Verarbeitungsblöcken Zugriff auf den einzigen Speicher haben.
Gemäß diesem Ausführungsbeispiel kann eine spezifizierte Verarbeitung ausgeführt werden mit einer hohen Geschwindigkeit, trotz der Tatsache, dass der einzelne Speicher gemeinsam verwendet wird, durch Entscheiden und Steuern des Zugriffs der jeweiligen Verarbeitungsblöcke auf den Speicher gemäß der Priorität der Verarbeitung.
Somit kann die Steuerung der Zeitvorgabe zwischen den Verarbeitungsoperationen erleichtert werden, die Kosten werden reduziert, verglichen mit dem Fall, dass unabhängige Speicher verwendet werden.
Dieses Ausführungsbeispiel ermöglicht darüber hinaus, eine Vielzahl von Arten an Videosignalen zu verarbeiten, ohne eine spezielle Anordnung durch Umschalten oder Steuern der Operation des Adressenwandelmittels hinzuzufügen, gemäß den Parameterdaten entsprechend der Art von zu verarbeitenden Daten.
Wie auch aus der obigen Beschreibung hervorgeht, ermöglicht dieses Ausführungsbeispiel, eine Hochgeschwindigkeitsverarbeitung auszuführen als Reaktion auf jeweilige Betriebsarten durch Ausführen der Ablaufplanung für den Zugriff gemäß der bestimmten Betriebsart.
Weiterhin geht aus der obigen Beschreibung hervor, dass es das Ausführungsbeispiel nach der vorliegenden Erfindung ermöglicht, einen Hochgeschwindigkeitszugriff der jeweiligen Verarbeitungsblöcke auf den Speicher auszuführen durch Einstellen der spezifizierten Kapazität, wodurch ein Hochgeschwindigkeitslesen/-schreiben im Speicher ermöglicht wird, in Übereinstimmung mit der Einheit der Verarbeitung in den Verarbeitungsblöcken.

Claims

Signalverarbeitungsvorrichtung zum Verarbeiten von Bilddaten, mit: einer Vielzahl von Verarbeitungseinrichtungen (1, 2, 3, 4, 5) zum Ausführen verschiedener Arten von Verarbeitung, die voneinander abweichen, bei den Bilddaten, einem Speicher (8), und einer Steuereinrichtung (11), die zum Ausführen einer Zugriffssteuerung zwischen einer jeweiligen Verarbeitungseinrichtung und dem Speicher eingerichtet ist, dadurch gekennzeichnet, dass der Speicher ein einzelner Speicher ist, der für die Vielzahl von Verarbeitungseinrichtungen gemeinsam bereitgestellt ist, und die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die jeweilige Verarbeitungseinrichtung auf den Speicher in Einheiten von verschiedenen, der jeweiligen Verarbeitungseinrichtung entsprechenden Datenmengen zugreift.
Vorrichtung gemäß Anspruch 1, wobei die Vielzahl von Verarbeitungseinrichtungen eine erste Verarbeitungseinrichtung, die die Bilddaten in Einheiten von Pixeln verarbeitet, und eine zweite Verarbeitungseinrichtung enthält, die die Bilddaten in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken verarbeitet, und wobei die Steuereinrichtung (11) zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die erste Verarbeitungseinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die zweite Verarbeitungseinrichtung auf den Speicher in Einheiten von Blöcken zugreift.
Vorrichtung gemäß Anspruch 1, wobei die Vielzahl von Verarbeitungseinrichtungen eine Eingabeeinrichtung zum Eingeben der Bilddaten und eine Codiereinrichtung zum Codieren der Bilddaten enthält, und wobei die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die Eingabeeinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die Codiereinrichtung auf den Speicher in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken zugreift.
Vorrichtung gemäß Anspruch 3, ferner mit: einer Aufzeichnungseinrichtung, die zum Aufzeichnen von einer Vielzahl von Synchronblöcken, von denen jeder die codierten Bilddaten enthält, eingerichtet ist, wobei die Vielzahl von Verarbeitungseinrichtungen eine Codierdatenausgabeeinrichtung enthält, die zum Ausgeben der Vielzahl von Synchronblöcken zu der Aufzeichnungseinrichtung eingerichtet ist, und wobei die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die Codierdatenausgabeeinrichtung auf den Speicher in Einheiten von Synchronblöcken zugreift.
Vorrichtung gemäß Anspruch 1, wobei die Vielzahl von Verarbeitungseinrichtungen eine Ausgabeeinrichtung zum Ausgeben der Bilddaten und eine Decodiereinrichtung zum Decodieren der Bilddaten enthält, und wobei die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die Ausgabeeinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die Decodiereinrichtung auf den Speicher in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken zugreift.
Vorrichtung gemäß Anspruch 5, ferner mit: einer Wiedergabeeinrichtung, die zum Wiedergeben einer Vielzahl von Synchronblöcken, von denen jeder codierte Bilddaten enthält, eingerichtet ist, wobei die Vielzahl von Verarbeitungseinrichtungen eine Codierdateneingabeeinrichtung enthält, die zum Eingeben der Vielzahl von Synchronblöcken aus der Aufzeichnungseinrichtung eingerichtet ist, und wobei die Steuereinrichtung zum Ausführen einer Zugriffssteuerung derart betreibbar ist, dass die Codierdateneingabeeinrichtung auf den Speicher in Einheiten von Synchronblöcken zugreift.
Vorrichtung gemäß Ansprüchen 2 bis 6, wobei die Speichereinheit (8) einen ersten Bereich, auf den in Einheiten von Pixeln zuzugreifen ist, und einen zweiten Bereich, auf den in Einheiten von Blöcken zuzugreifen ist, aufweist.
Verfahren zum Steuern eines Signalprozessors zum Verarbeiten von Bilddaten, mit den Schritten: Veranlassen einer Vielzahl von Verarbeitungseinrichtungen (1, 2, 3, 4, 5) zum Ausführen verschiedener Arten von Verarbeitung, die voneinander abweichen, bei den Bilddaten unter Verwendung eines Speichers (8), und Ausführen einer Zugriffssteuerung zwischen einer jeweiligen Verarbeitungseinrichtung und dem Speicher, dadurch gekennzeichnet, dass der Speicher ein einzelner Speicher ist, der für die Vielzahl von Verarbeitungseinrichtungen gemeinsam bereitgestellt ist, und der Zugriffssteuerschritt eine Zugriffssteuerung derart durchführt, dass die jeweilige Verarbeitungseinrichtung auf den Speicher in Einheiten von verschiedenen, der jeweiligen Verarbeitungseinrichtung entsprechenden Datenmengen zugreift.
Verfahren gemäß Anspruch 8, wobei die Vielzahl von Verarbeitungseinrichtungen eine erste Verarbeitungseinrichtung, die die Bilddaten in Einheiten von Pixeln verarbeitet, und eine zweite Verarbeitungseinrichtung enthält, die die Bilddaten in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken verarbeitet, und wobei der Zugriffssteuerschritt die Zugriffssteuerung derart durchführt, dass die erste Verarbeitungseinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die zweite Verarbeitungseinrichtung auf den Speicher in Einheiten von Blöcken zugreift.
Verfahren gemäß Anspruch 8, wobei die Vielzahl von Verarbeitungseinrichtungen eine Eingabeeinrichtung zum Eingeben der Bilddaten und eine Codiereinrichtung zum Codieren der Bilddaten enthält, und wobei der Zugriffssteuerschritt die Zugriffssteuerung derart durchführt, dass die Eingabeeinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die Codiereinrichtung auf den Speicher in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken zugreift.
Verfahren gemäß Anspruch 10, ferner mit: einem Aufzeichnungsschritt des Aufzeichnens von einer Vielzahl von Synchronblöcken, von denen jeder die codierten Bilddaten enthält, wobei die Vielzahl von Verarbeitungseinrichtungen eine Codierdatenausgabeeinrichtung enthält, die zum Ausgeben der Vielzahl von Synchronblöcken zu der Aufzeichnungseinrichtung eingerichtet ist, und wobei der Zugriffssteuerschritt die Zugriffssteuerung derart durchführt, dass die Codierdatenausgabeeinrichtung auf den Speicher in der Synchronblockeinheit zugreift.
Verfahren gemäß Anspruch 8, wobei die Vielzahl von Verarbeitungseinrichtungen eine Ausgabeeinrichtung zum Ausgeben der Bilddaten und eine Decodiereinrichtung zum Decodieren der Bilddaten enthält, und wobei der Zugriffssteuerschritt die Zugriffssteuerung derart ausführt, dass die Ausgabeeinrichtung auf den Speicher in Einheiten von Pixeln zugreift und die Decodiereinrichtung auf den Speicher in Einheiten von aus einer vorbestimmten Anzahl von Pixeln bestehenden Blöcken zugreift.
Verfahren gemäß Anspruch 12, ferner mit: einem Wiedergabeschritt des Wiedergebens einer Vielzahl von Synchronblöcken, von denen jeder codierte Bilddaten enthält, wobei die Vielzahl von Verarbeitungseinrichtungen eine Codierdateneingabeeinrichtung enthält, die zum Eingeben der Vielzahl von Synchronblöcken aus der Aufzeichnungseinrichtung eingerichtet ist, und wobei der Zugriffssteuerschritt die Zugriffssteuerung derart durchführt, dass die Codierdateneingabeeinrichtung auf den Speicher in Einheiten von Synchronblöcken zugreift.
Verfahren gemäß Anspruch 9 bis 13, wobei die Speichereinheit einen ersten Bereich, auf den in Einheiten von Pixeln zuzugreifen ist, und einen zweiten Bereich, auf den in Einheiten von Blöcken zuzugreifen ist, aufweist.