CN1160641C - 数据处理器及数据处理方法 - Google Patents

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Abstract

一种信号处理器，包括多个处理电路，用于执行各种互不相同的处理，存储器电路，由所述多个处理电路共用；以及控制电路，用于执行相应处理电路和存储器电路之间的访问控制，其中所述的控制电路根据相应的处理电路在不同的单元中执行地址控制。

Description

数据处理器及数据处理方法
本发明涉及用于对各种数据，特别是图象数据进行编码和解码的信号处理器。
目前已经开发了各种对大量的各种数据编码以减少数据量使能够以较低的传输率传输数据的各种类型的装置。
例如，对于在记录介质例如磁带上记录图象数据的数字录像机VTR来说，已经建立了一个标准，规定将大约124MBps的输入图象数据压缩到大约原来的1/5即25MBps。
在上述标准的VTR中，输入数据在DCT转换以后被量化并通过对量化的数据进行可变长度编码进行压缩。此外，量化数据的量化步骤根据各种参数而改变，对数率进行控制使得被可变长度编码的数据量固定。
目前已经建立了MPEG标准，而且开发了适用该标准的各种装置，如CD-ROM。MPEG标准是利用预编码和帧间变化补偿以及进一步利用DCT，量化和可变长度编码对图象压缩来实现对输入图象数据压缩。
在上述的各种装置中使用的编码/解码装置使用多个独立的存储器。
也就是说，例如，数字VTR的情况下，用于暂时存储输入土地数据的视频存储器，用于存储编码数据在要记录之前完成编码的轨迹存储器在现有技术中都是独立提供的。
根据MPEG标准的装置都具有多个独立的存储器，例如输入缓冲存储器，用于补偿运动的基准缓冲存储器。
然而，如果多个这样的存储器被分别提供和独立控制，从整体上来说增加了信号处理器的成本。
考虑上述情况，本发明的目的就是提供一种可以降低成本的信号处理器。
实现上述目的的本发明的实施例提供了一种信号处理器，包括多个处理装置，用于执行互不相同的处理步骤，多个处理装置共用的存储器装置，和用于控制处理步骤和存储器装置之间的访问的控制装置，其中所述控制装置根据处理步骤以不同的形式执行地址控制。
实现上述目的的本发明的另一个实施例提供了一种信号处理器，包括多个处理装置，用于执行互不相同的处理步骤，多个处理装置共用的存储器装置，和用于控制处理步骤和存储器装置之间的访问的控制装置，其中控制装置最好根据数据的较高的处理优先级访问数据并执行分时处理。
此外，实现上述目的的本发明的另一个实施例提供了一种信号处理器，包括多个处理装置，用于执行互不相同的处理步骤，多个处理装置共用的存储器装置，用于在多种要处理的数据中设置参数的设置装置，和用于控制处理步骤和存储器装置之间的访问的控制装置，其中控制装置根据与数据相匹配的参数使地址控制不同。
根据上述实施例，提供了用于在处理步骤和存储器装置之间执行访问处理的控制装置，即使只用一个存储器利用控制装置根据处理步骤进行各种单元的地址控制，即可执行各种类型的处理。
上述实施例通过利用一个控制装置，即使当只使用一个存储器装置来进行各种处理也能够执行高速处理，所述控制装置用于执行在各种处理步骤和存储器装置之间的访问处理，最好执行具有较高处理优先级的数据的访问处理，并执行分时处理。
此外，根据上述实施例，还提供了一个设置装置，用于按照多种要处理的数据设置参数，以及一个控制装置，用于执行处理步骤和存储器装置之间的地址控制，所述的控制装置通过根据与上述数相应的参数改变地址控制，可以很容易地应用于各种格式的数据。
考虑到上述情况，本发明的目的还在于提供一种信号处理器，它可以降低成本，并在只使用一个共用存储器的情况下能够以所需的处理速度处理数据。
实现上述的目的的本发明的另一个实施例的目的是提供一个信号处理器，该信号处理器包括多个处理装置，用于执行互不相同的处理步骤，多个处理装置共用的存储器装置，模式指定装置，用于指定操作模式，和根据模式指定装置设定的模式用于控制处理装置和存储器装置之间的访问的控制装置，其中控制装置根据操作模式改变访问控制的优先级。
上述的实施例能够通过按照操作模式改变访问控制的优先级，针对相应的操作模式执行最佳控制，因此，能够根据操作目的实现高速操作。
此外，本发明还提供了一个能够降低成本，按照处理内容高速处理的信号处理器。
根据本发明的另一个实施例提供的信号处理器包括，多个处理装置用于在规定的数据单元中执行互不相同的各种处理，对相应的处理装置共用的存储器装置并具有能够在规定的单元中高速转移数据的输入/输出部件，在输入/输出部件中可高速传递数据的规定的数据单元适于应用于相应处理装置的数据单元。
通过利用在输入/输出部件中可高速传递数据的规定的适于应用于相应处理装置的数据单元，该实施例能够执行高速读/写操作。
通过结合附图的下述描述，本发明的其它目的和特征可以更为明了。
图1为一个用于显示本发明的信号处理器的结构的示意图；
图2A和2B分别描述了图1中所示的存储器的结构；图2A显示了整体结构，图22B显示了读出放大器；
图3显示了相应处理块到图2A和2B中所示的存储器的访问对应关系；
图4显示了图1所示的处理电路的结构；
图5显示了分频电路的结构；
图6显示了分频电路的结构；
图7显示了分频电路的结构；
图8显示了分频电路的结构；
图9显示了地址产生电路的结构；
图10A到10H分别为解释存储器控制器的仲裁的时序图。
下面参照图1到图10H描述本发明的最佳实施例。
图1为一个显示本发明实施例的结构的方框图，该实施例为本发明应用于一个在数字VTR中使用的LSI安装的CODEC的处理电路。
该实施例包括两个并行的通道处理单元A和B及一个数据接口，用于将特定的数据根据输入数据的类型以分时的方式分到这些处理单元，每个处理单元包括一个LSI安装的处理电路和一个存储器。
该实施例的处理单元能够以实时处理SD兼容图象数据和音频数据。在该实施例中，通过将要处理的图象数据和音频数据以分时的方式提供到相应的处理电路，这些并行排列的处理单元能够以实时处理HD兼容图象数据和音频数据，其每帧的量是上述SD图象数据的两倍。
上述的处理单元的相应处理电路，如图1所示，大体包括一个编码/解码块1，一个音频处理块2，一个编码/解码块3，一个误差校正块4，一个编码数据I/O块5，这些块通过地址转换电路6和存储器接口7向外部存储器8发送和从外部存储器8接收数据。
外部微计算机10通过CPU接口9和内部系统总线SB1向相应的块提供特殊指令，来控制这些处理电路的操作，外部微计算机10通过外部系统总线2控制数据接口，使相应的处理单元执行分时处理。
可猝发传递数据及地址与时钟上升同步的SDRAM(同步DRAM)在该实施例中被用来作为存储器8，包括两个通道存储器阵列M1和M2，一个时钟缓冲器81，有选择地输出基准时钟CL2，CL2，CL3和CL4的一个，模式控制器82根据下面所述的存储器控制器83的控制信号交替地设置存储器阵列的读/写模式，地址控制器83根据从地址转换电路6提供的地址数据在存储器阵列中指定地址，一移位寄存器84用于串行/并行转换，一个用于输入/输出的缓冲存储器85。
在上述的存储器8中的每个存储器阵列包括存储器单元(DRAM)86A和86B和与存储器单元独立设置的读出放大器87A和87B。去往/来自存储器外部的外部单元的数据传送速度和在内部总线中的操作速度可以通过以时钟同步地猝发传送由读出放大器保持的一定量的数据来独立地设置，从整体上实现高速读/写。
此外，该实施例的读出放大器87A和87B分别具有8×64(8×8)象素的能力，如图2B所示，并适于执行以8象素单位的猝发传送。
在存储器8中的存储器单元86A和86B的每个存储空间包括一个具有一帧的容量的视频存储(VM)区，一个可存储一帧编码数据的轨迹存储(TM)区，对每一帧，在相应的区中的存储单元被交替地设置为写模式和读模式。处理块通过读出放大器87A和87B根据处理模式向/从VM或TM区传送和接收数据。
换句话说，如图3所示，图象数据I/O块1执行只向/从VM区的数据传送，编码/解码块3执行向/从VM区和TM区二者的数据传送，即，从VM区读出数据，对其编码并在编码操作中，在TM区中写入，并从TM区读出数据，对其解码并在VM区中写入。
类似地，音频处理块2，误差校正块4和编码数据I/O块5只向/从TM区执行数据传送。
在上述所述区的地址空间分别具有图3所示的结构。
换句话说，未被编码的图象数据(Y，Cr，Cb)在VM区中被以象素的形式记录，图象数据(水平720象素×垂直480象素每帧)被分成由水平5块垂直10块组成的50个超宏块。每个超宏块包括27个宏块(MB)，每个宏块包括四个用于亮度数据的DCT块和一个用于色差数据的DCT块。
每个DCT块包括8×8象素。
利用上述个数的象素的一帧图象数据在被编码之后被记录在磁带的10个轨迹上，未被编码的数据，对应于如上所述水平方向上的五个超宏块对应于一个轨迹。
因此，作为访问VM区的地址，最好使用对应于每个象素的水平和垂直方向的水平和垂直轨迹号Tr，在每个块中的超宏块号(SMB)，在相应的超宏块中的宏块(MB)，和在相应的宏块中的DCT块号(DCT)。
另一方面，在TM区中，被编码的图象数据，音频数据和误差校正数据被分开并存储在10个轨迹中，148个同步块(SB)被存储在对应于相应的轨迹的区中。
每个同步块包括同步数据(Sync)，ID数据(ID)，音频数据，图象数据，一个奇偶数据，和对应于符号的图象数据和音频数据。
因此，最好利用轨迹号Tr，每个轨迹中的同步块号(SB)，每个同步块中的符号号(Symbol)，作为用于访问TM区的地址。
如上所述的相应块对存储器8的访问由存储器控制器11仲裁和控制，地址控制在地址转换电路6中进行。
换句话说，指定操作模式类型如重放模式或记录模式的指令通过总线SB3从通过CPU接口连接的微计算机(CPU)被传送到存储器控制器11，存储器控制器11根据该指令执行与传送数据相关的编程，并根据通过总线SB3从相应的处理块传送的请求，对在相应的处理块和存储器8之间的数据传送作出仲裁。
当CPU读取由操作开关SW设置的操作模式时，指令被输出并对应于各种操作模式，例如，编码(记录)模式，解码(重放)模式和在VTR中的特定的重放模式。
由这些指令限定的操作模式并不限于上述的这些，还包括其它操作例如，用于图象合成的编辑复制等。
地址产生电路6，响应于处理模式，在存储器8的相应的处理块和地址空间中为每个处理块产生下述的特定的地址，以便以最佳的数据单元定址。地址产生电路6根据从相应的处理块传送的各种地址数据产生特定的地址，并代表与处理模式相应的最佳地址模式。
在该地址产生电路12中的地址产生操作根据传送的图象的类型从CPU10可变地被设定；例如，根据要处理的图象的类型如，SD，或HD或NTSC或PAL，产生不同的地址。
另一方面，相应处理电路的组成部分与从时钟发生器12产生的四种时钟同步地操作。
该时钟发生器12产生根据从输入信号和内部基准时钟中取出并与输入信号同步的同步信号H.sync和V.sync产生要送到图象数据I/O块1的第一时钟CL1(该实施例为13.5MHz)，要送到音频处理块2第二时钟信号CL2(在该实施例中为48KHz)执行音频数据的处理，要送到编码/解码块3，误差校正块4和存储器7的第三时钟CL3(该实施例为67.5MHz)，执行编码/解码，误差校正和存储器的读/写操作，要送到编码数据I/O块5的第四时钟CL4(该实施例为41.85MHz)，执行从/向记录介质的记录/重放，并将这些时钟送到相应的块。处理块根据提供的时钟执行处理操作。
处理电路分别描述如下。
图象数据I/O块1包括一个A/D转换器101，一个D/A转换器102，一个视频接口103，一个寻象器接口104，一个字符发生器105，一个基准信号发生器106，一个地址产生电路107，用于产生地址数据和各种与地址控制相关的数据。
A/D转换器101用于对SD兼容亮度信号Y和色差信号Cr和Cb或HD兼容亮度信号Y和色差信号Cr和Cb数字化。亮度信号在与13.5或40.5MHz同步的周期内被数字化，色差信号Cr和Cb在1/4周期被数字化并输出8比特数据。
这些频率可以根据输入信号的类型改变。
基准信号发生器106从输入图象信号中提取同步信号H.sync和V.sync并输出它们。
地址产生电路107主要包括一个1/8分频器1071，一个1/720分频器1072，一个1/480分频器1073和一个1/2分频器1074，它们串联连接，如图5所示，从时钟发生电路12提供的时钟CL1由这些分频器分成输出数据h和v，用于产生水平方向和垂直方向的地址，和指示用于一帧的写/读模式的转换定时的信号Fr，并将数据送到地址发生电路6。
尽管地址产生电路107操作输出用于亮度数据的地址数据，在该实施例中用于彩色数据的用于处理4∶1∶1分量信号的地址产生电路提供有1/4分频器用于在同一分频器的前级将时钟CL1分成1/4作为地址产生电路107。
视频接口103将分别代表亮度信号和两个色差信号并以分时模式输入和输出的数据Y，Pr和Pb送到地址产生电路107。
此外，1/8分频器1071的输出被送到请求产生器1075，并且一个与分频输出同步的请求req1被输出。
于是，图象数据I/O块1接收输入图象数据并输出特定的图象数据并也输出与地址数据h和v相关的数据Y，Pb，Pr和Fr到地址转换电路6，和向存储器控制器11输出用于请求访问存储器8的请求req1。
下面描述音频处理块2。
该音频处理块2包括一个A/D转换器201，一个D/A转换器202，用于音频数据的数字处理器(DSP)，和地址产生电路204。音频处理块2在A/D转换器201中根据规定的模式以48kHz或32KHz对输入音频信号取样，对音频信号16比特数字化得到两个通道的数字音频数据，或以32KHz对输入音频信号取样并以12比特对音频信号数字化(非线性)，得到四通道数字音频数据并同时在数据处理器203中对数据执行加重处理，并以字节(符号)的单位转换数字化的取样数据。
如此得到的音频数据通过数据总线在规定的定时传送到存储器7并在那里进行记录。
在该实施例中，由地址产生电路204产生的符号(A符号)被输出到地址转换电路6作为音频数据中的地址数据，请求req5被输出到存储器控制器11。
如上所述，音频处理块2根据规定的模式转换输入的音频信号为符号形式的数字音频信号，将该符号输出到地址产生电路6作为用于产生地址的数据，及将用于请求访问存储器8的请求req5送到远端控制器11。
下面描述编码/解码块3。
该编码/解码块3包括一个转换电路301，用于DCT转换或反向DCT转换，量化电路302，用于量化或方向量化，一个编码/解码电路303，用于可变长度编码和可变长度解码，一个地址产生电路304并提供有一个运动检测电路305用于在转换电路301中确定DCT转换模式(8×8象素模式或8×4×2象素转换模式)，一个活动计算电路306，用于确定一组量化步骤，一个编码量控制电路307用于在量化电路302中确定量化步骤并控制编码量。
在该例中，在编码/解码块3中，DCT块单元，宏块和超宏块被作为用于在上述相应电路中的处理单元。
在编码/解码块3中的地址产生电路304输出这些单元数据作为地址数据。
在NTSC系统的数字VTR中，一帧的图象数据被记录在10个轨迹(在PAL制的情况为12轨迹)上五个超级块的数据被分配给每个轨迹。
该实施例的编码/解码块3的地址产生电路304，在相应块中的超级块号Trk被送到地址产生电路作为用于产生地址的数据。
输出上述数据的地址产生电路304主要包括一个1/64分频器3041，一个1/4分频器3042，一个1/5分频器3043，一个1/27分频器3044和一个1/10分频器3045，如图6所示，从时钟产生电路12产生的时钟CL3由这些分频器分频处理单元的数据被送到地址转换电路6作为编码/解码块3的地址数据。
1/64分频器3041的输出被送到请求产生器3046和输出与该分频的输出同步的请求req4。
编码/解码块3输出指示编码操作(在记录中的操作)被执行的数据和解码操作(在重放中的操作)被执行的数据，作为用于产生地址的数据。
上述的编码/解码块3对通过存储器8提供的图象数据编码或解码并输出。同时，编码/解码块3提供用于产生各种地址的数据到地址转换电路6，并输出用于请求访问存储器8的请求req4到存储器控制器11。
下面描述误差校正块4的结构。
该误差校正块4包括一个误差校正电路401，一个并发存储器402和一个地址产生电路403。误差校正块4将误差校正码加到由编码/解码块3和音频处理块2产生的编码数据，将其返还存储器8，检测包括在重放数据中的误差校正码并校正误差。
该误差校正块4中的地址产生电路403主要包括一个1/8分频器4031，一个1/10分频器4032，一个1/148分频器4033和1/10分频器4034，如图7所示，从时钟产生电路12提供的时钟CL3被这些分频器分频，指示在相应轨迹中的符号号的符号数据，在超宏块中的宏块号SB和在轨迹中的超级块号Trk被送到地址产生电路6，1/8分频器4031的输出被送到请求产生器4035，并产生和输出请求访问存储器8的请求req9到存储器控制器11。
误差校正电路401通过复制接口404与外部单元连接，并适于提供误差校正数据，或在误差校正之后插入到外部单元的数据。
下面描述编码数据I/O块5的结构。
编码数据包括一个记录和重放处理电路501，一个A/D转换器502，用于对通过模拟处理单元503，例如记录和重放放大器提供的模拟信号数字化，以及一个地址产生电路504，用于输出用于地址产生的数据。
记录和重放处理电路501包括各种功能电路，例如调制电路，用于将编码信号通过禁止DC成分调制成适于磁记录的格式，波形均衡电路，用于在重放中使用，一个PLL电路，一个数字解调电路，一个跟踪控制电路和一个地址产生电路504，时钟CL4作为PLL电路的输出被输出并送到A/D转换器502。
编码数据I/O块5的地址产生电路504主要包括一个1/8分频器5041，一个1/10分频器5042，一个1/148分频器5043和一个1/10分频器5044，如图8所示，时钟CL4由这些分频器分频，如上所述的符号数据，及如同误差校正块4中的同步块号和轨迹号Trk被送到地址产生电路6，1/8分频器的输出被送到请求产生器5045，向存储器控制器11提出的用于请求访问存储器8的请求被产生并输出。
如上所述的信号处理电路的相应块有选择地执行规定的记录操作，重放操作或根据从外部CPU通过CPU接口9传输的指令执行特定的重放操作。
CPU接口9通过子码缓冲器13从/向存储器8传送子码数据并且记录该子码的数据被作为地址数据提供到地址转换电路6，用于请求访问存储器8的请求req2在规定的时刻被输出到存储器控制器11。
该实施例的地址控制是在地址转换电路6中进行的，用于将从相应块的地址产生电路提供的地址数据转换成对应于存储器8中的相应存储区的具体地址。
如图9所示，地址转换电路6具有多个转换端口121，122，123，125和126，用于接收来自相应处理块的数据和参数数据以及来自CPU接口9的指令，并根据存储器8的地址空间以规定的数据单元输出相应处理块访问的该数据和数据地址，一个多路复用器127，用于有选择地将相应端口输出的数据DATA和地址Ad-dress提供到存储器8，和锁存电路128。相应的转换端口还具有缓冲存储器BM，用于在规定时间输出输入数据。
转换端口还分别具有计数器Count，用于对从相应处理块传送的地址数据的个数计数，计数器对提供的地址数据计数，将其转换为最适于每个处理块的格式的地址并输出之。
换句话说，转换端口121处理来自图象数据I/O块1的数据并根据提供的每个控制数据对Y，Pb或Pr的地址数据h和v计数，并在水平方向对每8个象素分配一个地址。该地址以由Fr指定的帧为单位刷新用于两个存储器单元的写模式和读模式对由Fr指定的一帧交替地设置。
存储器8通过多路复用器127接收转换端口121输出的图象数据和地址，该图象数据被写入存储器8中由该地址指定的特定存储器单元。
为了从/向存储器8读出/写入图象数据，转换端口121以8象素单元处理数据，这样可以允许由存储器8的读出放大器82猝发传送。该实施例因为以8象素单元编制可以使读出放大器82执行猝发传送，从而可以进行高速读/写操作。
此外，在该实施例中，通过将读出放大器82的能力设置为8×8×8象素，在处理8×8象素中，在DCT块单元中可以实现水平方向8象素和垂直方向8象素高速读/写。
类似地，该地址产生电路6对从相应块以数据单元传送的数据计数，该数据单元是在另一处理块和存储器8之间传送的，并指定一个对应于每个相应块的地址。
换句话说，在数据被在音频处理块和存储器8之间传送时，以符号形式的地址通过对符号个数计数被产生，在该数据在编码/解码块3和存储器8之间传送时，根据宏块，超宏块和轨迹号产生一个地址，在数据在误差校正块4和或编码数据I/O块5和存储器8之间传送时，根据符号，超宏块和轨迹号产生一个地址。
具体地说，对应于音频处理块2的转换端口122接收用于地址产生的从音频处理块2输出的数据符号和参数数据并根据这些数据输出符号形式的音频处理数据，在存储器8中写入数据，从而向/从存储器8传送和接收音频数据。
编码/解码块3输出超级块中的宏块号SMB，宏块中的DCT块号MB，在相应的轨迹中的超级块号Trk，指示编码操作(用于记录)或解码操作(用于重放)的操作数据R/P，编译码器端口123执行向/从存储器8的音频数据的传送。
子码端口124，误差校正端口125和记录和重放端口126分别根据从误差校正块4，编码数据I/O块5和子码缓冲器提供的地址产生数据和参数数据产生特定的地址数据。
因此，地址产生电路的相应端口根据从相应块提供的用于产生地址的数据产生和输出对应于单元数据的以最适合于存储器7的相应处理块和地址空间处理的数据格式的地址。
地址转换电路6响应于输入图象的类型通过根据参数数据改变计数器Count的复位时间来分配地址。
换句话说，参数数据被用来指定输入图象信号的类型(系统)，地址产生电路根据输入图象信号是否与SD或HD和NTSC信号或PAL信号兼容，改变计数器的控制使得输入图象信号符合相应系统的图象尺寸和帧时间。
地址转换电路6可以根据上述参数的指定执行符合输入图象信号的编址。
该实施例的仲裁和编程在存储器控制器11中进行。
存储器控制器具有根据下面所述的操作模式对每个处理块和访问优先级来对存储器8的访问次序仲裁的功能。
来自相应块的请求通过请求总线SB3被传送到存储器控制器11，而各种指令和参数数据从通过CPU接口连接的微计算机(CPU)传送，存储器控制器执行相应块和存储器8的仲裁。
由存储器11进行的仲裁是为了防止在总线上的冲突，通过根据特定优先级分配相应块到存储器8的访问，并在地址转换电路6中的相应处理块中的缓冲存储器BF中的调整等待时间来实现。
下面描述在记录操作中的仲裁操作。
如上所述，在下面的步骤次序中，与在编码(记录)模式中的优先级相同，在记录中的仲裁被设定；在存储器8中写输入数据，从存储器8中读出用于记录的编码的数据，在误差校正中访问存储器8，在编码中访问存储器8，向/从存储器8写/读音频数据，并在处理子码数据中访问存储器8。
输入数据被写入存储器8中，如图10A和10H所示。即，一个确认信号ack根据请求req1从图象数据I/O块1返回到远端控制器11，存储输入数据的存储器8响应于该确认信号以特定的单元送出该图象数据，存储器控制器11指定一个特定地址并执行图象向存储器8的写入。
接下来，编码已经完成的编码数据根据对应于来自编码数据I/O块的请求req2的确认信号从存储器8读出，而确认信号在图象数据被读出之后被输出到存储器8。
对误差校正的访问最好在访问存储器8读出图象数据和编码数据以外的时间(示于图10C)进行。
误差校正块4在特定的定时向存储器控制器11发送请求req3，而存储器控制器11根据该请求在期间t1中的适当的时间返回确认信号，以允许执行误差校正。
编码块3在特定量的编码所需的数据被存储在存储器8时总是发出请求req4，而存储器控制器11在如图10E所示的期间t2中的特定定时产生确认信号，以允许编码块访问存储器8。
类似地，用于写音频信号的请求req5在余下的期间(图10G中所示的期间t3)中的特定定时总是被送出，而存储器控制器11允许访问音频块2。
尽管用于处理子码信号的访问与用于处理音频数据的访问相同，音频信号的处理被优先执行，并且因此在余下的期间t4，允许访问。
因此，该实施例的存储器控制器11仲裁存储器总线以便允许根据每个处理的优先级访问存储器8。
存储器控制器11根据指令向存储器8执行相应处理块的访问优先级的编程。
下面描述存储器控制器11的编程操作。
在该实施例中，存储器控制器11根据模式，例如，记录模式，重放模式，或由操作开关设置的特定重放模式以特定的优先级对相应块向存储器8的访问仲裁。
换句话说，在记录模式中，取出输入图象数据送到存储器8被赋予最高的优先级，该优先级在用于记录的编码数据的读出，误差校正的访问，压缩的访问，用于音频数据的输入和输出的访问，用于子码数据的访问的顺序中被设定，于是上述的仲裁根据优先级被执行。
类似地，在重放中，最高优先级被赋予重放的编码数据向存储器8的取送，然后，优先级被给予输出数据的访问，误差校正的访问，处理子码数据的访问，解码的访问，处理音频数据的访问。这些优先级通过指定记录操作和重放操作来改变。
此外，尽管在特定的重放处理中的优先级与重放中的优先级相同，处理子码数据的访问被优先执行。
尽管上述的实施例应用于数字VTR的信号处理电路，显然本发明并不限于这些实施例，而且也可以应用于基于MPEG标准的用于编码和解码的数据传送。
在这种情况下，用于运动补偿的处理块和用于局部解码的处理块可以被加入到图1的处理块中，并且用于运动补偿的处理根据在存储器控制器11中的仲裁，在编码和解码之前被优先执行。
在实时处理时需要比上述实施例更高速度的处理，因此，需要将基准时钟的频率设定到例如80MHz。
从上述描述得知，根据本发明的实施例可以同时使用一个单一存储器通过在使多个处理块访问单一存储器时执行与相应处理块中的处理模式一致的最佳地址控制，实现各种处理。
根据该实施例，尽管单一存储器被共用，通过根据处理的优先级仲裁和控制相应处理块对存储器的访问，可以以高速执行特定的处理。
因此，在处理操作之间的定时控制可以更为有利，与独立存储器的情况相比，可以降低成本。
此外，该实施例通过根据与要处理的数据类型一致的参数数据改变和控制地址转换装置的操作能够处理多种类型的视频信号，而无需增加特殊部件。
而且，从上述描述得知，该实施例通过根据指定的操作模式执行访问编程，响应于相应的操作模式可以执行高速处理。
此外，从上述描述得知，根据本发明的实施例通过按照在处理块中的处理单元设置能够在存储器中高速读/写的特定的能力，可以执行相应的处理块到存储器的高速访问。

Claims (18)

1.一种数据处理器，包括：
多个处理装置，用于执行多种互不相同的处理，其中所述多个处理装置包含至少一个用于对信息数据进行编码的编码器；
存储器装置，用于存储数据，所述存储器装置由所述多个处理装置共用；
控制装置，用于按照所述多个处理装置的每一个的优先权执行所述多个处理装置中相应的处理装置与所述存储器装置之间的访问控制；以及
模式指定装置，用于从多个操作模式中指定一个操作模式，
其中所述的控制装置被配置为按照指定的操作模式为每个处理装置设置优先权。
2.根据权利要求1所述的数据处理器，其中所述的多个处理装置包括图象数据I/O装置，编码/解码装置，误差校正装置，和编码数据I/O装置。
3.根据权利要求1所述的数据处理器，其中所述的存储器装置包括一个SDRAM。
4.根据权利要求1所述的数据处理器，该数据处理器进一步包括：
时钟生成装置，用于生成分别对应于由所述多个处理装置的每一个执行的处理的多个参考时钟，以及
地址转换装置，用于当多个处理中的一个将要被执行时，使用按照一个处理的相应的参考时钟生成相应的适当的地址。
5.根据权利要求4所述的数据处理器，其中所述时钟生成装置提供对于相应的处理装置频率不相同的参考时钟。
6.根据权利要求1所述的数据处理器，其中该信息数据是图象数据或音频数据。
7.根据权利要求1所述的数据处理器，其中该多个操作模式包含一个记录模式和一个重放模式。
8.根据权利要求1所述的数据处理器，其中该多个操作模式包含一个编码模式和一个解码模式。
9.根据权利要求2所述的数据处理器，其中所述编码/解码装置包含用于将图象数据进行正交变换的正交变换装置，和将变换后的图象数据进行量化的量化装置。
10.一种对于一个信号处理器中的多个处理装置所进行的存储器访问进行控制的方法，所述多个处理装置用于执行多种互不相同的处理，其中所述多个处理装置包含至少一个用于将信息数据编码的编码器，该方法包括步骤：
按照所述多个处理装置的每一个的优先权执行所述多个处理装置中相应的处理装置与一个存储器之间的访问控制；
从多个操作模式中指定一个操作模式，以及
按照被指定的操作模式为每个处理装置分配优先权。
11.根据权利要求10所述的方法，其中所述的多个处理装置包括图象数据I/O装置，编码/解码装置，误差校正装置，和编码数据I/O装置。
12.根据权利要求10所述的方法，其中所述的存储器包括一个SDRAM。
13.根据权利要求10所述的方法，该方法进一步包括：
生成分别对应于由所述多个处理装置的每一个执行的处理的多个参考时钟，以及
当多个处理中的一个将要被执行时，使用按照一个处理的相应的参考时钟生成相应的适当的地址。
14.根据权利要求13所述的方法，其中所述参考时钟对于相应的处理装置具有不同的频率。
15.根据权利要求10所述的方法，其中该信息数据是图象数据或音频数据。
16.根据权利要求10所述的方法，其中该多个操作模式包含一个记录模式和一个重放模式。
17.根据权利要求10所述的方法，其中该多个操作模式包含一个编码模式和一个解码模式。
18.根据权利要求11所述的方法，其中所述编码/解码装置包含用于将图象数据进行正交变换的正交变换装置，和将变换后的图象数据进行量化的量化装置。
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