JP3825888B2 - 信号処理装置／方法及びメモリ記憶方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、各種データ、特に画像データ等の符号化、復号化等の処理を行うための信号処理装置／方法及びメモリ記憶方法に関する。
【０００２】
【従来の技術】
従来から、膨大なデータ量の各種データを符号化することによりデータ量を削減して比較的低い伝送レートで伝送し得るようにするための各種装置が開発されている。
【０００３】
例えば、画像データを磁気テープ等の記録媒体に記録するデジタルＶＴＲにおいても１２４Ｍｂｐｓ程度の入力画像データを５分の１の２５Ｍｂｐｓ程度に圧縮して磁気テープ上に記録し、再生するための規格が制定されている。
【０００４】
このような規格に基づくデジタルＶＴＲにおいては、入力データをＤＣＴ変換した後に量子化し、この量子化データを可変長符号化することによってデータの圧縮を行っており、さらに量子化する際の量子化ステップを各種のパラメータに基づいて可変したり、可変長符号化された後のデータ量が一定となるようにレート制御が行われる。
【０００５】
また、入力画像データをフレーム或いはフィールド間動き補償付き予測符号化を用いて圧縮し、この予測符号化データを上述のようなＤＣＴ，量子化及び可変長符号化を用いて更に圧縮するようにしたＭＰＥＧ規格が制定されており、この規格に対応したＣＤ−ＲＯＭ等の各種装置が開発されている。
【０００６】
【発明が解決しようとする課題】
本発明は、デジタルＶＴＲなどメモリとしてバースト書き込み及び読み出しが可能なＳＤＲＡＭ等を用いた信号処理装置において、高速信号処理を可能とすることを課題とする。
【０００８】
【課題を解決するための手段】
上述したような背景から本願発明の一つの目的は、高速にメモリアクセスして高速信号処理が可能な信号処理装置及び方法を提供することである。
【０００９】
このため、垂直方向と水平方向がそれぞれ複数画素で構成されたブロック単位で画像データに対して符号化処理を施す装置であって、
同一のロウ（ｒｏｗ）アドレスに対してバーストアクセス可能な前記画像データを記憶するメモリと、
入力された前記画像データの各水平ラインそれぞれをバースト長を有する複数のデータ列に分割し、同一の前記ブロック内の全ての画像データが前記メモリにおける同一のロウアドレスに並ぶよう、同じ水平ラインの複数の前記データ列について、コラムアドレスを前記バースト長分インクリメントしつつそれぞれ異なるロウアドレスに順次配置すると共に、垂直方向に連続する各水平ラインの前記データ列について、コラムアドレスのエリアを連続的に変え、コラムアドレスを前記バースト長分インクリメントしつつロウアドレス方向に順次配置する配置手段とを備える。
【００１５】
【発明の実施の形態】
まず、本発明の参考例を図１ないし図１４を用いて説明する。
【００１６】
図１は、ディジタルＶＴＲに適用した本発明の参考例における信号処理装置のブロック図を示したものである。
【００１７】
本例では、図１に示すように各種処理ブロックが内／外のＣＰＵによって制御されつつ各々が所望のタイミングでメモリにアクセスし、それらのアクセス要求をメモリ制御部が調停することで上記処理ブロックの動作を保証するように構成されている。
【００１８】
また、本例における各処理ブロックはＳＤ対応の画像データ及びオーディオデータのリアルタイム処理を行うことができ、本実施例においてはこのような処理ユニットを並列配置して各処理回路に時分割的に画像データ及びオーディオデータを供給して処理させることによって１フレーム当たりのデータ量が上記ＳＤ画像データの倍であるようなＨＤ対応の画像データ及びオーディオデータをリアルタイムに処理することが出来るように構成されている。
【００１９】
上記処理ユニットにおける各処理回路は、図１に示すようにカメラからの入力データ、ＥＶＦへの出力データ、ライン入出力データ等のデータを処理するデータＩ／Ｏブロック１、上記入力データに対してＹ／Ｃ分離等の処理をする画像データ入出力ブロック３、オーディオ処理ブロック５、画像データに対して離散コサイン変換を用いた可変長符号化／復号化を行う符号化／復号化ブロック７、誤り訂正ブロック９、記録時に上記符号化データをテープフォーマットに変換または、再生時にデフォーマット処理をするための符号化データ入出力ブロック１１、記録／再生時の電磁変換処理を行う電磁変換処理ブロック２５から大略構成されており、これら各ブロックはアドレス変換回路１３及びメモリインターフェース１５を介して外付けの上記メモリ１７とデータの授受を行う。
【００２０】
これら処理回路の動作は、内部の電気系の処理を制御するシステムコントロールＣＰＵからＣＰＵバスＣＢＳ２を介して供給される所定のコマンド、更に外部のサーボ系ＣＰＵからＣＰＵバスＣＢＳ１及びインターフェース２１、及び上記ＣＢＳ２を介して供給される所定のコマンドによって制御されて並列配置された各ブロックを時分割処理させる。
【００２１】
本例における上記メモリ１７は、クロックの立ち上がりに同期してデータのバースト転送を行い得るＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）が用いられており、このＳＤＲＡＭは図２（Ａ）に示すように２系統のメモリアレイＭ１，Ｍ２からなり、図１に示すようなジッターの無い外部の周波数発信器２７から上記ユニット内の周波数逓倍器２９に例えば、２７．５ＭＨｚのクロックを供給し、そこで逓倍されて発生した６７．５ＭＨｚがリファレンスクロックとして供給される。ここでリファレンスクロック６７．５ＭＨｚ（ＭＣＬＫ）は、周波数発信器３１で作られるＨ＿Ｓｙｎｃにロックした１３．５ＭＨｚの整数倍（５倍）に設定されている。さらに、図１のアドレス変換回路１３、及びメモリＩ／Ｆ１５からの制御信号及びアドレス信号に基づいて上記メモリアレイのリード／ライトモードを設定するモードコントローラ８２と上記供給されるアドレスデータに基づいて上記メモリアレイにおけるアドレスを指定するアドレスコントローラ８３、シリパラ変換を行うシフトレジスタ８４、入出力用のバッファメモリ８５とから構成されている。
【００２２】
また、このようなメモリ１７における上記各メモリアレイＭ１、Ｍ２はメモリセル（ＤＲＡＭ）８６Ａ、８６Ｂ及びこれらメモリセルとは独立に設けられたセンスアンプ８７Ａ、８７Ｂからそれぞれ構成されており、これらセンスアンプに保持した所定量のデータをクロックに同期してバースト転送することによってメモリ外部との転送速度と内部バンク内の動作速度を独立に設定する事ができ、全体として高速なリード／ライトのアクセスを可能とする。
【００２３】
さらに、本例における上記センスアンプ８７Ａ、８７Ｂは、図２（Ｂ）に示すように８×（８×８）画素分の容量を備えており、８画素単位でバースト転送し得るようになっている。
【００２４】
このようなメモリ１７における上記メモリセル８６Ａ、８６Ｂの各メモリ空間は１フレーム分の容量を備えたビデオメモリ（ＶＭ）領域と、同様に１フレーム分の符号化データを記憶するための容量を備えたトラックメモリ（ＴＭ）領域とからそれぞれ構成されており、各領域におけるメモリセルは１フレーム毎に書き込みモードと読み出しモードとに設定可能であるとともに、上記各処理ブロックは、その処理形態に応じて上記センスアンプ８７Ａ、８７Ｂを介してＶＭ領域又は、ＴＭ領域との間でデータの授受を行う。
【００２５】
即ち、図３に示すように上記画像データ入出力ブロック３は専らＶＭ領域との間でデータの授受を行い、上記符号化／復号化ブロック７はＶＭ領域又はＴＭ領域との両方とデータの授受を行うことによって符号化動作時には、ＶＭ領域からデータを読み出して符号化処理した後にＴＭ領域に書き込み、復号化動作時にはＴＭ領域からデータを読み出して復号化処理した後にＶＭ領域に書き込む。
【００２６】
同様に、上記オーディオ処理ブロック５、誤り訂正ブロック９、及び符号化データ入出力ブロック１１は、専らＴＭ領域との間でデータの授受を行う。
【００２７】
また、上記各領域におけるアドレス空間は図３に示すようにそれぞれ構成されている。
【００２８】
即ち、上記ＶＭ領域には、符号化される前の画像データ（Ｙ，Ｃｒ，Ｃｂ）が画素単位で書き込まれ、この画像データ（ＮＴＳＣ方式の場合、１フレーム当たり水平７２０画素×垂直４８０画素）は、水平方向５ブロック×垂直方向１０ブロックの５０個のスーパーマクロブロック（以下、ＳＭＢと記す）に配分され、各ＳＭＢは輝度データ４ＤＣＴブロックと色差データ各１ＤＣＴブロックとから成るマクロブロック（以下、ＭＢと記す）を２７ブロック集めて構成されている。
【００２９】
なお、各ＤＣＴブロックは８×８画素から構成される。
【００３０】
また、上述のような画素数から成る１フレームの画像データはＮＴＳＣ方式の場合符号化処理された後に磁気テープ上の１０トラック（ＰＡＬの場合１２本）に渡って記録されるが、符号化前の画像データは上述のような水平方向に整列された５ＳＭＢ分のデータが１本のトラックにそれぞれ対応する。
【００３１】
従って、このＶＭ領域に対してアクセスする際のアドレスとしては、各画素の水平方向及び垂直方向にそれぞれ対応したｈ、ｖ、トラックナンバＴｒ、各トラック内のＳＭＢナンバ、各ＳＭＢ内のＭＢナンバ、各マクロブロック内のＤＣＴナンバを用いることが好ましい。
【００３２】
一方、上記ＴＭ領域には、符号化された後の画像データ及び誤り訂正符号等が上述の１０本（ＰＡＬの場合１２本）のトラックに分配されて記録され、各トラックに対応する領域には１４９のシンクブロック（以下、ＳＢと記す）が記録される。
【００３３】
同様に、図示せずもオーディオデータ及び誤り訂正符号等も、上記画像データ領域とは独立した１０本（ＰＡＬの場合１２本）のトラックに分配されて記録され、各トラックに対応する領域には１４ＳＢが記録される。
【００３４】
また、画像データ／オーディオデータの各ＳＢは、ＳＢの先頭を示す同期データ（以下、ＳＹと記す）、信号の各アドレス及び属性等を示すＩＤデータ（以下、ＩＤと記す）、有効（画像／オーディオ）データ、及びパリティからそれぞれ構成される。
【００３５】
従って、このＴＭ領域に対してアクセスする際のアドレスとしては、トラックナンバＴｒ、各Ｔｒ内のシンクブロックナンバ（以下、ＳＢと記す）、各ＳＢ内のシンボルナンバ（以下、ＳＭＢと記す）を用いることが好ましい。
【００３６】
また、上述のようなメモリ１７に対する各処理ブロックのアクセスはアドレス変換回路１５により調停制御及び、アドレス制御される。
【００３７】
即ち、図示せずもアドレス変換回路１３は、内外部のＣＰＵ１９、２３からＣＢＳ２を介して再生モードか記録モードかといった各種動作モードの種類等を指定するコマンドが伝送されるか、又は、直接各ブロックのアドレスの所定ビットによって上記モードが伝送されて、これらの情報に応じてデータ転送の優先順位に関するスケジューリングを行うと共に、上記各ブロックからのアクセス要求（以下、Ｒｅｑと記す）に応じて各処理ブロックとメモリ１７との間のデータ転送の調停を行う。
【００３８】
上記コマンドは、図示せずも機器本体の各スイッチ等によって設定される動作モードを上記内外部ＣＰＵが検出する事によって決定されるものであり、例えば符号化モード、復号化モード、或いは、ＶＴＲにおける特殊再生モード等の各種動作モードに対応する。
【００３９】
なお、上記コマンドによって指定される動作モードとしては上述のものに限られず、例えば画像合成、アフレコ、インサート等の編集、ダビング等の各種動作を含む。
【００４０】
上記アドレス変換回路１３は、上記各処理ブロックにおける処理形態及び上記メモリ１７のアドレス空間に応じた最適なデータ単位でアドレッシングし得るように各処理ブロック毎に後述する所定のアドレスを生成する。
【００４１】
また、このアドレス変換回路１３におけるアドレス生成動作は、上記内外ＣＰＵ１９，２３から伝送される画像タイプに応じたパラメータに基づいて可変設定されるようになっており、例えば処理すべき画像がＳＤかＨＤか、或いは、ＮＴＳＣかＰＡＬかといった画像タイプ（サイズ）に応じて異なるアドレスを発生する。
【００４２】
一方、上記各処理回路の各部はそれぞれ必要なクロックが供給されており、そのクロックに同期して動作する。
【００４３】
これらの、クロックは、入力信号中から抽出される同期信号ＨＳｙｎｃ、ＶＳｙｎｃ及び内部基準クロック等に基づいて、上記画像データ入出力ブロック３に供給されて入力信号に同期する第一のクロック（本例では１３．５ＭＨｚ）、図示せずもオーディオ処理ブロック５に供給されてオーディオデータの処理を行うための第２のクロック（本例では４８ＫＨｚ）、符号化／復号化ブロック７と誤り訂正ブロック９及び、アドレス変換回路１３、メモリＩ／Ｆ１５、メモリ１７に供給される第３のクロック（本例では６７．５ＭＨｚ）、符号化データ入出力ブロック１１に電磁変換処理ブロックから供給されるドラムの回転に同期したクロックで、記録媒体への記録／再生を行うための第４のクロック（本例では４１．８５ＭＨｚ）があって、各処理ブロックは、供給されたクロックに応じた処理動作を行う。
【００４４】
以下、上述の処理回路においてつなぎ撮りを考慮したメモリ構成を詳細に説明する。
【００４５】
図４は、上記メモリ（２Ｍｂｙｔｅ×８ｂｉｔのＳＤＲＡＭ）の全領域を表したものである。絶対アドレスとしては、ｒｏｗ方向が０から２０４７、ｃｏｌｕｍｎ方向が０から１０２３まで割り当てが可能である。上述したようにＳＤ（ＮＴＳＣ／ＰＡＬ）／ＨＤに於ける情報量を考慮してＶＭ領域とＴＭ領域を図のように分割している。
【００４６】
まず、ＶＭ領域のメモリマッピングの規制について説明する。
【００４７】
ここで、ＳＤ′とＰＡＬに関しては、ＶＭ領域を５１２Ｃｏｌｕｍｎで２分割しそれぞれバンク０（以下、ＢＳ０と記す。）、バンク１（以下、ＢＳ１と記す。）とする。基本的にＢＳ０とＢＳ１は同様に領域が分割されており、以下にＢＳ０側について説明する。
【００４８】
ＮＴＳＣの輝度信号（以下、Ｙと記す。）は、７２０ｒｏｗ分の領域に割り当て、ＰＡＬのＹ信号は８６４ｒｏｗ分の領域に割り当てる。
【００４９】
一方、ＮＴＳＣの色差信号（以下、Ｃと記す。）は、ＰＡＬのＹ信号に隣接して３６０ｒｏｗ分の領域に割り当て、同様にＰＡＬのＣ信号は４３２ｒｏｗ分の領域に割り当てる。
【００５０】
次に、ＨＤに関しては、ＢＳ０，ＢＳ１の２つのバンクで１つのバンクが構成され、Ｙ信号は１０２４ｒｏｗ分の領域に割り当て、Ｃ信号はＹ信号に隣接して３８４ｒｏｗ分の領域に割り当てる。
【００５１】
図５は、ＮＴＳＣ方式に於ける１フレーム分のＹ信号であり、１ラインが７２０画素の４８０ライン（Ｌｉｎｅ０〜Ｌｉｎｅ４７９）で構成される。
【００５２】
図６は、図４のエリアＣを拡大したもので６４ｒｏｗ毎にｒｏｗ ｂｌｏｃｋ（以下、ＲＢと記す。）、同様に６４ｃｏｌｕｍｎ毎にｃｏｌｕｍｎ ｂｌｏｃｋ（以下、ＣＢと記す。）を構成する。
【００５３】
ここで、図５の１ラインの画像データは６４画素毎に１２分割され、その分割されたＬｉｎｅ０の１２個のブロックは、図６の（ＲＢ０，ＣＢ０）エリアに示すように、ｒｏｗ方向に順次記憶される。同様に、Ｌｉｎｅ１に関しては、（ＲＢ０，ＣＢ１）エリアに順次記憶される。残りのラインの画像データに於いても同様である。
【００５４】
次に、ＴＭ領域のメモリマッピングの規則について説明する。
【００５５】
ＴＭ領域は、図４に示すように圧縮／符号化された画像データがＶｉｄｅｏ０及びＶｉｄｅｏ１の２バンクエリアに記憶され、オーディオデータはＡｕｄｉｏ０，１，２，３の４バンクエリアに記憶される。それぞれのバンクは、最大１２トラックに分割され、トラック内は、図３に示したようにシンクブロック単位に順次記憶する。本例では、２バイトのＳｙｎｃ信号を除く８８バイト単位に記憶する。
【００５６】
ここで、図７は上述したＴＭ領域に於けるオーディオデータエリアの１バンクについての詳細図であり、１つのｒｏｗアドレスに対してＣｏｌｕｍｎ方向に５つのＳＢが連続的にアドレッシングされて記憶される。従って、１トラックに於ける１４ＳＢのオーディオデータは、３つのｒｏｗアドレスに亙って記憶されることになり、１フレーム分のオーディオデータが１２トラックである場合を想定すると、３６ｒｏｗ×８８バイト×５ＳＢの領域に１バンクの領域が割り当てられる。本実施例の場合、上記領域が４バンクで構成される。
【００５７】
同様に、図８は上述したＴＭ領域に於けるビデオデータエリアの１バンクについての詳細図であり、１つのｒｏｗアドレスに対してＣｏｌｕｍｎ方向に５つのＳＢが連続的にアドレッシングされて記憶される。従って、１トラックに於ける１４９ＳＢのビデオデータは、３０のｒｏｗアドレスに亙って記憶されることになり、１フレーム分のビデオデータが１２トラックである場合を想定すると、３６０ｒｏｗ×８８バイト×５ＳＢの領域に１バンクの領域が割り当てられる。本実施例の場合、上記領域が２バンクで構成される。
【００５８】
本例に於いては、オーディオ／ビデオそれぞれのバンクの各トラック領域で１ＳＢ分の空きエリア（オーディオエリアでは、各１４番目のＳＢ、ビデオエリアでは、各１４９番目のＳＢ）が存在するが、この領域には、例えば図１に示した誤り訂正ブロックがＳＢ単位の誤り情報を書き込み、符号化／復号化ブロック７が復号処理を行う時にその情報を参照して復号が可能か否かを判断するために使用される。
【００５９】
なお、本例では、Ｃｏｌｕｍｎ方向に１ＳＢにつき２バイトのＳｙｎｃ信号を除く８８バイトの５倍の領域を確保したが、それ以外の整数倍であっても良い。
【００６０】
また、図４に示した斜線のエリアＤは、上述した処理の余りのエリアであって本実施例では、入力された画像データ及びオーディオデータ以外のデータを記憶するために用いる。
【００６１】
例えば、カメラ一体型ＶＴＲに於いてマイコンなどからの制御によって、ビューファインダ内或いは、モニタ内のキャラクタ表示（カウンタ、時刻、日付等）、ビデオテープへのキャラクタの写し込み（時刻、日付等）を制御するオンスクリーンディスプレイ（ＯＳＤ）用のデータを格納することが考えられる。
【００６２】
図９（Ａ）は、ＳＤに於けるオンスクリーンディスプレイのデータサイズを示したものであり、本例では、ビデオデータの７２０画素×４８０画素に対して水平／垂直が共に１／２の解像度を有するものである。従って、オンスクリーンディスプレイのデータサイズは、３６０データ×２４０データとなり、かつそのＯＳＤの１データは、４ビットで表現される。そのために、１バイトで２データを表現できるため実際のメモリ上では、図９（Ｂ）に示すように１８０×２４０データ領域を確保できれば良く、実際のＯＳＤのアクセス形態は、主に図１に示した画像データ入出力ブロック３が６４バイト単位に高速なアクセスを行うため、ｒｏｗ方向の１８０データを６４データ毎に３ブロックに分割（最後の１ブロックはダミーデータを含む）し、かつＣｏｌｕｍｎ方向に６４データづつ連続させ図９（Ｃ）に示したように２４０データ×１９２データ（６４データ×３）のＯＳＤ領域を設ける。
【００６３】
図１０（Ａ）は、ＯＳＤデータをマルチプレクスして出力する場合の簡単なブロック図である。図４に示したＶＭ領域５０から読み出された画像データと上記図９（Ｃ）に示したＯＳＤ領域から読み出されたＯＳＤデータがマルチプレクサ５４に供給される。マルチプレクサ５４には、システムコントロールＣＰＵ１９等から供給される制御信号５６によって画像データのみか、ＯＳＤデータと合成された画像データかが選択され出力端子５８に出力される。
【００６４】
図１０（Ｂ）は、マルチプレクサ５４の内部回路を示したものであり図１０（Ａ）と同様のものには同じ番号を付してある。入力端子６０から入力されたＶＭからの出力画像データは、ＳＷに供給されると共に加算器６４に供給され入力端子６２から入力されたＯＳＤからの出力データと加算されてＳＷに供給される。ＳＷはＣＰＵからの制御信号によっていづれかの信号を選択して出力する。
【００６５】
なお、上記処理に於けるメモリアクセスは、図１に示したアドレス変換回路１３によるアクセス要求の調停とアドレス変換、及びメモリＩ／Ｆ１５によるメインメモリへのアクセス処理で実現される。
【００６６】
次に図１１，１２を用いて、上述のアドレス変換回路に於いて各ブロックからのメモリアクセス要求の調停動作、アクセスアドレス及びモードの出力手段について説明する。但し、ここでは、説明の簡略化のために２つの処理ブロックＡ／Ｂが独自にアクセスするものと仮定して説明する。
【００６７】
図１１は、アドレス変換回路の構成を示したブロック図である。マスタークロック（以下、ＭＣＬＫと記す。）に同期したＪｋフリップフロップ１００、１０２は、上記２つの処理ブロックＡ／Ｂからのアクセス要求信号Ｒｅｑ＿Ａ、Ｒｅｑ＿ＢがＫ端子に供給され、Ｊ端子にはアクセス要求信号に対応するアクセス許可信号Ａｃｋ＿Ａ、Ａｃｋ＿Ｂが供給される。Ｊ−ｋフリップフロップのそれぞれの出力は、出力制御付きのラッチ１０４に供給される。ラッチ１０４は、図１に示すメモリＩ／Ｆ１５からメモリのバスが解放されて次のアクセス要求受け付け可能状態を示す信号（以下、Ｃｏｍｐｌｅｔｅと記す。）によって出力が制御される。つまり、Ｃｏｍｐｌｅｔｅ信号のタイミングによってその時点での各Ｒｅｑの状態がラッチされて出力されるように動作する。ラッチ１０４のＲｅｑ＿Ａ側の出力は、Ｄフリップフロップ１０６とＯＲゲート１１２に供給されてその出力がＲｅｑ＿Ａに対するアクセス許可信号Ａｃｋ＿Ａとなる。
【００６８】
一方、ラッチ１０４のＲｅｑ＿Ｂ側の出力は、反転したＲｅｑ＿Ａ側の出力とＯＲゲート１０８に供給され、その出力はＤフリップフロップ１１０とＯＲゲート１１４に供給されてその出力がＲｅｑ＿Ｂに対するアクセス許可信号Ａｃｋ＿Ｂとなる。ここで、ＯＲゲート１０８は、アクセス要求信号の優先順位がＲｅｑ＿ＡよりもＲｅｑ＿Ｂの方が低いために必要となる。
【００６９】
Ａｄｄｒ＿Ａ、及びＡｄｄｒ＿Ｂはメインメモリの実アドレスを意識しない論理アドレスであって、バースト転送されるデータ（例えば、６４バイト）の先頭アドレスを示す。これらの論理アドレスは、ラッチ１１６及び１１８に供給され、Ａｃｋ＿Ａ、Ａｃｋ＿Ｂによる制御を受けていづれか一方が出力される。その出力されたアドレスは、変換テーブル１２０へ供給され、Ａｃｋ＿Ａ、Ａｃｋ＿Ｂの状態によってメモリアクセスのための実アドレスに変換すると共に、書き込み／読み込み、アクセスするデータのバースト長等のモード信号を図１に示すメモリＩ／Ｆ１５へ供給する。
【００７０】
メモリＩ／Ｆ１５では、図示せずもカウンタによって転送データの先頭の実アドレスをバースト長分インクリメントしてメインメモリにアクセスする。
【００７１】
図１２は、上記処理動作のタイミングを表したものである。
【００７２】
Ａ、Ｃは、各ブロックからのアクセス要求信号、Ｒｅｑ＿Ａ及びＲｅｑ＿Ｂであり、Ｂ、ＤはＲｅｑ＿Ａ及びＲｅｑ＿Ｂによって変化する各ブロックからの論理アドレスである。Ｅ、Ｆは、上記Ｊ−ｋフリップフロップ１００、１０２の出力信号で、それぞれＲｅｑ＿Ａ及びＲｅｑ＿Ｂによって“Ｌ”レベルにリセットされ、Ａｃｋ＿Ａ及びＡｃｋ＿Ｂによって“Ｈ”レベルにセットされる。Ｇは、上述したようにメモリＩ／Ｆ１５から供給される信号で次のアクセス要求を受け付けるタイミングである。つまりＣｏｍｐｌｅｔｅが“Ｌ”レベルになった時点で上記Ｅ、Ｆの信号をラッチして優先順位によってＨ、Ｉのようにアクセス許可信号Ａｃｋ＿Ａ、Ａｃｋ＿Ｂがローアクティブで出力される。
【００７３】
Ｊは、アクセス許可信号Ａｃｋ＿Ａ、Ａｃｋ＿Ｂによってイネーブルされてラッチ１１６及び１１８から出力されるアドレスである。Ｋ、Ｌは、変換テーブル１２０から出力される実アドレスに変換されたアドレス及び、モード信号である。
【００７４】
なお、本例では、２つのブロックからのアクセス要求に対する動作を説明したが、Ｎ個のブロックに対しても同様に処理する事が可能である。
【００７５】
２．補間に於けるメモリ制御
次に、本例によって実現する補間に於けるメモリ制御について、その詳細を説明する。
【００７６】
図１３は、上述したシステム構成に於いて再生時に欠落した画像データを補間する動作を実現するための構成を示したブロック図である。ここでは、ＴＭ領域に於ける復号前の圧縮されたデータにより補間処理が行われる。上述の例に於いてＴＭ領域は、２フレーム分を割り当てた構成を示したが、本実施例では前フレームからの補間処理を行うため上記メモリの空き領域にもう１フレーム分のＴＭ領域を割り当てる。つまり、ＴＭ領域を３バンク構成として補間処理を行う。以下に、再生時の動作を例に説明する。
【００７７】
端子１４０は、図１に示した符号化データ入出力ブロック１１からの入力端子、端子１４２は、図１に示した誤り訂正ブロック９からの入力端子であり、上述したように図１のアドレス変換回路１３によってそれぞれのメモリアクセス要求が調停され、かつメモリの実アドレスに変換されたアドレス、及び復号される前の画像データ等が供給されるものである。１４４、１４６は、上述したＴＭ領域のフレームメモリでＢＫ０、及びＢＫ１であり、１４８は、前フレーム補間を実現するために設けたもう１フレーム分のメモリでＢＫ２である。この３つのＢＫエリアへの書き込み／読み込みのアクセスは、図１に示したシステムコントロールＣＰＵ１９から各処理ブロックへＢＫ情報として供給され、それが上位アドレスに反映されることで制御される。ＳＷ１５０は、上記ＢＫ０、ＢＫ１、ＢＫ２の各メモリエリアから読み出す画像データを上記と同様に図１に示したシステムコントロールＣＰＵ１９で制御されてから各処理ブロックへＢＫ情報として供給され、それが上位アドレスに反映されることで制御される。ＳＷ１５０からの出力は、例えば端子１５２を介して符号化／復号化ブロックへ供給され、再生時に於いては、伸張処理されてＶＭ領域の所定のエリアに書き込まれる。
【００７８】
図１４は、上記メモリ構成に於ける再生時の各処理ブロックの動作を示した図である。縦軸はアドレスでありそれぞれのＢＫ内はトラックナンバ、シンクブロックナンバ、及び、バイトデータ単位のシンボルナンバが割り当てられている。横軸は時間でありＦｒａｍｅ０〜Ｆｒａｍｅ３は、１／３０秒のフレーム時間を表している。実線１５４は符号化データ入出力ブロックによる再生データの書き込み動作を示したものでありリニアなアドレッシングによってそれぞれＢＫをアクセスする。点線１５６は上記符号化データ入出力ブロックにより書き込まれた再生データに対して、誤り訂正ブロックによるシンドローム計算のための読み出し動作を示したものであり、上記符号化データ入出力ブロックの書き込み位相に対して時間的に１トラック遅延したリニアなアドレッシングによってそれぞれのＢＫをアクセスする。四角で示した１５８は上記シンドローム計算の読み出し動作に対して１トラック遅延後、その計算結果に対して誤りが検出できた場合に、その誤りのある特定ブロックを読み出して訂正データを加算し訂正した後元のメモリ上の位置に書き込むための動作を示したものである。この場合、１トラック時間内で１トラック内のデータを処理することが補償されている。もし、誤り訂正能力を越えた誤りがあった場合は、各ＭＢ単位に補間グラフを付加することによって後段の処理で何らかの補間処理が可能になるように処理される。
【００７９】
斜線で囲んだ１６０は、上記再生データを誤り訂正処理した復号化前の圧縮された画像データに対して、符号化／復号化ブロック画時間的に１フレーム遅延後所定のＢＫエリアから読み出しを行い通常５ＭＢ単位でもとの画像データに復号する処理動作を示したものである。但し、偶数トラックの５ＭＢと奇数トラックの５ＭＢが時間的に交互にアクセスするシャフリング処理が施されるために図に示したような絶対にアクセスされないトラックが時間的に存在することになる。
【００８０】
ここで、符号化／復号化ブロックによるＦｒａｍｅの２時間のＢＫ１エリアの復号処理に於いて上記補間フラグが検出できた時、符号化／復号化ブロックは、ＢＫアドレスのみを１フレームマエに変更することによって１フレーム前の同一な位置にあるＭＢのデータに置き換えることによって補間処理を行う。上記処理ブロックのアドレスの位相関係は、上述したシステムコントロールＣＰＵ１９が一括管理している。表１に、上記に於けるＢＫの位相関係であり、Ｆｒａｍｅ０時間に於いて符号化データ及び誤り訂正ブロックがＢＫ０、符号化復号化ブロックの通常処理がＢＫ２、符号化復号化ブロックの補間処理がＢＫ１にアクセスするように制御される。以下、Ｆｒａｍｅ１及び、Ｆｒａｍｅ２時間に於いても各処理が同一時間内に競合し書き込み／読み出しの追い越しが起こらないように制御される。
【００８１】
【表１】

【００８２】
以下、本発明の実施例を図１５ないし図２９を用いて説明する。
【００８３】
図１５は、本発明の実施例における信号処理装置のブロック図を示したものである。
【００８４】
本実施例は、図１５に示すように各種処理ブロックがシステム制御部によって制御されつつ各々が所望のタイミングでメモリにアクセスし、それらのアクセス要求をシステム制御部が調停することで上記処理ブロックの動作を保証するように構成されている。
【００８５】
上記処理ユニットにおける各処理回路は、以下のように動作する。
【００８６】
それぞれ端子２０１、端子２０２、端子２０３は、輝度信号（以下、Ｙと記す）と色差信号（以下、Ｃｒ，Ｃｂと記す）の比率が４：２：２であるＤ１フォーマットのディジタルコンポーネント信号の入出力端子である。画像入出力部２０４は、符号化時に於いては、上記端子から入力されたデータに対して色差信号を間引き処理し輝度信号と色差信号の比率をＮＴＳＣモード時は、４：１：１のディジタル信号に変換処理を行い、ＰＡＬモード時は、４：２：０のディジタル信号に変換処理を行う。更に、上記ブロックは、前記変換されたＹ、Ｃｒ、Ｃｂに対してマルチプレクス処理を施したデータ列（以下、ＭＵＸ＿ＤＡＴＡと記す。）を出力し、それと共にＭＵＸ＿ＤＡＴＡ列内のＹ、Ｃｒ／Ｃｂを一時バッファリングするためのアドレスであるＹ＿ＲＡ及びＣ＿ＲＡ、同様にイネーブル信号Ｙ＿ＥＮ、Ｃ＿ＥＮ、また、メインメモリにアクセスするためのアドレス、Ｙ＿ＭＡ及びＣ＿ＭＡ、同様にメモリアクセス要求信号ＲｅｑＹ、ＲｅｑＣを発生する。
【００８７】
復号化時に於いては、同様の信号を発生しつつ、バッファからＭＵＸ＿ＤＡＴＡを読み出し４：２：２のディジタルコンポーネント信号に変換し上記端子２０１、端子２０２、端子２０３へ出力する。バッファ２０５は、各周辺ブロックからのアドレス信号（Ｙ＿ＲＡ、Ｃ＿ＲＡ、ＹＭ＿ＲＡ、ＣＭ＿ＲＡ）、書き込み／読み出しを制御する制御信号（Ｙ＿Ｅｎ、Ｃ＿Ｅｎ、ＹＭ＿Ｅｎ、ＣＭ＿Ｅｎ）によって、上記ＭＵＸ＿ＤＡＴＡ及び、メインメモリに対して書き込み／読み出しを行う輝度信号（以下、Ｙ＿ＭＤと記す。）と色差信号（以下、Ｃ＿ＭＤと記す。）を所定のデータ長毎にバッファリングする。メインメモリ２０６は、システムクロックに同期してデータの書き込み／読み出しが行われる。圧縮・伸張部２０７は、メインメモリ２０６にアクセスし、画像データに対してＤＣＴ変換（離散コサイン変換）を用いた可変長符号化／復号化を行う。
【００８８】
システム制御部２０８は、上記各部からのメインメモリに対するアドレス、及びメモリアクセス要求信号によりメインメモリを含むシステム全体の制御を行う。
【００８９】
本実施例における上記メインメモリ２０６は、クロックの立ち上がりに同期してデータのバースト転送を行うことで高速な書き込み／読み出しのアクセスを可能とするＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）が用いられている。
【００９０】
このＳＤＲＡＭに供給されるクロックは、図１６に示すようなジッターの無い外部の周波数発信器２９０から周波数逓倍器２９２に例えば、２７．５ＭＨｚのクロックを供給し、そこで逓倍されて発生した６７．５ＭＨｚがリファレンスクロックとして供給される。ここでリファレンスクロック６７．５ＭＨｚは、図示せずも周波数発信器２９４で作られる水平同期信号にロックした１３．５ＭＨｚの整数倍（５倍）に設定されている。ここで、周波数発信器２９４から供給される１３．５ＭＨｚは、Ｙのサンプリング周波数であり、周波数分周器２９６で４分周された３．３７５ＭＨｚは、上記、４：１：１或いは、４：２：０に変換時のＣｒ、Ｃｂのサンプリング周波数である。
【００９１】
次に、図１５における画像入出力部２０４によってＹ、Ｃｒ、Ｃｂがマルチプレクスされる詳細な動作について図１７を用いて説明する。尚、図１２において図１５と同一なものに対しては、同一の番号を付してある。
【００９２】
２４０は、一般的なフィルタであり符号化処理時は、上記４：２：２で入力された画像データＹ、Ｃｒ、Ｃｂを間引き処理をすることによってそれぞれ４：１：１或いは、４：２：０の画像データＥＸ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂに変換する。また逆に復号化処理時は、４：１：１或いは、４：２：０の画像データＷＸ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂを色差信号に対して補間処理を行うことにより４：２：２の画像データＹ、Ｃｒ、Ｃｂに復元して出力する。ここで、ＷＸ＿Ｙは、上記、１３．５ＭＨｚに同期し、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂは、上記、３．３７５ＭＨｚに同期している。２４２、２４４、２４６は、６７．５ＭＨｚで駆動する双方向のフリップフロップであり、符号化処理時は、上記画像データＥＸ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂをマルチプレクス処理をして６７．５ＭＨｚに同期したＭＵＸ＿ＤＡＴＡを生成し、復号化時は、ＭＵＸ＿ＤＡＴＡからデマルチプレクス処理をして画像データＥＸ＿Ｙ、ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂを生成する。また、上記処理は、それぞれタイミング発生器２４８から供給される６７．５ＭＨｚに同期したイネーブル信号ＭＵＸ＿Ｙ、ＭＵＸ＿Ｃｒ、ＭＵＸ＿Ｃｂによって制御される。
【００９３】
また、タイミング発生器２４８は、上記以外に６７．５ＭＨｚに同期したそれぞれのアドレス（Ｙ＿ＲＡ、Ｃ＿ＲＡ、Ｙ＿ＭＡ、Ｃ＿ＭＡ）、イネーブル信号（Ｙ＿Ｅｎ、Ｃ＿Ｅｎ）、メモリアクセス要求信号（ＲｅｑＹ、ＲｅｑＣ）を発生し周辺ブロックへ供給する。
【００９４】
図１８は、図１７の構成に於けるマルチプレクス及びデマルチプレクス処理の詳細なタイミングである。図１８（ａ）〜図１８（ｇ）に、４：１：１へ変換されたデータを例にしてマルチプレクスのタイミングを示す。（ａ）は、１３．５ＭＨｚに同期した輝度データＥＸ＿Ｙ、（ｂ）は、３．３７５ＭＨｚに同期した色差データＥＸ＿Ｃｒ、同様に（ｃ）は、３．３７５ＭＨｚに同期した色差データＥＸ＿Ｃｂである。（ｄ）、（ｅ）、（ｆ）は、６７．５ＭＨｚに同期したイネーブル信号であり、（ａ）のＥＸ＿Ｙは、（ｄ）のＭＵＸ＿ＹがＬＯＷレベルの時に６７．５ＭＨｚでラッチ出力され、（ｂ）のＥＸ＿Ｃｒは、（ｅ）のＭＵＸ＿ＣｒがＬＯＷレベルの時に６７．５ＭＨｚでラッチ出力され、（ｃ）のＥＸ＿Ｃｂは、（ｆ）のＭＵＸ＿ＣｂがＬＯＷレベルの時に６７．５ＭＨｚでラッチ出力されることで（ｇ）に示したようにマルチプレクスデータＭＵＸ＿ＤＡＴＡが生成される。
【００９５】
図１８（ｇ）、図１８（ａ）′〜図１８（ｆ）′に、デマルチプレクスのタイミングを示す。（ｄ）′、（ｅ）′、（ｆ）′は、それぞれデマルチプレクス処理を行うときのイネーブル信号ＭＵＸ＿Ｙ、ＭＵＸ＿Ｃｒ、ＭＵＸ＿Ｃｂである。そのイネーブル信号がＬＯＷレベルの時にそれぞれ６７．５ＭＨｚでＭＵＸ＿ＤＡＴＡをラッチ出力することで、デマルチプレクスされたＥＸ＿Ｙ（ａ）′、ＥＸ＿Ｃｒ（ｂ）′、ＥＸ＿Ｃｂ（ｃ）′が生成される。なお、当然のことながら、ＥＸ＿Ｙ（ａ）′は、１３．５ＭＨｚに同期し、ＥＸ＿Ｃｒ（ｂ）′、ＥＸ＿Ｃｂ（ｃ）′は、、３．３７５ＭＨｚに同期したデータ列となる。
【００９６】
図１９は、図１５に示したバッファ２０５のメモリマップである。容量は、全体で２５６バイトで、上記、色差信号ＥＸ＿Ｃｒ、ＥＸ＿Ｃｂは、アドレス０〜１２７にマッピングされ、輝度信号ＥＸ＿Ｙは、アドレス１２８〜２５５にマッピングされる。更に、輝度信号、色差信号のそれぞれの領域は、例えば、本実施例では、６４バイト単位にバンク構成になっている。ここで、アドレス０〜６３は、色差信号のためのバンク０（以下、Ｃ＿Ｂ０と記す）、アドレス６４〜１２７は、色差信号のためのバンク１（以下、Ｃ＿Ｂ１と記す）、アドレス１２８〜１９１は、輝度信号のためのバンク０（以下、Ｙ＿Ｂ０と記す）、アドレス１９２〜２５５は、輝度信号のためのバンク１（以下、Ｙ＿Ｂ１と記す）という構成になっていて、図１５に示す画像入出力２０４とメインメモリ２０６の書き込み／読み出し処理が競合しないようにシステム制御部２０８によって制御されている。
【００９７】
図２０は、上記バッファ２０５に対する符号化時の書き込み／読み出し処理の詳細なタイミング図である。（ａ）は、図１５の画像入出力部２０４から供給されるマルチレクスデータＭＵＸ＿ＤＡＴＡである。（ｂ）、（ｄ）は、ＭＵＸ＿ＤＡＴＡからそれぞれ輝度信号（ＸＹ０，ＸＹ１．．．．）及び色差信号（ＸＣｒ０，ＸＣｂ０，ＸＣｒ１，ＸＣｂ１．．．．．．．）を抽出し、図１９に示したバッファの各領域へ書き込むためのイネーブル信号であり、（ｃ）、（ｅ）は、その際の書き込みアドレスである。上記、書き込みアドレスは、（ｂ）のＹ＿ＥｎがＬＯＷレベルの時に（ｃ）のＹ＿ＲＡが選択され、（ｄ）のＣ＿ＥｎがＬＯＷレベルの時に（ｅ）のＣ＿ＲＡが選択される。この時、Ｙ＿ＥｎとＣ＿Ｅｎが同時にＬＯＷレベルになることはあり得ない。
【００９８】
従って、輝度信号は、図１９のＹ＿Ｂ０のアドレス１２８から順次書き込まれ、色差信号は同様に、Ｃ＿Ｂ０のアドレス０から順次書き込まれる。ここで、６７．５ＭＨｚのが２０クロックで１パケットとして、そのパケット単位にまとめて表記したものが（ａ）′である。従って、１パケット内には、輝度データが４バイト、色差データがＣｒ成分／Ｃｂ成分それぞれ１バイトづつ含まれる。
【００９９】
（ｆ）、（ｇ）は、図１５の画像入出力部２０４からシステム制御部２０８に供給されるメモリアクセス要求信号であり、輝度データ及び色差データのそれぞれが、上記バッファに６４バイト蓄積される毎に出力される。従って、輝度データのメモリアクセス要求信号は、（ａ）′に示したパケット番号Ｐ１５がバッファに蓄積された時点で出力される。
【０１００】
一方、色差データのメモリアクセス要求信号は、（ａ）′に示したパケット番号Ｐ３１がバッファに蓄積された時点で出力される。この時、色差データ６４バイトの内訳は、Ｃｒ成分が３２バイト、Ｃｂ成分が３２バイトであり、上記バッファの偶数アドレスにＣｒ成分、奇数アドレスにＣｂ成分が書き込まれる。
【０１０１】
但し、これはＮＴＳＣモードの場合であり他のモードに於いては、この限りではない。
【０１０２】
（ｉ）、（ｋ）は、図１５のシステム制御部２０８に於いて各ブロックから供給されるメモリアクセス要求信号を調停した結果によって生成されるイネーブル信号ＹＭ＿Ｅｎ及び、ＣＭ＿Ｅｎである。（ｈ）はバッファから読み出された輝度データＹ＿ＭＤでありＹＭ＿ＥｎがＬＯＷレベル期間、読み出しが行われる。同様に、（ｊ）はバッファから読み出された色差データＣ＿ＭＤでありＣＭ＿ＥｎがＬＯＷレベル期間、読み出しが行われる。ここで、図示せずも、それぞれの読み出しアドレスは、図１５の画像入出力ブロックがリアルタイムに書き込みを行っているバンクとは逆のバンクから読み出されるように発生される。
【０１０３】
また、本実施例に於ける色差データＣ＿ＭＤの読み出しは、Ｃｒ成分／Ｃｂ成分それぞれ３２バイト毎にまとめてＳＤＲＡＭにアクセスしたいために偶数／奇数に分けてアドレスを発生する。
【０１０４】
図２１は、上記バッファ２０５に対する復号化時の書き込み／読み出し処理の詳細なタイミング図である。（ａ）ＲｅｑＹ、（ｂ）ＲｅｑＣは、図１５の画像入出力部２０４から図１５のシステム制御部２０８に対するメモリアクセス要求信号であって図１７のタイミング発生器２４８から供給される。ＲｅｑＹは、（１／１３．５ＭＨｚ×６４ｂｙｔｅ）ｎｓ周期で発生し輝度データをアクセスし、ＲｅｑＣは、（１／６．７５ＭＨｚ×６４ｂｙｔｅ）ｎｓ周期で発生し色差データをアクセスする。（ｃ）Ｙ＿ＭＤ、（ｄ）Ｃ＿ＭＤは、図１５のシステム制御部２０８で上記メモリアクセス要求信号を調停処理した結果、読み出しアドレスを図１５のメインメモリ２０６へ供給することで読み出された輝度データ、及び色差データである。
【０１０５】
本発明に於けるメモリアクセスに際してのバースト長は、符号化時と同様に６４バイトである。尚、アクセスに際するバースト長の算出手段は、後に詳細な説明をする。
【０１０６】
（ｄ）ＹＭ＿Ｅｎ、（ｆ）ＣＭ＿Ｅｎは、上記メインメモリから同様のバースト長で読み出されたデータを図１５のバッファ２０５へ書き込むためのイネーブル信号であり、それぞれＬＯＷレベル期間にそれぞれのデータの書き込み処理が行われる。
【０１０７】
尚、図示せずも、図１５のシステム制御部２０８からバッファ２０５に対して書き込みアドレスが供給されるが、前述したように、バンク制御されており他のブロックの処理と競合しないように発生される。
【０１０８】
（ｇ）Ｙ＿Ｅｎ、（ｉ）Ｃ＿Ｅｎ、及び（ｈ）Ｙ＿ＲＡ、（ｊ）Ｃ＿ＲＡは、上記符号化処理に於いて説明したように図１５の画像入出力部２０４からバッファ２０５に供給されるイネーブル信号と読み出しアドレスである。（ｋ）ＭＵＸ＿ＤＡＴＡは、上記（ｇ）Ｙ＿Ｅｎ、（ｉ）Ｃ＿Ｅｎ、及び（ｈ）Ｙ＿ＲＡ、（ｊ）Ｃ＿ＲＡによってラッチ出力された輝度データと色差データがマルチプレクスされたデータ列であり、上記図１５の画像入出力部２０４へ供給される。
【０１０９】
次に、図１５のメインメモリ２０６のマッピング処理を詳細に説明する。
【０１１０】
図２２は、図１５のメインメモリ６のメモリ空間を表したものであり２フレーム分の容量を備えたビデオメモリ（ＶＭ）領域（ＢＳ０及びＢＳ１）と、それ以外のデータを記憶するための容量を備えたＯｔｈｅｒｅｓ領域とからそれぞれ構成されている。
【０１１１】
各領域におけるメモリセルは１フレーム毎の書き込みモードと読み出しモードとに設定可能であるとともに、必要に応じてＶＭ領域又は、Ｏｔｈｅｒｓ領域との間でデータの授受を行う事も可能である。
【０１１２】
即ち、図１５に示すように上記画像入出力部２０４はバッファ２０５を介して、専らＶＭ領域との間でデータの授受を行い、圧縮／伸張部２０７はＶＭ領域とのデータの授受を行うことによって符号化動作時には、ＶＭ領域からデータを読み出して符号化処理した後にその後に続く処理部に対して符号化データを出力し、復号化動作時には入力された符号化データに対して復号化処理した後にＶＭ領域に書き込む。この時のアドレスは、図１５のシステム制御部２０８によってｒｏｗアドレスとｃｏｌｕｍｎ（以下、ｃｏｌと記す。）アドレスとして発生される。
【０１１３】
次に上記メインメモリ２０６にアクセスする際のバースト長の算出方法を説明する。
【０１１４】
図２３（Ａ）は、４：１：１に変換されたＮＴＳＣモードの１フレームに於ける輝度データ（以下、Ｙと記す。）の構成を示したもので、水平７２０画素×垂直４８０ラインで構成される。図２３（Ｂ）は、４：１：１に変換されたＮＴＳＣモード１フレームに於ける色差データ（以下、Ｃｒ，Ｃｂと記す。）の構成を示したもので、Ｃｒ，Ｃｂそれぞれ水平１８０画素×垂直４８０ラインで構成される。
【０１１５】
図２４（Ａ）は、４：２：０に変換されたＰＡＬモードの１フレームに於ける輝度データ（以下、Ｙと記す。）の構成を示したもので、水平７２０画素×垂直５７６ラインで構成される。図２４（Ｂ）は、４：２：０に変換されたＰＡＬモード１フレームに於ける色差データ（以下、Ｃｒ，Ｃｂと記す。）の構成を示したもので、Ｃｒ，Ｃｂそれぞれ水平３６０画素×垂直２８８ラインで構成される。
【０１１６】
図２５は、図１５に示した圧縮・伸張部２０７が符号化／復号化処理をする時のＤＣＴブロックである。通常ｎ画素×ｍ画素で構成されるが、本実施例では、ｎ＝ｍ＝８としている。ここで、本発明では、メインメモリにアクセスする際のバースト長を次の条件式により決定する。
【０１１７】
（ｍ×Ｎ）×ｎ≦ＣＯＬ・・・・・（１）
バースト長＝ｍ×Ｎ
Ｎ：１以上の自然数
ＣＯＬ：バンク（ＢＳ０及びＢＳ１）のカラム方向の容量
【０１１８】
ここで、本実施例では、ＣＯＬ＝５１２であるため、上記、式（１）は、
８Ｎ×８≦５１２・・・・・（２）
となることからＮ≦８となる。従ってバースト長は、８バイト以上６４バイト以下の８の倍数となる。ＳＤＲＡＭを効率良く高速にアクセスするには、ｒｏｗアドレスを固定し、できるだけ長いバースト長でアクセスするのが望ましい。従って、本実施例に於いては、バースト長を６４バイトとする。
【０１１９】
次に、上記４：１：１モードの場合のＹデータのＶＭに対するアクセス方法について詳細に説明する。
【０１２０】
図２６は、図２２のエリアＡを拡大し実際の画面イメージのデータがメモリ上に配置される様子を示したものである。
【０１２１】
ここで、ＣＢＬ０〜ＣＢＬ７は、６４ｃｏｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋで、ＲＮは、水平１ラインの分割数である。上述の如く図２３（Ａ）の１ラインの画像データは６４画素ごとに１２分割され、粗の分割されたＬｉｎｅ０の１２個のブロックは、図２６のＣＢＬ０エリアに示すように、ｒｏｗ方向（アドレス０〜アドレス１１）にｃｏｌアドレスをバースト長分インクリメントしつつ順次記憶される。同様に、Ｌｉｎｅ１に関しては、ＣＢＬ１エリアに順次記憶される。残りのラインの画像データに於いても同様である。
【０１２２】
従って、ＣＢＬ０エリアには、図２３（Ａ）の８ｎ＋０番目（ｎは、０以上の正数）のラインのデータが順次記憶され、ＣＢＬ１エリアには、８ｎ＋１番目、ＣＢＬ２エリアには、８ｎ＋２番目、ＣＢＬ３エリアには、８ｎ＋３番目、ＣＢＬ４エリアには、８ｎ＋４番目、ＣＢＬ５エリアには、８ｎ＋５番目、ＣＢＬ６エリアには、８ｎ＋６番目、ＣＢＬ７エリアには、８ｎ＋７番目のラインのデータが順次記憶されることになる。
【０１２３】
このように記憶された同一のｒｏｗアドレス上には、図２５に示した８画素×８画素のＤＣＴブロックが上記１画面の水平方向に８個分存在する。
【０１２４】
従って、図１５の圧縮・伸張部２０７が、このデータを読み出して符号化する場合は、ＣＢＬ０〜ＣＢＬ７のそれぞれ先頭アドレスから８データを連続して読み出せば、所望の８画素×８画素のＤＣＴブロックのデータを得る事ができ、順次同様にＣＢＬ０〜ＣＢＬ７に対してｃｏｌアドレスを８づつオフセットしつつ８データを連続して読み出す事で順次ＤＣＴブロックを構成し処理を行う。
【０１２５】
一方、復号化処理時に於いては、図１５の圧縮・伸張部２０７が復号処理した８画素×８画素データを符号化時とは逆に、ＣＢＬ０〜ＣＢＬ７に対してｃｏｌアドレスを８づつオフセットしつつ８データを連続して書き込む事で図５（ｆ）に示した如くデータを記憶させる。図１５の画像入出力部２０４は、ｒｏｗアドレスを順次遷移させながら前記データを６４バースト単位に連続読み出しを行う。４：２：０モードに於いても同様の処理動作を行う。
【０１２６】
次に、Ｃｒ、ＣｂデータのＶＭに対するアクセス方法について詳細に説明する。
【０１２７】
初めに、図１５の画像入出力部２０４のメモリアクセス動作について説明する。
【０１２８】
図２３（Ｂ）に示したように、４：１：１モードに於ける色差データは、水平方向に１／４に間引かれ、かつ、毎ラインにＣｒ，Ｃｂデータが同時に存在する。また、色差データのＤＣＴブロック構成は、輝度データと同様に８画素×８画素であり、１バンク当たりのＣＯＬ方向の容量は、５１２バイトである。従って、１回のアクセスに於けるバースト長は、輝度データと同様に６４バイトとなる。但し、上述したように４：１：１モードに於ける色差データの性質から、１回のアクセスに於けるバースト長の内訳は、Ｃｒの３２バイトとＣｂの３２バイトを合わせた６４バイトとなる。
【０１２９】
図２７（ａ）は、上記４：１：１モードに於ける図２２のＣｒ／Ｃｂ領域のバンク０を示したものである。Ｃｒ，Ｃｂはｃｏｌアドレスによって分割し、ｃｏｌアドレスが０から２５５までをＣｒ領域、ｃｏｌアドレスが２５６から５１１までをＣｂ領域とする。ＣＢＬ０〜ＣＢＬ１５は、Ｃｒ／Ｃｂそれぞれ３２ｃｏｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋである。ここで、書き込み／読み出し両モードに於ける色差データ６４バイトのアクセスは、Ｃｒの３２バイトがＣＢＬ０に対して行われ、Ｃｂの３２バイトがＣＢＬ８に対して行われる。順次、ラインが遷移する毎に、ＣＢＬ１とＣＢＬ９、ＣＢＬ２とＣＢＬ１０というようにアクセスエリアが遷移する。
【０１３０】
図２８は、図２７（ａ）のＣｒ領域のバンク０を拡大し、上記処理を詳細に示したものである。
【０１３１】
ここで、ＲＮは、水平１ラインの分割数であり色差データの場合ＲＮ＝５である。上述の如く図２３（Ｂ）の１ラインの画像データは、Ｃｒ、Ｃｂそれぞれ３２画素毎に６分割される。その分割されたＬｉｎｅ０の６個のブロックは、Ｃｒの場合図２８のＣＢＬ０エリアに示すように、ｒｏｗ方向（アドレス０〜アドレス５）にｃｏｌアドレスをバースト長分インクリメントしつつ順次処理される。同様に、ＣｂのＬｉｎｅ０の６個のブロックは、ＣＢＬ８エリアに対して処理が行われる。
【０１３２】
また、ＬｉｎｅのＣｒ及びＣｂに関しては、ＣＢＬ１及びＣＢＬ９エリアに対して同様に処理される。残りのラインの画像データに於いても同様である。従って、ＣＢＬ０、ＣＢＬ８エリアに対しては、図２３（Ｂ）の８ｎ＋０番目（ｎは、０以上の正数）のラインのそれぞれＣｒ、Ｃｂデータが処理され、以下同様にＣＢＬ１、ＣＢＬ９エリアには、８ｎ＋１番目、ＣＢＬ２、ＣＢＬ１０エリアには、８ｎ＋２番目、ＣＢＬ３、ＣＢＬ１１エリアには、８ｎ＋３番目、ＣＢＬ４、ＣＢＬ１２エリアには、８ｎ＋４番目、ＣＢＬ５、ＣＢＬ１３エリアには、８ｎ＋５番目、ＣＢＬ６、ＣＢＬ１４エリアには、８ｎ＋６番目、ＣＢＬ７、ＣＢＬ１５エリアには、８ｎ＋７番目のラインのデータが処理されることになる。
【０１３３】
次に、図１５の圧縮・伸張部２０７のメモリアクセス動作について説明する。
【０１３４】
例えば、４：１：１モードのＣｒ、Ｃｂが上述のように書き込み処理された同一のｒｏｗアドレス上には、図２５に示した８画素×８画素のＤＣＴブロックが上記１画面の水平方向にＣｒ、Ｃｂそれぞれ８個分存在する。
【０１３５】
従って、図１５の圧縮・伸張部２０７が、このデータを読み出して符号化する場合は、ＣＢＬ０〜ＣＢＬ７のそれぞれ潜像アドレスから８データを連続して読み出せば、所望の８画素×８画素のＤＣＴブロックのＣｒデータを得る事ができ、同様に、ＣＢＬ８〜ＣＢＬ１５のそれぞれ先頭アドレスから８データを連続して読み出せば、所望の８画素×８画素のＤＣＴブロックのＣｂデータを得る。
【０１３６】
順次同様にＣＢＬ０〜ＣＢＬ７、及びＣＢＬ８〜ＣＢＬ１５に対してｃｏｌアドレスを８づつオフセットしつつ８データを連続して読み出す事でＣｒ、Ｃｂそれぞれ所望のＤＣＴブロックを構成し処理を行う。
【０１３７】
一方、復号化処理時に於いては、図１５の圧縮・伸張部２０７が復号処理した８画素×８画素データを符号化時とは逆に、ＣＢＬ０〜ＣＢＬ７、及びＣＢＬ８〜ＣＢＬ１５に対してｃｏｌアドレスを８つづオフセットしつつ８データを連続して書き込む事で図２８に示した如くデータを記憶させる。図１５の画像入出力部２０４は、ｒｏｗアドレスを順次遷移させながらＣｒデータの３２バイト及びＣｂデータの３２バイト毎に６４バースト単位にして連続読み出しを行う。
【０１３８】
次に、４：２：０モードに於ける処理動作を説明する。
【０１３９】
図２４（Ｂ）に示したように、４：２：０モードに於ける色差データは、Ｃｒ、Ｃｂそれぞれ垂直方向に１／２に間引かれ、毎ライン交互にＣｒ，Ｃｂデータのどちらか一方が存在する。また、色差データのＤＣＴブロック構成は、輝度データと同様に８画素×８画素であり、１バンク当たりのＣＯＬ方向の容量は、５１２バイトである。
【０１４０】
従って、１回のアクセスに於けるバースト長は、Ｃｒ，Ｃｂそれぞれ輝度データと同様に６４バイトとなる。図２７（ｂ）は、上記ＰＡＬモードに於ける図２２のＣｒ／Ｃｂ領域のバンク０を示したものである。Ｃｒ，Ｃｂは、ｒｏｗアドレスによって分割し、本実施例ではｒｏｗアドレスが８６４から１０７９までをＣｒ領域、ｒｏｗアドレスが１０８０から１２９４までをＣｂ領域とする。ＣＢＬ０〜ＣＢＬ７は、Ｃｒ／Ｃｂそれぞれ６４ｃｏｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋである。
【０１４１】
ここで、Ｃｒデータの書き込み／読み出し両モードに於ける色差データ６４バイトのアクセスは、図２４（Ｂ）に示した偶数ラインの場合に行われ、例えばＬｉｎｅ０の時はＣｒの６４バイトがＣＢＬ０に対して行われる。順次、ラインが遷移する毎にアクセスエリアは、ＣＢＬ７までの間で遷移する。詳細な処理動作は、図２５を用いて説明する。
【０１４２】
図２９は、図２７（ｂ）のＣｒエリアを拡大し実際の画面イメージのデータがメモリ上に配置される様子を示したものである。
【０１４３】
ここで、ＣＢＬ０〜ＣＢＬ７は、６４ｃｏｌｕｍｎ毎に分割されたｃｏｌｕｍｎ ｂｌｏｃｋで、ＲＮは、水平１ラインの分割数である。上述の如く図２４（Ｂ）の１ラインの画像データは６４画素ごとに６分割され、その分割されたＬｉｎｅ０の６個のブロックは、図２９のＣＢＬ０エリアに示すように、ｒｏｗ方向（アドレス０〜アドレス５）にｃｏｌアドレスをバースト長分インクリメントしつつ順次記憶される。同様に、Ｌｉｎｅ２に関しては、ＣＢＬ１エリアに順次記憶される。残りのラインの画像データに於いても同様である。
【０１４４】
従って、ＣＢＬ０エリアには、図２４（Ｂ）の８ｎ＋０番目（ｎは、０以上の正数）のラインのデータが順次記憶され、ＣＢＬ１エリアには、８ｎ＋２番目、ＣＢＬ２エリアには、８ｎ＋４番目、ＣＢＬ３エリアには、８ｎ＋６番目、ＣＢＬ４エリアには、８ｎ＋８番目、ＣＢＬ５エリアには、８ｎ＋１０番目、ＣＢＬ６エリアには、８ｎ＋１２番目、ＣＢＬ７エリアには、８ｎ＋１４番目のラインのデータが順次記憶されることになる。
【０１４５】
尚、Ｃｂエリアに関しては、図示せずもＣＢＬ０エリアには、図２４（Ｂ）の８ｎ＋１番目（ｎは、０以上の正数）のラインのデータが順次記憶され、ＣＢＬ１エリアには、８ｎ＋３番目、ＣＢＬ２エリアには、８ｎ＋５番目、ＣＢＬ３エリアには、８ｎ＋７番目、ＣＢＬ４エリアには、８ｎ＋９番目、ＣＢＬ５エリアには、８ｎ＋１１番目、ＣＢＬ６エリアには、８ｎ＋１３番目、ＣＢＬ７エリアには、８ｎ＋１５番目のラインのデータが順次記憶されることになる。図１５の圧縮・伸張部２０７の符号化／復号化時のメモリアクセスは、他のモードと同様にアクセスされて、Ｃｒ、Ｃｂに於いてそれぞれ所望の８画素×８画素のＤＣＴブロック単位の処理がされる。
【０１４６】
尚、図２７に示したＣｒ、Ｃｂのエリア分割手段は、一例であって、例えば図２７（ａ）のＣｒ、Ｃｂを３２バイト単位にｃｏｌアドレス方向に対して交互に分割しても良い。つまり、ｃｏｌアドレスでＣｒ、Ｃｂが分割されていて、かつ前記条件式から導かれたバースト長分の連続データが同一ｒｏｗアドレス上に配置出来れば良い。図２７（ｂ）については、ｒｏｗアドレスでＣｒ、Ｃｂが分割されていて、かつ前記条件式から導かれたバースト長分の連続データが同一ｒｏｗアドレス上に配置出来れば良い。
【０１４７】
尚、本実施例の信号処理装置を図３０に示したようにカメラ一体型デジタルビデオに備えることによりメモリを削減し、コストダウンを可能とすることができる。
【０１４８】
図３０において、３０１は被写体像を電気的信号に変換して画像データを生成するカメラ部、３０２は第１或いは第２の実施例で説明した処理を行う信号処理装置である。
【０１４９】
３０３は信号処理装置３０２により処理された画像データを磁気テープ等の記録媒体に記録再生する記録再生部、３０４は信号処理装置３０２により処理された画像データを液晶モニタ等により表示する表示部である。
【０１５０】
上述のように構成されたカメラ一体型デジタルビデオの動作を説明する。
【０１５１】
カメラ部３０１で撮像された映像信号は信号処理装置３０２に入力され、実施例で説明した処理により符号化を行う。また、撮像中の画像データはモニタ部３０４に表示することができる。
【０１５２】
信号処理装置３０２により符号化された画像データは記録再生部３０３により記録媒体上に記録される。
【０１５３】
また、記録媒体上に記録された画像データは、記録再生部３０３で再生され、信号処理装置３０２で、実施例で説明した処理により復号化される。復号化された画像データはモニタ部３０４に出力され、表示される。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、垂直ｎ画素×水平ｍ画素のブロック単位に画像データを符号化処理する場合に、１水平期間の画像データをバースト長を有するデータ列に分割し、一つの符号化ブロック内の全てのデータがバーストアクセス可能な同一のロウアドレスに並ぶようにメモリに配置することで、同一のロウアドレスのデータを連続的に読み出すだけで高速に一つのブロックの全ての画像データをメモリから読み出すことが可能となり、高速に信号処理を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる第１の実施例の信号処理装置の構成を表わすブロック図である。
【図２】本実施例におけるＳＤＲＡＭの構成を示した図である。
【図３】本実施例におけるＳＤＲＡＭに対する各処理ブロックのアクセス対応関係を説明するための図である。
【図４】本実施例におけるＳＤＲＡＭに対するデータマッピングを説明する図である。
【図５】ＮＴＳＣ方式における１フレーム分のＹ信号の構成を示した図である。
【図６】本実施例におけるＳＤＲＡＭ内のＶＭ領域へのアクセス手段を説明するための図である。
【図７】本発明のＳＤＲＡＭ内のＴＭ領域におけるオーディオデータの記憶エリアを示した図である。
【図８】本発明のＳＤＲＡＭ内のＴＭ領域に於けるビデオデータの記憶エリアを示した図である。
【図９】オンスクリーンディスプレイのデータサイズを説明するための図である。
【図１０】ビデオデータとＯＳＤデータとを合成して出力するための手段を実現する構成を示したブロック図である。
【図１１】アドレス変換回路１３の具体的な構成を示したブロック図である。
【図１２】図１１のアドレス回路における信号のタイミングを表した図である。
【図１３】本実施例における補間処理を実現するための構成を示したブロック図である。
【図１４】本実施例における補間処理に係る各種処理ブロックがメモリをアクセスする様子を示した図である。
【図１５】本発明の第２の実施例における信号処理装置のブロック図である。
【図１６】本実施例で用いられるクロックを説明するための図である。
【図１７】画像入出力部２０４の詳細ブロック図である。
【図１８】図１７の構成の画像入出力部２０４におけるマルチプレクス及びデマルチプレクス処理の詳細な信号タイミングを説明する図である。
【図１９】バッファ２０５内部のメモリ空間のマッピングを説明するための図である。
【図２０】バッファ２０５に対する符号化時の書き込み／読み出し処理の詳細な信号タイミングを説明する図である。
【図２１】バッファ２０５に対する復号化時の書き込み／読み出し処理の詳細な信号タイミングを説明する図である。
【図２２】メインメモリ２０６内部のメモリ空間のマッピングを説明するための図である。
【図２３】ＮＴＳＣ方式における輝度・色差データの１フレームの構成図である。
【図２４】ＰＡＬ方式における輝度・色差データの１フレームの構成図である。
【図２５】符号化／復号化時のＤＣＴブロックの構成図である。
【図２６】図２２におけるエリアＡを拡大し、Ｙデータのマッピング処理の様子を示した図である。
【図２７】メインメモリ２０６のＣｒ／Ｃｂ領域のバンク０を説明するための図である。
【図２８】図２７（ａ）のＣｒ領域のバンク０を拡大し、Ｃｒデータのマッピング処理の様子を示した図である。
【図２９】図２７（ｂ）におけるＣｒエリアを拡大し、Ｙデータのマッピング処理の様子を示した図である。
【図３０】第１あるいは第２の実施例の信号処理装置をカメラ一体型ＶＴＲに適用した際の構成を示したブロック図である。

Claims (1)

1. 垂直方向と水平方向がそれぞれ複数画素で構成されたブロック単位で画像データに対して符号化処理を施す装置であって、
   同一のロウ（ｒｏｗ）アドレスに対してバーストアクセス可能な前記画像データを記憶するメモリと、
   入力された前記画像データの各水平ラインそれぞれをバースト長を有する複数のデータ列に分割し、同一の前記ブロック内の全ての画像データが前記メモリにおける同一のロウアドレスに並ぶよう、同じ水平ラインの複数の前記データ列について、コラムアドレスを前記バースト長分インクリメントしつつそれぞれ異なるロウアドレスに順次配置すると共に、垂直方向に連続する各水平ラインの前記データ列について、コラムアドレスのエリアを連続的に変え、コラムアドレスを前記バースト長分インクリメントしつつロウアドレス方向に順次配置する配置手段とを備える信号処理装置。

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