JPH11205737A

JPH11205737A - 画像データ処理装置およびその方法

Info

Publication number: JPH11205737A
Application number: JP10009033A
Authority: JP
Inventors: Takayuki Iyama; 隆行猪山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-01-20
Filing date: 1998-01-20
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】プログラマなどが、アドレスと画面上の表示
位置との対応を容易に把握できる画像データ処理装置を
提供する。【解決手段】デジタル画像データを記憶領域に記憶
し、前記記憶領域に応じた１次元のアドレス空間を用い
た第１のアドレスに基づいて、前記記憶領域へのアクセ
スを行うＤＲＡＭ２２と、ＤＲＡＭ２２の記憶領域を２
次元の仮想アドレス空間を用いて表現した第２のアドレ
スを生成するアドレス発生器２４，２９と、第２のアド
レスを前記第１のアドレスに変換するアドレスコンバー
タ１００とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルビデオカ
メラなどで撮像した画像に応じたデジタル画像データの
処理を行う画像データ処理装置およびその方法に関す
る。

【０００２】

【従来の技術】例えば、デジタルビデオカメラで撮像し
た画像に応じたデジタル画像データを、ビデオテープな
どの記録媒体に記録し、当該記録したデジタル画像デー
タを再生するデジタルビデオカセットレコーダ（ＤＶＣ
Ｒ：Digital Video Cassette Recorder)がある。このよ
うなデジタルビデオカセットレコーダでは、記録時に、
デジタル画像データをブロックキング処理（シャッフリ
ング処理）して並べ替えた後に、ＤＣＴなどの画像圧縮
処理を行っている。例えば、ＮＴＳＣ(National Televi
sion System Committee)／ＳＤ(StanderdDefinition)
方式のＤＶＣＲフォーマットを採用したデジタルビデオ
カセットレコーダのシャッフリング処理では、記録時
に、先ず、１フレーム分のデジタル画像データを、例え
ばビデオＲＡＭに記憶する。そして、この記憶した１フ
レーム分のデジタル画像データを、それぞれ３（行）×
９（列）のマクロブロックからなる２４（行）×５
（列）のスーパーブロックに分割して管理し、ＤＶＣＲ
フォーマットに応じた順序でマクロブロックを読み出し
てビデオセグメントを生成し、このビデオセグメントに
ついて画像圧縮処理を行う。

【０００３】従来のデジタルビデオカセットレコーダで
は、４ＭビットのビデオＲＡＭを２つ備え、一方のビデ
オＲＡＭに記憶された前フレームのデジタル画像データ
を読み出している最中に、後フレームのデジタル画像デ
ータを、他方のビデオＲＡＭに書き込んでいる。このよ
うにブロッキング処理を行うことで、ＤＣＴによる画像
圧縮処理の処理単位に含まれる周波数を平準化し、圧縮
効率を高めることができる。上述した従来のデジタルビ
デオカセットレコーダでは、各ビデオＲＡＭに対しての
データの書き込みアドレスおよび読み出しアドレスは、
アドレスＲＯＭで固定されている。また、従来のデジタ
ルビデオカセットレコーダでは、ビデオＲＡＭの１次元
のアドレス空間を直接的に指定した物理アドレスを用い
てアドレスを生成している。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のデジタルビデオカセットレコーダでは、ビデオ
ＲＡＭに対してアクセスするときに用いられるアドレス
がアドレスＲＯＭで固定されているため、アドレス発生
の自由度が低く、ビデオＲＡＭの記憶領域を効率的に使
用できない。そのため、従来のデジタルビデオカセット
レコーダでは、２個の４ＭのビデオＲＡＭが必要であ
り、装置が大規模化および高価格化してしまうという問
題がある。

【０００５】また、上述した従来のデジタルビデオカセ
ットレコーダのように、ビデオＲＡＭに対してのデータ
の書き込みアドレスおよび読み出しアドレスを、ビデオ
ＲＡの１次元のアドレス空間の物理アドレスを直接用い
て管理すると、例えば、シミュレーションやデバックな
どを行う場合に、プログラマが２次元の画面上の特定の
表示位置が、どのアドレスに対応するかを把握すること
は殆ど不可能であり、相互の対応をとるのに手間がかか
るという問題がある。また、設計変更によりビデオＲＡ
Ｍの仕様が変わった場合、ビデオＲＡＭに対してのアク
セス処理を伴う全てのブロックを、変更後のビデオＲＡ
Ｍの仕様に合うように変更する必要が生じ、手間がかか
るという問題がある。

【０００６】本発明は、上述した従来技術に鑑みてなさ
れ、プログラマなどが、アドレスと画面上の表示位置と
の対応を容易に把握できる画像データ処理装置およびそ
の方法を提供することを目的とする。また、本発明は、
ビデオＲＡＭの仕様などが変更になった場合でも、柔軟
に対応できる画像データ処理装置およびその方法を提供
することを目的とする。また、本発明は、データ並べ替
え用のメモリの小容量化を図ることができる画像データ
処理装置およびその方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
画像データ処理装置は、デジタル画像データを記憶領域
に記憶し、前記記憶領域に応じた１次元のアドレス空間
を用いた第１のアドレスに基づいて、前記記憶領域への
アクセスを行う画像データ記憶手段と、前記画像データ
記憶手段の記憶領域を２次元の仮想アドレス空間を用い
て表現した第２のアドレスを生成するアドレス生成手段
と、前記第２のアドレスを、前記第１のアドレスに変換
するアドレス変換手段とを有する。

【０００８】また、本発明の画像データ処理装置は、好
ましくは、前記アドレス生成手段は、前記デジタル画像
データの２次元の表示画面に対応した２次元の仮想アド
レス空間を用いて表現した第２のアドレスを生成する。

【０００９】また、本発明の画像データ処理方法は、画
像データ記憶手段の記憶領域を２次元の仮想アドレス空
間を用いて表現した第１のアドレスを生成し、前記第１
のアドレスを、前記画像データ記憶手段の前記記憶領域
に応じた１次元のアドレス空間を用いた前記第２のアド
レスに変換し、前記第２のアドレスに基づいて、前記画
像データ記憶手段の前記記憶領域へのアクセスを行う。

【００１０】

【発明の実施の形態】以下、本発明の実施形態に係わる
デジタルビデオカセットレコーダおよび画像データ処理
装置とそれらの方法について説明する。第１実施形態本実施形態のデジタルビデオカセットレコーダは、図１
に示す画像データ処理装置１０を内蔵している。画像デ
ータ処理装置１０は単体で、例えば、ＮＴＳＣ／ＳＤ方
式、ＰＡＬ(Phase Alternation by Line) ／ＳＤ方式お
よびＳＤＬ(Standerd Definition Long)方式の全ての方
式について、ＲＥＣ(Record)モードおよびＰＢ(Play Ba
ck) モードを実現できる。なお、以下の説明では、主
に、ＮＴＳＣ／ＳＤ方式においてＲＥＣモードを行う場
合での各構成要素の機能および動作について説明する。
ＰＢモードは、各構成要素において、ＲＥＣモードの場
合と逆の機能を遂行することで実現される。

【００１１】図１に示すように、画像データ処理装置１
０は、例えば、シャッフリング処理部１１、ＤＣＴ処理
部１２、ジグザグスキャン処理部１３、エスティメーシ
ョン処理部１４、遅延部１５、量子化部１６、ＶＬＣ(V
ariable Length Code)処理部１７およびフレーミング処
理部１８を有する。ここで、例えば、ＤＣＴ処理部１
２、ジグザグスキャン処理部１３、エスティメーション
処理部１４、遅延部１５、量子化部１６およびＶＬＣ(V
ariable Length Code)処理部１７によって圧縮手段が構
成される。

【００１２】シャッフリング処理部１１は、後述するよ
うに、マクロブロック単位で、内蔵するＤＲＡＭに所定
の順序でデジタル画像データＳ９を記憶すると共に、Ｄ
ＲＡＭから所定の順序でデジタル画像データを読み出す
ことで、デジタル画像データＳ９をシャッフリング処理
してビデオセグメントを生成する。シャッフリング処理
部１１における処理は後に詳細に説明する。

【００１３】ＤＣＴ処理部１２は、シャッフリング処理
部１１から入力したデジタル画像データＳ１１に含まれ
るビデオセグメントを、８×８の画素ブロック単位でＤ
ＣＴ処理し、ＤＣＴ係数を生成する。ジグザグスキャン
処理部１３は、ＤＣＴ処理部１２からのＤＣＴ係数を低
い周波数成分から順に符号化するために、ジグザグスキ
ャンを行い、スキャンされた順にＤＣＴ係数をエスティ
メーション処理部１４に出力する。

【００１４】エスティメーション処理部１４は、ジグザ
グスキャン処理部１３からのＤＣＴ係数について、量子
化の見積もり処理を行い、例えば、量子化ステップを決
定する。遅延部１５は、エスティメーション処理部１４
における見積もり処理時間だけ、ジグザグスキャン処理
部１３からのＤＣＴ係数を遅延して、量子化部１６に出
力する。

【００１５】量子化部１６は、エスティメーション処理
部１４において決定された量子化ステップに応じて、遅
延部１５からのＤＣＴ係数を量子化する。ＶＬＣ処理部
１７は、量子化部１６からの量子化データを可変長符号
化する。フレーミング処理部１８は、ＶＬＣ処理部１７
からの符号化データをフレーミング処理し、記録用デジ
タル画像データＳ１０を生成する。この記録用デジタル
画像データＳ１０は、図示しないデジタルビデオテープ
などの記録媒体に記録される。

【００１６】以下、図１に示すシャッフリング処理部１
１について詳細に説明する。図２は、図１に示すシャッ
フリング処理部１１の構成図である。図２に示すよう
に、シャッフリング処理部１１は、例えば、ＹＣ混合器
２１、画像データ記憶手段としてのＤＲＡＭ２２、アー
ビタ２３、アドレス発生器２４、トラックカウンタ２
５、ＴＯＣ(Table Of Contents) コントローラ２６、目
次データ記憶手段としてのＴＯＣメモリ２７、フレーム
カウンタ２８、アドレス発生器２９、アドレスＲＯＭ３
０、ブロッキングＲＯＭ３１、トラックカウンタ３２お
よびアドレスコンバータ１００を有する。

【００１７】ＹＣ混合器２１は、１３．５ＭＨｚのクロ
ック信号に同期したＮＴＳＣ／ＳＤ方式のデジタル画像
データＳ９に含まれる８ビット幅のＹ（輝度）データＳ
３５およびＣ（色差）データＳ３６を入力し、これらの
データを時分割多重化してシャッフリング処理に適した
１８．０ＭＨｚのデジタル画像データＳ３７を生成し、
これをアービタ２３に出力する。ここで、デジタル画像
データＳ３７は、ＮＴＳＣ／ＳＤ方式の場合には、図３
（Ａ）に示す水平同期信号で規定される１水平同期期間
である１１４４クロックサイクルの間に、図３（Ｂ）に
示すように、２３個のマクロブロック３を含む。この２
３個のマクロブロック３のうち、番号「０」〜「２１」
が付されたマクロブロック３はそれぞれ８×４８ビット
であり、４８クロックサイクルの期間に伝送される。ま
た、番号「２２」が付されたマクロブロック３は、８×
３２ビットであり、３２クロックサイクルの期間に伝送
される。

【００１８】ＤＲＡＭ２２は、データ並べ替え用のメモ
リであり、ＰＡＬ／ＳＤ方式における１フレーム分のデ
ータ量に相当する５Ｍビット（５２４２８８０ビット）
の記憶容量を持ち、インタレース走査されたデジタル画
像データを、図４（Ａ）に示すように、スーパーブロッ
ク単位で管理して記憶する。また、ＤＲＡＭ２２では、
それぞれ単数のスーパーブロックを記憶する列Ａ，Ｂ，
Ｃ，Ｄ，Ｅの記憶領域セグメント２を合計５個組み合わ
せた領域をスライス領域５として管理する。ここで、ス
ライス領域５は、１トラックの１／２に相当する２０７
３６０ビットの記憶容量を持ち、５ＭビットのＤＲＡＭ
２２は２５個のスライス領域５を有する。ここで、スラ
イス領域５に記憶された第１のフィールドの５個のスー
パーブロックと、スライス領域５に記憶された第２のフ
ィールドの５個のスーパーブロックとによって、１トラ
ック分のデジタル画像データが構成される。

【００１９】本実施形態では、図４（Ａ）示すように、
ＤＲＡＭ２２の全記憶領域の行方向を、スライス領域５
および記憶領域セグメント２の行の幅に対応した間隔で
分割して管理し、それぞれに「０」〜「２４」のスライ
ス番号を付している。ＤＲＡＭ２２は、アドレス空間を
１次元的に指し示すアドレス信号Ｓ１００をアドレスコ
ンバータ１００から入力するＡ端子と、読み出したデジ
タル画像データＳ２２をアービタ２３に出力するＯ(Out
put)出力端子と、アービタ２３からのデジタル画像デー
タＳ２３ｃを入力するＩ(Input) 端子とを有する。ここ
で、ＤＲＡＭ２２は、図５に示すように、０〜５１８３
９９番地の１次元のアドレス空間を持ち、０〜３４５５
９９番地にＹ（輝度）信号を記憶し、３４５６００〜４
３１９９９番地にＣｒ（色差）信号を記憶し、４３２０
００番地〜５１８３９９番地にＣｂ（色差）信号を記憶
している。

【００２０】ＤＲＡＭ２２は、書き込み時に、Ａ端子か
ら入力したアドレス信号Ｓ１００が示すアドレスに、Ｉ
端子から入力したデジタル画像データＳ２３ｃを記憶す
る。また、ＤＲＡＭ２２は、読み出し時に、Ａ端子から
入力したアドレス信号Ｓ１００が示すアドレスから読み
出したデジタル画像データＳ２２をＯ端子から出力す
る。

【００２１】ところで、スーパーブロックは、その位置
に応じて図６（Ａ），（Ｂ），（Ｃ）に示す異なる３種
類のパターンうちの１のパターンで配置された２７個の
マクロブロック３で構成される。各マクロブロック３に
は、「０」〜「２６」の識別番号が付けられている。さ
らに、マクロブロック３は、図７に示すように、４つの
輝度（Ｙ）信号ブロックＹ０，Ｙ１，Ｙ２，Ｙ３と、２
種類の色差信号ブロックＣｒ，Ｃｂとで構成される。こ
こで、Ｙ０、Ｙ１、Ｙ２、Ｙ３、ＣｒおよびＣｂの順で
処理が行われる。

【００２２】フレームカウンタ２８は、ｆ(first fiel
d) ／ｓ(second field)指示信号Ｓ４０，４１およびＲ
ＥＣ(Record)／ＰＢ(Play Back) 指示信号Ｓ４２を入力
し、ｆ／ｓ指示信号Ｓ４０およびＳ４１のうち、ＤＲＡ
Ｍ２２に対しての書き込み側のデジタル画像データから
抽出されたｆ／ｓ指示信号に基づいてカウントアップを
行う。ここで、ｆ／ｓ指示信号Ｓ４０はベースバンド側
のデジタル画像信号Ｓ９から抽出され、ｆ／ｓ指示信号
Ｓ４０は圧縮側のデジタル画像信号Ｓ１１から抽出され
る。

【００２３】フレームカウンタ２８は、書き込み側のデ
ジタル画像データをＲＥＣ／ＰＢ指示信号Ｓ４２に基づ
いて決定する。具体的には、フレームカウンタ２８は、
ＲＥＣ／ＰＢ指示信号Ｓ４２がＲＥＣモードを指示し、
デジタル画像データＳ１１をビデオテープに記録する場
合には、図８（Ａ）に示すｆ／ｓ指示信号Ｓ４０の立ち
上がりエッジでカウントアップを行い、図８（Ｂ）のよ
うにフレームカウント値を示すフレームカウント信号Ｓ
２８ａをＴＯＣコントローラ２６のｆ１端子に出力す
る。また、フレームカウンタ２８は、図８（Ｂ）示すフ
レームカウント信号Ｓ２８ａを、ｆ／ｓ指示信号Ｓ４０
の立ち下がりエッジを基準として遅延させて図８（Ｃ）
に示すフレームカウント信号Ｓ２８ａ１を生成し、さら
に、このフレームカウント信号Ｓ２８ａ１を図８（Ｄ）
に示す圧縮フレーム信号Ｓ２８ａ２の立ち上がりエッジ
を基準として遅延させることで、図８（Ｅ）示すフレー
ムカウント信号Ｓ２８ｂを生成する。

【００２４】トラックカウンタ２５は、デジタル画像デ
ータＳ９から抽出された水平同期信号Ｓ４５およびｆ／
ｓ指示信号Ｓ４０に基づいて、アービタ２３に入力され
るデジタル画像データＳ３７のトラックをカウントし、
カウント番号を示すトラックカウント信号Ｓ２５をＴＯ
Ｃコントローラ２６のｔ１端子に出力する。トラックカ
ウンタ３２は、デジタル画像データＳ１１から抽出され
たフレームパルス信号Ｓ４６およびトラックパルス信号
Ｓ４７に基づいて、デジタル画像データ１１のトラック
をカウントし、カウント番号を示すトラックカウント信
号Ｓ３２をブロッキングＲＯＭ３１に出力する。

【００２５】ブロッキングＲＯＭ３１は、トラックカウ
ント信号Ｓ３２が示すトラック番号から、ＤＶＣＲの記
録フォーマットに応じて、ＤＲＡＭ２２から次に読み出
しを行うスーパーブロックのトラック番号を示すトラッ
ク番号指示信号Ｓ３１を生成し、これをＴＯＣコントロ
ーラ２６のｔ２端子に出力する。ブロッキングＲＯＭ３
１は、ＴＯＣコントローラ２６が図９に示すパターンで
ＤＲＡＭ２２の記憶領域セグメント２からスーパーブロ
ックを読み込むように、トラック番号指示信号Ｓ３１を
生成する。図９において、「Ｘ」を行方向の符号（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ）とし、「ｉ」を列方向のスライス番号
（０〜２４）とした場合に、図４（Ａ）に示す記憶領域
セグメント２を「Ｘ_i」で表している。例えば、図４
（Ａ）に示すＣ行３列の記憶領域セグメント２は、図９
において、Ｃ₃で表される。ここで、図４の例では、０
≦ｋ≦９とした場合に、記憶領域セグメントＡ_k，Ａ
_K+10，Ｂ_k，Ｂ_K+10，Ｃ_k，Ｃ_K+10，Ｄ_k，Ｄ_K+10，Ｅ
_k，Ｅ_K+10に記憶されたスーパーブロックによって、ト
ラック番号ｋのトラックが構成される。

【００２６】なお、図９に示すＤＶＲＣの記録フォーマ
ットに応じた読み出しパターンは、ＮＴＳＣ／ＳＤ方式
の場合であるが、ブロッキングＲＯＭ３１には、その他
に、ＰＡＬ／ＳＤ方式およびＳＤＬ方式の場合の読み出
しパターンが記憶されている。

【００２７】ＴＯＣメモリ２７は、ＮＴＳＣ／ＳＤ方式
の場合には、例えば、図４（Ｂ）に示すように、図４
（Ａ）に示す２５（行）×５（列）個の記憶領域セグメ
ント２のそれぞれに対応した８ビットのＴＯＣ要素デー
タ６から構成されるＴＯＣデータ４を記憶している。Ｔ
ＯＣメモリ２７としては、例えば、記憶容量が１２８×
８ビットのＳＲＡＭが用いられる。ＴＯＣ要素データ６
は、対応する記憶領域セグメント２に有効なスーパーブ
ロックが記憶されているか否かを示す１ビットのＥＸデ
ータ、対応する記憶領域セグメントに記憶されているデ
ータのフレーム番号を示す２ビットのＦＲデータ、当該
データのフィールド番号を示す１ビットのＦＳデータ、
および、当該データのトラック番号を示す４ビットのＴ
Ｒデータの合計８ビットからなる。なお、図４（Ｂ）に
示す例では、ＥＸデータは、有効なスーパーブロックが
記憶されているときに１となり、そうでないときに０と
なる。ここで、ＦＲデータは、ＤＲＡＭ２２に記憶され
ている書き込み対象となっているフレームと読み込み対
象となっているフレームとを区別するために設けられ、
後述するエラー訂正機能を実現するために３ビットとな
っている。

【００２８】なお、図４（Ｂ）では、ＴＯＣ要素データ
６のうち、ＦＲデータ、ＦＳデータおよびＴＲデータの
みが（ＦＲ−ＦＳ−ＴＲ）によって表されており、ＥＸ
データは省略されている。例えば、図４（Ａ）に示すＡ
列３行の記憶領域セグメント２に対応する図４（Ｂ）に
示すＡ列３行のＴＯＣ要素データ６は（０−１−２）で
示され、当該記憶領域セグメント２に記憶されているス
ーパーブロックのフレーム番号、フィールド番号および
トラック番号が、それぞれ０、１、２であることを示し
ている。

【００２９】ＴＯＣコントローラ２６は、ＲＥＣモード
において、ＴＯＣメモリ２７に記憶された図４（Ｂ）に
示すＴＯＣデータ４のＥＸデータを参照して、図４
（Ａ）に示すＤＲＡＭ２２の記憶領域セグメント２のう
ち、有効なスーパーブロックが記憶されていない空き領
域を列Ａ〜Ｅのそれぞれについて検索し、当該検索され
た記憶領域セグメント２のスライス番号を示すスライス
番号指示信号Ｓ２６ａをｓ１端子からアドレス発生器２
４に出力する。また、ＴＯＣコントローラ２６は、検索
された空き領域に、デジタル画像データＳ３７のスーパ
ーブロックが記憶されると、当該記憶された記憶領域セ
グメント２に対応するＴＯＣ要素データ６のＥＸデータ
を１にセットすると共に、トラックカウント信号Ｓ２５
およびフレームカウント信号Ｓ２８ａに基づいて、ＦＲ
データ、ＦＳデータおよびＴＲデータを更新する。

【００３０】また、ＴＯＣコントローラ２６は、ＲＥＣ
モードにおいて、トラック番号指示信号Ｓ３１およびフ
レームカウント信号Ｓ２８に基づいて、ＴＯＣメモリ２
７に記憶されたＴＯＣデータ４を参照して、次にＤＲＡ
Ｍ２２から読み出しを行うスーパーブロックが記憶され
ている記憶領域セグメント２のスライス番号を検索し、
このスライス番号を示すスライス番号指示信号Ｓ２６ｂ
をアドレス発生器２９に出力する。また、ＴＯＣコント
ローラ２６は、ＤＲＡＭ２２からスーパーブロックを読
み出すと、当該スーパーブロックが記憶されていた記憶
領域セグメント２に対応するＴＯＣ要素データ６のＥＸ
データを０にリセットする。

【００３１】ＴＯＣコントローラ２６は、さらに、シャ
ッフリング処理を実行中に、電源の瞬断やノイズの発生
などにより、ＴＯＣデータ４の一部が破壊されたとき
に、エラ訂正を行い、画像に対しての影響を最小限に抑
える。すなわち、ＤＲＡＭ２２には、正常時には、書き
込み対象となるフレームと、読み込み対象となるフレー
ムとの２種類のフレームが存在している。ここで、ＲＥ
Ｃモードにおいて、前述したように、書き込み側のフレ
ームカウント信号Ｓ２８ａが示すカウント値と、読み込
み側のフレームカウント信号Ｓ２８ｂが示すカウント値
との間には、図８（Ｂ），（Ｅ）に示す関係がある。従
って、書き込み対象となるフレームのスーパーブロック
が記憶された記憶領域セグメント２に対応する図４
（Ｂ）に示すＴＯＣ要素データ６のＦＲデータ（以下、
ＦＲＷとも記す）と、読み込み対象となるフレームのス
ーパーブロックが記憶された記憶領域セグメント２に対
応するＴＯＣ要素データ６のＦＲデータ（以下、ＦＲＲ
とも記す）との間には、図１０に示す関係がある。その
ため、図１０に示す関係を満たさないＦＲデータを持つ
ＴＯＣ要素データ６に対応する記憶領域セグメント２に
は、不要なスーパーブロックが記憶されていることにな
る。本実施形態で、ＴＯＣコントローラ２６は、下記式
（１）あるいは（２）の関係を満たすＦＲデータ（ＦＥ
Ｒとも記す）を持つＴＯＣ要素データ６に対応する記憶
領域セグメント２に記憶されているスーパーブロックを
エラーとして扱い、そのＥＸデータを０にセットする。

【００３２】

【数１】ＦＥＲ＝ＦＲＷ＋１ …（１）

【００３３】

【数２】ＦＥＲ＝ＦＲＲ−１ …（２）

【００３４】アドレス発生器２４は、スライス番号指示
信号Ｓ２６ａからＤＲＡＭ２２の記憶領域上のアドレス
を生成し、このアドレスを示すアドレス信号Ｓ２４をア
ービタ２３に出力する。アドレス発生器２４は、ＤＲＡ
Ｍ２２の１次元のアドレス空間を指し示す、図１１に示
すような２次元の仮想アドレス空間のアドレスを生成す
る。なお、図１１に示す２次元の仮想アドレス空間は、
デジタル画像データＳ１１に応じた２次元画像に対応し
ている。すなわち、２次元の仮想アドレス空間における
アドレスの２次元的な位置と、２次元画像における当該
アドレスの２次元的な表示位置とが対応している。２次
元の仮想アドレス空間では、Ｘ方向のアドレスとして０
〜７１９番地を指定し、Ｙ方向のアドレスとして０〜４
７９番地を指定する。そして、Ｘ方向のアドレスＡＸ
と、Ｙ方向のアドレスＡＹとを用いた、（ＡＸ，ＡＹ）
によって２次元の仮想アドレスを生成する。ここで、当
該２次元の仮想アドレス（ＡＸ，ＡＹ）と、ＤＲＡＭ２
２の１次元の実際のアドレスＡとの間には、以下に示す
関係がある。すなわち、Ｙ信号については、下記式
（３）に示す関係がある。

【数３】Ａ＝ＡＹ×７２０×ＡＸ …（３）

【００３５】また、Ｃｒ信号については、下記式（４）
に示す関係がある。

【００３６】

【数４】Ａ＝ＡＹ×１８０＋ＡＸ／４＋３４５６００ …（４）

【００３７】また、Ｃｂ信号については、下記式（５）
に示す関係がある。

【００３８】

【数５】Ａ＝ＡＹ×１８０＋ＡＸ／４＋４３２０００ …（５）

【００３９】アドレスＲＯＭ３０は、図６（Ａ），
（Ｂ），（Ｃ）において矢印で示されるような、シャッ
フリング処理で規定されたスーパーブロック内でのマク
ロブロック３の読み出しパターンに基づいて、読み出し
を行うマクロブロックの番号を示すマクロブロック番号
指示信号Ｓ３０を出力する。なお、図６（Ａ），
（Ｂ），（Ｃ）に示す読み出しパターンは、ＮＴＳＣ／
ＳＤ方式の場合であり、アドレスＲＯＭ３０には、この
他に、ＰＡＬ／ＳＤ方式およびＳＤＬ方式の場合におけ
るスーパーブロック内でのマクロブロック３の読み出し
パターンが記憶されている。

【００４０】アドレス発生器２９は、スライス番号指示
信号Ｓ２６ｂおよびマクロブロック番号指示信号Ｓ３０
に基づいて、前述した図１１に示す２次元の仮想アドレ
ス空間を用いて、ＤＲＡＭ２２の記憶領域上のアドレス
を生成し、このアドレスを示すアドレス信号Ｓ２９をア
ービタ２３に出力する。

【００４１】アービタ２３は、ＲＥＣモードにおいて、
アドレス信号Ｓ２４によって示されるＤＲＡＭ２２上の
アドレスに、デジタル画像データＳ３７を書き込むよう
に制御を行う。また、アービタ２３は、ＲＥＣモードに
おいて、アドレス信号Ｓ２９によって示されるＤＲＡＭ
２２上のアドレスから、データを読み出し、これをデジ
タル画像データＳ１１として出力するように制御を行
う。具体的には、アービタ２３は、書き込み時に、アド
レス信号Ｓ２４で示される２次元の仮想アドレスＡＸお
よびＡＹを、それぞれＡＸ端子およびＡＹ端子からアド
レス信号Ｓ２３ａおよびＳ２３ｂとしてアドレスコンバ
ータ１００のＡＸ端子およびＡＹ端子に出力する。ま
た、デジタル画像データＳ３７を、ＷＤ端子からデジタ
ル画像データＳ２３ｃとしてＤＲＡＭ２２のＩ端子に出
力する。

【００４２】また、アービタ２３は、書き込み時に、ア
ドレス信号Ｓ２９で示される２次元の仮想アドレスＡＸ
およびＡＹを、それぞれＡＸ端子およびＡＹ端子からア
ドレス信号Ｓ２３ａおよびＳ２３ｂとしてアドレスコン
バータ１００のＡＸ端子およびＡＹ端子に出力する。ま
た、ＤＲＡＭ２２のＯ端子から出力されたデジタル画像
データＳ２２をＷＤ端子を介して入力し、デジタル画像
データＳ１１として出力する。

【００４３】アドレスコンバータ１００は、ＡＸ端子お
よびＡＹから入力したアドレス信号Ｓ２３ａ，Ｓ２３ｂ
が示す仮想アドレス（ＡＸ，ＡＹ）を、前述した式
（３）〜（５）に基づいて、１次元のアドレスＡに変換
し、このアドレスＡを示すアドレス信号Ｓ１００をＡ端
子から、ＤＲＡＭ２２のＡ端子に出力する。

【００４４】以下、シャッフリング処理部１１のＲＥＣ
（記録）モードにおける動作について説明する。図１２
は、シャッフリング処理部１１におけるＲＥＣモードで
の動作を説明するためのフローチャートである。ステップＳ１：先ず、カメラの撮像結果に応じたＮＴＳ
Ｃ／ＳＤ方式の１３．５ＭＨｚのデジタル画像データＳ
９に含まれるＹデータＳ３５およびＣデータＳ３６が、
シャッフリング処理部１１に入力される。

【００４５】ステップＳ２：ＹＣ混合器２１において、
１３．５ＭＨｚのデジタル画像データＳ９のＹデータＳ
３５およびＣデータＳ３６が、１８．０ＭＨｚのデジタ
ル画像データＳ３７に変換され、アービタ２３に出力さ
れる。

【００４６】ステップＳ３：ＴＯＣコントローラ２６に
おいて、ＴＯＣメモリ２７に記憶された図４（Ｂ）に示
すＴＯＣデータ４が参照され、図４（Ａ）に示すＤＲＡ
Ｍ２２の記憶領域セグメント２のうち有効なスーパーブ
ロックが記憶されていない空き領域が列Ａ〜Ｅのそれぞ
れについて検索される。そして、ＴＯＣコントローラ２
６のｓ１端子からアドレス発生器２４に、列Ａ〜Ｅのそ
れぞれについて、検索された空き領域である記憶領域セ
グメント２のスライス番号を示すスライス番号指示信号
Ｓ２６ａが出力される。

【００４７】ステップＳ４：アドレス発生器２４におい
て、スライス番号指示信号Ｓ２６ａからＤＲＡＭ２２の
記憶領域上の仮想アドレス（ＡＸ，ＡＹ）が、図１１に
示す２次元の仮想アドレス空間を用いて生成され、この
アドレスを示すアドレス信号Ｓ２４がアービタ２３に出
力される。そして、アドレス信号Ｓ２４が示す仮想アド
レスＡＸおよびＡＹが、それぞれアドレス信号Ｓ２３ａ
およびＳ２３ｂとして、アービタ２３からアドレスコン
バータ１００に出力される。次に、アドレスコンバータ
１００において、前述した式（３）〜（５）に基づい
て、仮想アドレスＡＸおよびＡＹが、ＤＲＡＭ２２の記
憶領域上の実際の１次元のアドレスＡに変換され、この
アドレスＡを示すアドレス信号Ｓ１００がＤＲＡＭ２２
に出力される。また、アービタ２３から、ＤＲＡＭ２２
にデジタル画像データＳ２３ｃが出力され、アドレス信
号Ｓ１００によって示されるＤＲＡＭ２２上の記憶領域
セグメント２のアドレスに、デジタル画像データＳ２３
ｃのスーパーブロックが記憶される。

【００４８】ステップＳ５：ＴＯＣコントローラ２６に
おいて、ステップＳ４にてステップＳが記憶された記憶
領域セグメント２に対応する図４（Ｂ）に示すＴＯＣ要
素データ６のＥＸデータが１にセットされる。また、ト
ラックカウンタ信号Ｓ２５およびフレームカウンタ信号
Ｓ２８ａに基づいて、そのＴＯＣ要素データ６のＦＲデ
ータ、ＦＳデータおよびＴＲデータが更新される。

【００４９】ステップＳ６：ブロッキングＲＯＭ３１に
おいて、トラックカウント信号Ｓ３２が示すトラック番
号から、ＤＶＣＲの記録フォーマットに応じて、ＤＲＡ
Ｍ２２から次に読み出しを行うスーパーブロックのトラ
ック番号を示すトラック番号指示信号Ｓ３１が生成さ
れ、これがＴＯＣコントローラ２６のｔ２端子に出力さ
れる。このとき、ブロッキングＲＯＭ３１において、Ｔ
ＯＣコントローラ２６が図９に示すパターンでＤＲＡＭ
２２の記憶領域セグメント２からスーパーブロックが読
み込まれるように、トラック番号指示信号Ｓ３１が生成
される。そして、ＴＯＣコントローラ２６において、Ｔ
ＯＣメモリ２７に記憶されたＴＯＣデータ４が参照さ
れ、トラック番号指示信号Ｓ３１およびフレームカウン
ト信号Ｓ２８に基づいて、次にＤＲＡＭ２２から読み出
しを行うスーパーブロックが記憶されている記憶領域セ
グメント２のスライス番号が検索され、このスライス番
号を示すスライス番号指示信号Ｓ２６ｂがアドレス発生
器２９に出力される。

【００５０】次に、アドレス発生器２９において、スラ
イス番号指示信号Ｓ２６ｂおよびマクロブロック番号指
示信号Ｓ３０に基づいて、図１１に示す２次元のアドレ
ス空間を用いた、ＤＲＡＭ２２の記憶領域上の仮想アド
レスが生成され、この仮想アドレスを示すアドレス信号
Ｓ２９がアービタ２３に出力される。次に、アドレス信
号Ｓ２９が示す仮想アドレスＡＸおよびＡＹが、それぞ
れアドレス信号Ｓ２３ａおよびＳ２３ｂとして、アービ
タ２３からアドレスコンバータ１００に出力される。次
に、アドレスコンバータ１００において、前述した式
（３）〜（５）に基づいて、仮想アドレスＡＸおよびＡ
Ｙが、ＤＲＡＭ２２の記憶領域上の実際の１次元のアド
レスＡに変換され、このアドレスＡを示すアドレス信号
Ｓ１００がＤＲＡＭ２２に出力される。そして、アドレ
ス信号Ｓ１００によって示されるＤＲＡＭ２２上の記憶
領域セグメント２のアドレスから、シャッフリング処理
されたデジタル画像データＳ２２が読み出され、アービ
タ２３を介して、デジタル画像データＳ１１として図１
に示すＤＣＴ処理部１２に出力される。

【００５１】ステップＳ７：ＴＯＣコントローラ２６に
よって、ステップＳ６で読み出しが完了したＤＲＡＭ２
２の記憶領域セグメント２に対応するＴＯＣ要素データ
６のＥＸデータが０にリセットされる。

【００５２】なお、上述した実施形態では、ＲＥＣモー
ドにおけるシャッフリング処理部１１の各構成要素の機
能および動作について説明したが、シャッフリング処理
部１１は、ＰＢモードの場合に、ＲＥＣモードの場合と
逆の処理を行う機能を備えている。また、シャッフリン
グ処理部１１では、ＤＲＡＭ２２に記憶されているデジ
タル画像データを、デジタル画像データＳ３７としてＹ
Ｃ混合器２１に出力すると同時に、デジタル画像データ
Ｓ１１として図１に示すＤＣＴ処理部１２に出力するこ
とで、ＤＲＡＭ２２からの再生とビデオテープに対して
の記録とを同時に行うことも可能である。

【００５３】なお、上述した実施形態では、ＮＴＳＣ／
ＳＤ方式のデジタル画像データについての処理を主に述
べたが、シャッフリング処理部１１は、ＰＡＬ／ＳＤ方
式およびＳＤＬ方式のデジタル画像データについてもシ
ャッフリング処理を行うことができる。ここで、デジタ
ル画像データがＰＡＬ／ＳＤ方式の場合には、デジタル
画像データＳ３７は、図１３（Ａ）に示す水平同期信号
で規定される水平同期期間である１１５２クロックサイ
クルの間に、図１３（Ｂ）に示すように、４５個のマク
ロブロック８３を含む。このマクロブロック８３は、そ
れぞれ８×２４ビットであり、２４クロックサイクルの
期間に伝送される。マクロブロック８３は、偶数ライン
の場合には、２個の８×８ビットのＹデータと、１個の
８×８のＣｒデータとで構成され、２４クロックサイク
ルの期間で伝送される。また、マクロブロック８３は、
奇数ラインの場合には、２個の８×８ビットのＹデータ
と、１個の８×８ビットのＣｂデータとで構成され、２
４クロックサイクルの期間で伝送される。ここで、偶数
ラインおよび奇数ラインとは、ＤＶＣＲフォーマットで
定められているテレビ信号のライン番号であり、ＮＴＳ
Ｃ方式では、第１のフィールドの有効画面が番号２３〜
２６２のラインで構成され、第２のフィールドの有効画
面が番号２８５〜５２４のラインで構成される。また、
ＰＡＬ方式の場合には、第１のフィールドの有効画面が
番号２３〜３１０のラインで構成され、第２のフィール
ドの有効画面が番号３３５〜６２２のラインで構成され
る。

【００５４】ＰＡＬ／ＳＤ方式では、図４（Ａ），
（Ｂ）に示すＤＲＡＭ２２の記憶領域セグメント２２お
よびＴＯＣデータ４のスライス番号が「０」〜「１１」
となる他は、基本的に、前述したＮＴＳＣ／ＳＤ方式の
場合と同じ動作が行われる。

【００５５】一方、デジタル画像データがＰＡＬ／ＳＤ
方式の場合には、デジタル画像データＳ３７は、図１４
（Ａ）に示す水平同期信号で規定される水平同期期間で
ある１１５２クロックサイクルの間に、図１４（Ｂ）に
示すように、２３個のマクロブロック９３を含む。この
マクロブロック９３のうち、番号「０」〜「２１」が付
されたマクロブロック９３は、それぞれ８×４０ビット
であり、４０クロックサイクルの期間に伝送される。こ
の番号「０」〜「２１」が付されたマクロブロック９３
は、偶数ラインの場合には、４個の８×８ビットのＹデ
ータと、１個の８×８ビットのＣｒデータとで構成され
る。また、番号「２２」が付されたマクロブロック９３
は、偶数ラインの場合には、１個の８×８ビットのＹデ
ータと、１個の８×４のＹデータと、１個の８×４のＣ
ｒデータとで構成される。また、番号「２２」が付され
たマクロブロック９３は、奇数ラインの場合には、１個
の８×８ビットのＹデータと、１個の８×４のＹデータ
と、１個の８×４のＣｂデータとで構成される。

【００５６】ＳＤＬ方式では、１トラックのデータサイ
ズがＮＴＳＣ／ＳＤ方式およびＰＡＬ／ＳＤ方式とは異
なるため、図１５（Ａ）に示す１個のスライス領域９５
の記憶容量が２７６４８０ビットになる。従って、５Ｍ
ビットのＤＲＡＭ２２では、図１５（Ａ）示すように、
記憶領域全体は１９個のスライス領域で構成され、図１
５（Ｂ）に示すように、ＴＯＣデータ９４も５×１９個
の記憶領域セグメント９２に対応したＴＯＣ要素データ
６で構成される。ＳＤＬ方式でも、データ処理の内容
は、基本的に上述したＮＴＳＣ／ＳＤ方式と同じであ
る。

【００５７】以上説明したように、本実施形態のデジタ
ルビデオカセットレコーダによれば、アドレス発生器２
４，２９およびアービタ２３において、図１１に示すよ
うな２次元の仮想アドレス空間を用いてアドレスを表現
することから、例えば、シミュレーションやデバックな
どを行う場合に、プログラマが２次元画面上の特定の表
示位置が、どのアドレスに対応するかを容易に認識でき
る。また、本実施形態のデジタルビデオカセットレコー
ダによれば、設計変更によりＤＲＡＭ２２の仕様が変わ
った場合には、アドレスコンバータ１００のアドレス変
換処理を行うプログラムを変更すれば、ＤＲＡＭ２２の
変更後の仕様に容易に対応できる。

【００５８】また、本実施形態のデジタルビデオカセッ
トレコーダによれば、アクセスを行うＤＲＡＭ２２上の
アドレスを、ＤＲＡＭ２２の記憶状態を動的に管理する
ＴＯＣデータ４を用いて、ＴＯＣコントローラ２６およ
びアドレス発生器２４，２９によって発生することで、
シャッフリング処理部１１に５ＭビットのＤＲＡＭ２２
を１つ内蔵すれば、ＲＥＣモードおよびＰＢモードの双
方で、シャッフリング処理を適切に行うことができる。
そのため、４ＭビットのビデオＲＡＭを２つ内蔵した従
来のデジタルビデオカセットレコーダに比べて、装置規
模を縮小できると共に低価格化を図れる。また、本実施
形態のデジタルビデオカセットレコーダによれば、ＤＲ
ＡＭ２２の記憶容量を増減した場合に、当該記憶容量の
増減に柔軟に対応でき、例えば、増設した記憶領域を同
期ずれの吸収に効率的に使用できる。

【００５９】また、本実施形態のデジタルビデオカセッ
トレコーダによれば、シャッフリング処理部１１は、Ｎ
ＴＳＣ／ＳＤ方式、ＰＡＬ／ＳＤ方式およびＳＤＬ方式
の全ての方式のデジタル画像データに適用可能である。
そのため、それぞれの方式に対応したシャッフリング処
理部を別個に内蔵する必要がなく、装置規模を縮小でき
る。

【００６０】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、ＮＴＳＣ／ＳＤ方
式、ＰＡＬ方式およびＳＤＬ方式のデジタル画像データ
について、シャッフリング処理を行う場合について例示
したが、本発明は、その他の方式のデジタル画像データ
について、シャッフリング処理を行う場合にも適用でき
る。また、上述した実施形態では、記録媒体としてビデ
オテープを例示したが、記録媒体は、光磁気ディスクや
ハードディスクなどであってもよい。

【００６１】また、上述した実施形態では、ＤＲＡＭ２
２の２次元の仮想アドレス空間として、図１１に示すよ
うな４８０番地×７２０番地のものを例示したが、当該
仮想アドレス空間のＸ方向およびＹ方向の番地は任意で
ある。また、上述した実施形態では、ＤＲＡＭ２２とし
て、５１８４００番地のアドレスを持つものを例示し
た、ＤＲＡＭ２２のアドレス空間の規模は任意である。
また、上述した実施形態では、ＴＯＣコントローラ２６
などを用いてＤＲＡＭ２２の書き込みおよび読み出しを
制御することでシャッフィリングを行う場合について例
示したが、本発明は、ＤＲＡＭ２２を、シャッフリング
以外の処理に使用したり、単純に記憶手段として用いる
場合にも適用できる。

【００６２】

【発明の効果】以上説明したように、本発明の画像デー
タ処理装置によれば、２次元の仮想アドレス空間を用い
てアドレスを表現することから、例えば、シミュレーシ
ョンやデバックなどを行う場合に、プログラマが２次元
画面上の特定の表示位置が、どのアドレスに対応するか
を容易に認識できる。また、本発明の画像データ処理装
置によれば、設計変更により画像データ記憶手段の仕様
が変わった場合には、アドレス変換手段を変更すれば、
画像データ記憶手段の変更後の仕様に容易に対応でき
る。また、本発明の画像データ処理装置によれば、画像
データ記憶手段の小容量化が図れ、装置の小規模化およ
び低価格化が図れる。また、本発明の画像データ処理装
置およびその方法によれば、目次データを用いること
で、画像データ記憶手段へのアクセス動作において、ア
ドレスを高い自由度で発生でき、種々の方式に対応した
多様なシャッフリング処理を実現できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わるデジタ
ルビデオカセットレコーダが内蔵している画像データ処
理装置の構成図である。

【図２】図２は、図１に示すシャッフリング処理部の構
成図である。

【図３】図３は、図１に示すシャッフリング処理部にお
いて処理されるＮＴＳＣ／ＳＤ方式のデジタル画像デー
タのフォーマットを説明するための図である。

【図４】図４は、図２に示すＤＲＡＭの記憶領域の管理
方法およびＴＯＣメモリに記憶されたＴＯＣデータを説
明するための図である。

【図５】図５は、図２に示すＤＲＡＭの記憶領域を説明
するための図である。

【図６】図６は、スーパーブロックを構成するマクロブ
ロックについて説明するための図である。

【図７】図７は、マクロブロックの構成を説明するため
の図である。

【図８】図８は、図２に示すフレームカウンタにおける
処理を説明するためのタイミングである。

【図９】図９は、図２に示すブロッキングＲＯＭにおけ
るトラック番号指示信号の生成方法を説明するための図
である。

【図１０】図１０は、図２に示すＴＯＣコントローラに
おけるエラー処理を説明するための図である。

【図１１】図１１は、図２に示すアドレス発生器におい
て用いられる２次元の仮想アドレス空間を説明するため
の図である。

【図１２】図１２は、図２に示すシャッフリング処理部
の動作を説明するためのフローチャートである。

【図１３】図１３は、図１に示すシャッフリング処理部
において処理されるＰＡＬ／ＳＤ方式のデジタル画像デ
ータのフォーマットを説明するための図である。

【図１４】図１４は、図１に示すシャッフリング処理部
において処理されるＳＤＬ方式のデジタル画像データの
フォーマットを説明するための図である。

【図１５】図１５は、ＳＤＬ方式における図２に示すＤ
ＲＡＭの記憶領域の管理方法およびＴＯＣメモリに記憶
されたＴＯＣデータを説明するための図である。

【符号の説明】

４…ＴＯＣデータ、６…ＴＯＣ要素データ、１０…画像
データ処理装置、１１…シャッフリング処理部、１２…
ＤＣＴ処理部、１３…ジグザグスキャン処理部、１４…
エスティメーション処理部、１５…遅延部、１６…量子
化部、１７…ＶＬＣ処理部、１８…フレーミング処理
部、２１…ＹＣ混合器、２２…ＤＲＡＭ、２３…アービ
タ、２４，２９…アドレス発生器、２５，３２…トラッ
クカウンタ、２６…ＴＯＣコントローラ、２７…ＴＯＣ
データ、２８…フレームカウンタ、３０…アドレスＲＯ
Ｍ、３１…ブロッキングＲＯＭ、２…記憶領域セグメン
ト（スーパーブロックが記憶される）、１００…アドレ
スコンバータ

Claims

【特許請求の範囲】

【請求項１】デジタル画像データを記憶領域に記憶し、
前記記憶領域に応じた１次元のアドレス空間を用いた第
１のアドレスに基づいて、前記記憶領域へのアクセスを
行う画像データ記憶手段と、前記画像データ記憶手段の記憶領域を２次元の仮想アド
レス空間を用いて表現した第２のアドレスを生成するア
ドレス生成手段と、前記第２のアドレスを、前記第１のアドレスに変換する
アドレス変換手段とを有する画像データ処理装置。
【請求項２】前記アドレス生成手段は、前記デジタル画
像データの２次元の表示画面に対応した２次元の仮想ア
ドレス空間を用いて表現した第２のアドレスを生成する
請求項１に記載の画像データ処理装置。
【請求項３】単数のスーパーブロックを記憶する記憶領
域セグメント単位で前記画像データ記憶手段の記憶領域
を管理するために、対応する前記記憶領域セグメントに
有効なスーパーブロックが記憶されているか否かを示す
第１のデータと、前記対応する記憶領域セグメントに記
憶されているスーパーブロックを識別するための第２の
データとを含み前記記憶領域セグメントのそれぞれに対
応して設けられた複数の目次要素データからなる目次デ
ータを記憶する目次データ記憶手段と、前記目次データを参照して、前記画像データ記憶手段の
記憶領域内の空き領域を検索し、当該検索された空き領
域に前記デジタル画像データを記憶し、前記記録フォー
マットに応じて、前記画像データ記憶手段に記憶された
デジタル画像データを読み出して、デジタル画像データ
を、記録フォーマットに応じて、マクロブロック単位で
並べ替えてシャッフリング処理を行う制御手段とをさら
に有する請求項１に記載の画像データ処理装置。
【請求項４】前記第２のデータは、フレーム番号、フィ
ールド番号およびトラック番号を示している請求項３に
記載の画像データ処理装置。
【請求項５】前記制御手段は、デジタル画像データを前
記画像データ記憶手段の前記検索された空き領域にスー
パーブロック単位で記憶し、当該スーパーブロックが記
憶された記憶領域セグメントに対応する前記目次要素デ
ータを、第１のデータが有効を示し、第２のデータが当
該記憶されたスーパーブロックを示すように更新する請
求項３に記載の画像データ処理装置。
【請求項６】前記制御手段は、前記画像データ記憶手段
からデジタル画像データを、前記スーパーブロック単位
で読み出す請求項３に記載の画像データ処理装置。
【請求項７】前記制御手段は、スーパーブロック内の複
数のマクロブロックを、前記記録フォーマットに応じた
パターンで読み出す請求項３に記載の画像データ処理装
置。
【請求項８】前記制御手段は、前記画像データ記憶手段
から読み出したスーパーブロックが記憶されていた記憶
領域セグメントに対応する前記目次要素データの第１の
データを、無効を示すように書き換える請求項３に記載
の画像データ処理装置。
【請求項９】前記画像データ記憶手段は、ランダムアク
セス可能なメモリである請求項１に記載の画像データ処
理装置。
【請求項１０】前記画像データ記憶手段は、１フレーム
分の前記デジタル画像データを記憶する記憶容量を有す
る請求項１に記載の画像データ処理装置。
【請求項１１】前記デジタル画像データは、インタレー
ス走査されたデジタル画像データである請求項１に記載
の画像データ処理装置。
【請求項１２】前記記録フォーマットは、デジタルビデ
オカメラの記録フォーマットである請求項３に記載の画
像データ処理装置。
【請求項１３】画像データ記憶手段の記憶領域を２次元
の仮想アドレス空間を用いて表現した第１のアドレスを
生成し、前記第１のアドレスを、前記画像データ記憶手段の前記
記憶領域に応じた１次元のアドレス空間を用いた前記第
２のアドレスに変換し、前記第２のアドレスに基づいて、前記画像データ記憶手
段の前記記憶領域へのアクセスを行う画像データ処理方
法。
【請求項１４】デジタル画像データを表示する２次元の
表示画面に対応した２次元の仮想アドレス空間を用いて
表現した前記第１のアドレスを生成する請求項１３に記
載の画像データ処理方法。