JP3507147B2 - 信号処理装置及びその方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種のデータ、特に画
像データ等の符号化、復号化等の処理を行なうための信
号処理装置及びその方法に関するものである。

【０００２】

【従来の技術】従来から、膨大なデータ量の各種データ
を符号化することによりデータ量を削減して比較的低い
伝送レートで伝送し得るようにするための各種装置が開
発されている。

【０００３】例えば、画像データを磁気テープ等の記録
媒体に記録するデジタルＶＴＲにおいても１２４ＭＢｐ
ｓ程度の入力画像データを５分の１の２５ＭＢｐｓ程度
に圧縮して磁気テープ上に記録し、再生するための規格
が制定されている。

【０００４】このような規格に基づくデジタルＶＴＲに
おいては、入力データをＤＣＴ変換した後に量子化し、
この量子化データを可変長符号化することによってデー
タの圧縮を行っており、さらに量子化する際の量子化ス
テップを各種のパラメータに基づいて可変したり、可変
長符号化された後のデータ量が一定となるようにレート
制御が行われる。

【０００５】また、入力画像データをフレーム（フィー
ルド）間動き補償付き予測符号化を用いて圧縮し、この
予測画像データを上述のようなＤＣＴ、量子化及び可変
長符号化を用いて更に圧縮するようにしたＭＰＥＧ規格
が制定されつつあり、この規格に対応したＣＤ−ＲＯＭ
等の各種装置も開発されている。

【０００６】

【発明が解決しようとしている課題】上述のような各種
装置における符号化復号化装置においては、それぞれ独
立した複数のメモリが用いられていた。

【０００７】即ち、例えばデジタルＶＴＲの場合には、
入力画像データを一旦メモリするためのビデオメモリ
や、符号化処理が終了した後の符号化データを記録前に
メモリするためのトラックメモリ等が必要であり、従来
はそれらメモリを各々個別に設けていた。

【０００８】また、ＭＰＥＧ規格に基づく装置において
は、入力バッファや動き補償用のレファレンスバッファ
等の独立した複数のメモリが設けられている。

【０００９】しかしながら、そのように複数のメモリを
個別に設け、それぞれに独立して制御するようなものに
おいては全体としてコストアップの原因となっていた。

【００１０】

【課題を解決するための手段】本発明は上述のような実
情を鑑みてなされたものであり、コストダウンが可能
で、かつ共通なメモリ手段を用いた場合にも要求される
処理速度を得ることができる信号処理装置及びその方法
を提供することを目的とする。

【００１１】上記目的を達成するため本発明の信号処理
装置は、少なくとも画像データ入出力処理、画像データ
符号化／復号化処理、符号化データ入出力処理を行うた
めの複数の処理手段と、上記各処理手段に共通に設けら
れたメモリ手段と、符号化モード或いは復号化モードを
指定するモード指定手段と、上記モード指定手段により
指定されたモードに応じて各処理手段とメモリ手段との
間のアクセス制御を行う制御手段とを備え、上記制御手
段は上記指定されたモードに応じて上記アクセス制御の
優先順位を異ならせることを特徴とする。

【００１２】また、上記目的を達成するため本発明の信
号処理方法は、少なくとも画像データ入出力処理、画像
データ符号化／復号化処理、符号化データ入出力処理を
行うための複数の処理工程と、符号化モード或いは復号
化モードを指定するモード指定工程と、上記モード指定
工程で指定されたモードに応じて各処理工程と上記各処
理工程で共通に使用されるメモリ手段との間のアクセス
制御を行う制御工程とを備え、上記制御工程では上記指
定されたモードに応じて上記アクセス制御の優先順位を
異ならせることを特徴とする。

【００１３】

【実施例】以下、本発明の好適な実施例を図１ないし図
１０図を用いて詳細に説明する。

【００１４】図１は本実施例の構成を示すブロック図で
あり、この実施例は本発明をデジタルＶＴＲに用いられ
るＬＳＩ化されたコーデック用の処理回路に適用したも
のである。

【００１５】（全体構成）本実施例は、図１に示すよう
に並列に設けられた２系統の処理ユニットＡ、Ｂ及び入
力データの種類に応じて所定のデータを上記各処理ユニ
ットに時分割的に分配するデータインターフェースＣか
ら構成されており、上記各処理ユニットは上述のＬＳＩ
化された処理回路及びメモリから各々構成されている。

【００１６】また、本実施例における各処理ユニットは
ＳＤ対応の画像データ及びオーディオデータのリアルタ
イム処理を行うことができ、本実施例においてはこのよ
うな処理ユニットを並列配置して各処理回路に時分割的
に画像データ及びオーディオデータを供給して処理させ
ることによって１フレーム当りのデータ量が上記ＳＤ画
像データの倍であるようなＨＤ対応の画像データ及びオ
ーディオデータをリアルタイム処理することができるよ
うに構成されている。

【００１７】上記処理ユニットにおける各処理回路は、
図１に示すように画像データ入出力ブロック１、オーデ
ィオ処理ブロック２、符号化／復号化ブロック３、誤り
訂正ブロック４及び符号化データ入出力ブロック５から
大略構成されており、これら各ブロックはアドレス変換
回路６及びメモリインタフェース７を介して外付けの上
記メモリ８とデータの授受を行う。

【００１８】これら処理回路の動作はＣＰＵインタフェ
ース９及び内部システムバスＳＢ１を介して所定のコマ
ンドを外部マイコン１０から上記各ブロックに供給して
それらを制御され、この外部マイコン１０は外部システ
ムバスＳＢ２を介して上記データインターフェースを制
御して並列配置された各処理ユニットを時分割処理させ
る。

【００１９】本実施例における上記メモリ８としてはク
ロックの立ち上がりに同期してデータやアドレスのバー
スト転送を行い得るＳＤＲＡＭ（Synchronous-DRAM）が
用いられており、このＳＤＲＡＭは図２（Ａ）に示すよ
うに２系統のメモリアレイＭ１、Ｍ２、上記各リファレ
ンスクロックCL1、CL2、CL3、CL4 が供給されていずれかの
クロックを選択的に出力するクロックバッファ８１、後
述するメモリコントローラからの制御信号に基づいて上
記各メモリアレイのリード／ライトモードを交互に設定
するモードコントローラ８２、上記アドレス変換回路６
から供給されるアドレスデータに基づいて上記メモリア
レイにおけるアドレスを指定するアドレスコントローラ
８３、シリパラ変換を行なうシフトレジスタ８４、入出
力用のバッファメモリ８５とから構成されている。

【００２０】また、このようなメモリ８における上記各
メモリアレイＭ１、Ｍ２はメモリセル（ＤＲＡＭ）８６
Ａ、８６Ｂ及びこれらメモリセルとは独立に設けられた
センスアンプ８７Ａ、８７Ｂから各々構成されており、
これらセンスアンプに保持した所定量のデータをクロッ
クに同期してバースト転送することによってメモリ外部
との転送速度と内部バンク内の動作速度を独立に設定す
ることができ、全体として高速なリード／ライトを可能
とする。

【００２１】さらに、本実施例における上記センスアン
プ８７Ａ、８７Ｂは、図２（Ｂ) に示すように８×６４
（８×８）画素分の容量を備えており、８画素単位でバ
ースト転送し得るようになっている。

【００２２】このようなメモリ８における上記メモリセ
ル８６Ａ、８６Ｂの各メモリ空間は１フレーム分の容量
を備えたビデオメモリ（ＶＭ）領域と同じく１フレーム
分の符号化データを記憶するための容量を備えたトラッ
クメモリ（ＴＭ）領域とから各々構成されており、各領
域におけるメモリセルは１フレーム毎に書込みモードと
読出しモードとに交互に設定されるとともに、上記各処
理ブロックはその処理形態に応じて上記センスアンプ８
７Ａ、８７Ｂを介してＶＭ領域又はＴＭ領域との間でデ
ータの授受を行う。

【００２３】即ち、図３に示すように上記画像データ入
出力ブロック１は専らＶＭ領域との間でデータ授受を行
い、上記符号化／復号化ブロック３はＶＭ領域とＴＭ領
域との両方とデータの授受を行うことによって符号化動
作時にはＶＭ領域からデータを読み出して符号化処理し
た後にＴＭ領域に書き込み、復号化動作時にはＴＭ領域
からデータを読み出して復号化処理した後にＶＭ領域に
書き込む。

【００２４】同様に、上記オーディオ処理ブロック２、
誤り訂正ブロック４及び符号化データ入出力ブロック５
は専らＴＭ領域との間でデータ授受を行う。

【００２５】また、上記各領域におけるアドレス空間は
図３に示すように各々構成されている。

【００２６】即ち、上記ＶＭ領域には符号化される前の
画像データ（Ｙ、Cr,Cb)が画素単位で書き込まれ、この
画像データ（１フレーム当たり水平７２０画素×垂直４
８０画素）は、水平方向５ブロック×垂直方向１０ブロ
ックの５０個のスーパマクロブロック（ＳＭＢ）に配分
され、各スーパマクロブロックは輝度データ４ＤＣＴブ
ロックと色差データ各１ＤＣＴブロックとから成るマク
ロブロック（ＭＢ）を２７ブロック集めて構成されてい
る。

【００２７】なお、各ＤＣＴブロックは８×８画素から
構成される。

【００２８】また、上述のような画素数から成る１フレ
ームの画像データは符号化処理された後に磁気テープ上
の１０トラックに亙って記録されるが、符号化前の画像
データは上述のような水平方向に整列された５スーパマ
クロブロク分のデータが１本のトラックに各々対応す
る。

【００２９】従って、このＶＭ領域に対してアクセスす
る際のアドレスとしては、各画素の水平方向及び垂直方
向に各々対応したｈ、ｖ、トラックナンバＴｒ、各トラ
ック内のスーパマクロブロックナンバ（ＳＭＢ）、各ス
ーパマクロブロック内のマクロブロックナンバ（Ｍ
Ｂ）、各マクロブロック内のＤＣＴブロックナンバ（Ｄ
ＣＴ）を用いることが好ましい。

【００３０】一方、上記ＴＭ領域には、符号化された後
の画像データ、オーディオデータ及び誤り訂正符号等が
上述の１０本のトラックに分配されて記憶され、各トラ
ックに対応する領域には１４８のシンクブロック（Ｓ
Ｂ）が記憶される。

【００３１】また、各シンクブロックはシンクデータ
（ｓｙｎｃ）、ＩＤデータ（ＩＤ）、オーディオデー
タ、画像データ、及びパリティから各々構成され、各シ
ンクブロックの画像データ及びオーディオデータはシン
ボルに対応する。

【００３２】従って、このＴＭ領域に対してアクセスす
る際のアドレスとしては、トラックナンバＴｒ、各トラ
ック内のシンクブロックナンバ（ＳＢ）、各シンクブロ
ック内のシンボルナンバ（Ｓｙｍｂｏｌ）を用いること
が好ましい。

【００３３】また、上述のようなメモリ８に対する各処
理ブロックのアクセスはメモリコントローラ１１にて調
停制御され、アドレス制御はアドレス変換回路６にて制
御される。

【００３４】すなわち、上記メモリコントローラ１１に
は上記ＣＰＵインタフェース９を介して接続される外部
マイコン（ＣＰＵ）１０からバスＳＢ３を介して再生モ
ードか記録モードかといった各種動作モードの種類等を
指定するコマンドが伝送され、メモリコントローラ１１
はこのコマンドに応じてデータ転送の優先順位に関する
スケジューリングを行うとともに、上記各処理ブロック
から上記バスＳＢ３を介して伝送されるリクエストに応
じて各処理ブロックとメモリ８との間のデータ転送の調
停を行う。

【００３５】上記コマンドは、操作スイッチＳＷによっ
て設定される動作モードを上記ＣＰＵ１０が読み込むこ
とによって出力されるものであり、例えば符号化（記
録）モード、復号化（再生）モード、あるいはＶＴＲに
おける特殊再生モード等の各種動作モードに対応する。

【００３６】なお、上記コマンドによって指定される動
作モードとしては上述のものに限られず、例えば画像合
成等の編集、ダビング等の各種動作を含む。

【００３７】上記アドレス生成回路６は、上記各処理ブ
ロックにおける処理形態及び上記メモリ８のアドレス空
間に応じた最適なデータ単位でアドレッシングし得るよ
うに各処理ブロック毎に後述する所定のアドレスを生成
するものであり、上記各処理ブロックから伝送され、処
理の形態に応じた最適なアドレス形態となるような各種
アドレスデータに基づいて所定のアドレスを生成する。

【００３８】また、このアドレス生成回路１２における
アドレス生成動作は、上記ＣＰＵ１０から伝送される画
像タイプに応じたパラメータに基づいて可変設定される
ようになっており、例えば処理すべき画像がＳＤかＨＤ
か、あるいはＮＴＳＣかＰＡＬかといった画像タイプ
（サイズ）に応じて異なるアドレスを発生する。

【００３９】一方、上記各処理回路の各部はクロック発
生器１２から出力される４種類のクロックに同期して動
作する。

【００４０】このクロック発生器１２は、入力信号中か
ら抽出される同期信号H.sync、V.sync及び内部基準クロ
ック等に基づいて、上記画像データ入出力ブロック１に
供給されて入力信号に同期する第１のクロックCL1(本実
施例では１３．５ＭＨｚ）、オーディオ処理ブロック２
に供給されてオーディオデータの処理を行うための第２
のクロックCL2(本実施例では４８ＫＨｚ）、符号化／復
号化ブロック３と誤り訂正ブロック４及びメモリ７に各
々供給されて符号化復号化処理、誤り訂正処理及びメモ
リへのリード／ライトを行うための高速な第３のクロッ
クCL3(本実施例では６７．５ＭＨｚ）、符号化データ入
出力ブロック５に供給されて記録媒体への記録／再生を
行うための第４のクロックCL4(本実施例では４１．８５
ＭＨｚ）を各々生成して各ブロックに供給し、各処理ブ
ロックは供給されたクロックに応じた速度で処理動作を
行う。

【００４１】以下、上述の処理回路の各回路を詳細に説
明する。

【００４２】（処理ブロック構成）以下、上記各ブロッ
クの構成について説明する。

【００４３】先ず、上記画像データ入出力ブロック１
は、Ａ／Ｄ変換器１０１、Ｄ／Ａ変換器１０２、ビデオ
インタフェース１０３、ファインダインタフェース１０
４、キャラクタジェネレータ１０５、基準信号発生器１
０６及びアドレスデータ及びアドレス制御に関する各種
データを発生するためのアドレス発生回路１０７から構
成されている。

【００４４】上記Ａ／Ｄ変換器１０１はＳＤ対応の輝度
信号Ｙ及び色差信号Cr,Cb 又はＨＤ対応の輝度信号Ｙ及
び色差信号Cr,Cb をデジタル化するものであり、輝度信
号は１３．５ＭＨｚ又は４０．５ＭＨｚに同期した所定
の周期でデジタル化し、色差信号Cr,Cb をこの１／４の
周期でデジタル化して各々８ビットデータとして出力す
る。

【００４５】なお、これら周波数は入力信号の種類によ
って可変設定されるものである。

【００４６】上記基準信号発生器１０６は、入力映像信
号中の同期信号H.sync、V.syncを抽出して出力する。

【００４７】上記アドレス発生回路１０７は図５に示す
ように互いに直列に接続された１／８分周器１０７１、
１／７２０分周器１０７２、１／４８０分周器１０７３
及び１／２分周器１０７４から概略構成されており、こ
れら分周器にて上記クロック発生回路１２から供給され
るクロックCL1 を分周して水平方向及び垂直方向の各ア
ドレス発生用データｈ，ｖ、１フレーム毎の書込みモー
ド／読出しモードの切換えタイミングを示す信号Ｆｒを
各々出力して上記アドレス発生回路６に供給する。

【００４８】なお、上記アドレス発生回路１０７は輝度
データに対するアドレスデータを出力するものである
が、４：１：１コンポーネント信号を扱う本実施例にお
ける色データに対するアドレス発生回路は上記アドレス
発生回路１０７と同様な分周器の前段に上記クロックCL
1を１／４分周する１／４分周器を備えて構成される。

【００４９】また、上記ビデオインタフェース１０３は
時分割的に入出力される輝度信号及び２つの色差信号の
別を示すデータＹ，Pr,Pb を上記アドレス発生回路１０
７に供給する。

【００５０】さらに、上記１／８分周器１０７１の出力
はリクエスト発生器１０７５に供給され、この分周出力
に同期したリクエストｒｅｑ１が出力される。

【００５１】このように、この画像データ入出力ブロッ
ク１は、入力映像信号を受けて所定の映像データを出力
するとともに、上記各アドレスデータｈ，ｖ及び関する
データＹ，Pb,Pr,Frを上記アドレス変換回路６に出力す
るとともに、上記メモリ８へのアクセスを要求するリク
エストｒｅｑ１を上記メモリコントローラ１１に出力す
る。

【００５２】次に、上記オーディオ処理ブロック２につ
いて説明する。

【００５３】このオーディオ処理ブロック２は、Ａ／Ｄ
変換器２０１、Ｄ／Ａ変換器２０２、オーディオ用のデ
ジタルプロセッサ（ＤＳＰ）２０３及びアドレス発生回
路２０４から構成されており、入力オーディオ信号を所
定のモードに応じて上記Ａ／Ｄ変換器２０１にて４８Ｋ
Ｈｚ又は３２ＫＨｚでサンプリングされて１６ビットで
デジタル化して２ｃｈのデジタルオーディオデータを得
るか、３２ＫＨｚでサンプリングされて１２ビットでデ
ジタル化（非線形）して４ｃｈのデジタルオーディオデ
ータを得るとともに、上記オーディオ用のデジタルプロ
セッサ２０３にてエンファシス処理を行うとともに、デ
ジタル化されたサンプルデータをバイト（シンボル）単
位に変換する。

【００５４】このようにして得られたオーディオデータ
は、上記データバスを介して所定のタイミングで上記メ
モリ７に転送されて書き込まれる。

【００５５】また、本実施例においては、上記アドレス
発生回路２０４にて生成される上記シンボル（Ａ−Ｓｙ
ｍｂｏｌ）をオーディオデータにおけるアドレスデータ
として上記アドレス変換回路６に出力するとともに、リ
クエストｒｅｑ５を上記メモリコントローラ１１に出力
する。

【００５６】このように、このオーディオ処理ブロック
２は入力されるオーディオ信号を所定のモードに応じて
シンボル単位のデジタルオーディオデータに変換すると
ともに、このシンボルをアドレス発生用データとして上
記アドレス発生回路６に出力し、更に上記メモリコント
ローラ１１に上記メモリ８へのアクセスを要求するリク
エストｒｅｑ５を出力する。

【００５７】次に、符号化／復号化ブロック３について
説明する。

【００５８】この符号化／復号化ブロック３は、ＤＣＴ
変換又は逆ＤＣＴ変換を行う変換回路３０１、量子化又
は逆量子化を行う量子化回路３０２、可変長符号化又は
可変長復号化を行う符号化／復号化回路３０３及びアド
レス発生回路３０４から構成されており、更に上記変換
回路３０１におけるＤＣＴ変換モード（８×８画素変換
モードか８×４×２画素変換モード）を決定する動き検
出回路３０５、量子化ステップのクラスを決定するため
のアクティビティ算出回路３０６と上記量子化回路３０
２における量子化ステップを決定して符号量を制御する
符号量制御回路３０７を備えている。

【００５９】ここで、このような符号化／復号化ブロッ
ク３においては、上記各回路における処理を行う上でＤ
ＣＴブロック、マクロブロック、スーパブロック等の単
位を処理の単位としている。

【００６０】そこで、この符号化／復号化ブロック３に
おける上記アドレス発生回路３０４はそれらの単位デー
タをアドレスデータとして出力する。

【００６１】また、デジタルＶＴＲにおいては、ＮＴＳ
Ｃ方式の場合に１フレーム分の画像データを１０トラッ
ク（ＰＡＬの場合には１２トラック）に記録し、各トラ
ックに５スーパブロック分のデータを割り当てている。

【００６２】そこで、本実施例における符号化／復号化
ブロック３のアドレス発生回路３０４は、各トラック内
におけるスーパブロックナンバＴrkもアドレス発生用デ
ータとして上記アドレス発生回路に供給する。

【００６３】このような各データを出力するアドレス発
生回路３０４は図６に示すように１／６４分周器３０４
１、１／４分周器３０４２、１／５分周器３０４３、び
１／２７分周器３０４４及び１／１０分周器３０４５か
ら概略構成されており、これら分周器にて上記クロック
発生回路１２から供給される上記クロックCL3 を分周し
てそのような処理の単位を示すデータをこの符号化／復
号化ブロック３におけるアドレスデータとして上記アド
レス変換回路６に供給する。

【００６４】また、上記１／６４分周器３０４１の出力
はリクエスト発生器３０４６に供給され、この分周出力
に同期したリクエストｒｅｑ４が出力される。

【００６５】なお、この符号化／復号化ブロック３は、
符号化動作（記録時動作）を行っているか復号化動作
（再生時動作）を行っているかのデータをアドレス発生
用データとして出力する。

【００６６】上述のような符号化／復号化ブロック３
は、上記メモリ８を介して供給される被処理画像データ
を符号化又は復号化して出力するとともに、上述の各種
アドレス発生用データを上記アドレス変換回路６に供給
するとともに、所定のタイミングで上記メモリコントロ
ーラ１１に上記メモリ８へのアクセスを要求するリクエ
ストｒｅｑ４を出力する。

【００６７】次に、誤り訂正ブロック４の構成について
説明する。

【００６８】この誤り訂正ブロック４は誤り訂正回路４
０１、シンドロームメモリ４０２及びアドレス発生回路
４０３から構成されており、上記誤り訂正ブロック４は
先の符号化／復号化ブロック３及びオーディオ処理ブロ
ック２にて生成された符号化データに誤り訂正符号を付
加して上記メモリ８に戻すとともに、再生データにおけ
る誤り訂正符号を検出して誤り訂正を行う。

【００６９】また、この誤り訂正ブロック４におけるア
ドレス発生回路４０３は、図７に示すように１／８分周
器４０３１、１／１０分周器４０３２、１／１４８分周
器４０３３及び１／１０分周器４０３４から概略構成さ
れており、これら分周器にて上記クロック発生回路１２
から供給される上記クロックCL3 を分周して各トラック
内におけるシンボルナンバを示すシンボルデータ、スー
パマクロブロック内のマクロブロックナンバＳＢ及びト
ラック内におけるスーパブロックナンバＴrkを上記アド
レス発生回路６に供給するとともに、１／８分周器４０
３１の出力はリクエスト発生器４０３５に供給されて上
記メモリコントローラ８に上記メモリ８へのアクセスを
要求するリクエストｒｅｑ３が生成出力される。

【００７０】なお、上記誤り訂正回路４０１は、ダビン
グインタフェース４０４を介して外部機器と接続され得
るようになっており、例えば誤り訂正を行ったデータ又
は誤り訂正後に補間したデータを外部装置に供給するよ
うになっている。

【００７１】次に、符号化データ入出力ブロック５の構
成について説明する。

【００７２】この符号化データ入出力ブロック５は、記
録再生処理回路５０１、記録再生アンプ等のアナログ処
理部５０３を介して供給されるアナログ信号をデジタル
化するＡ／Ｄ変換器５０２及びアドレス用データを出力
するアドレス発生回路５０４から構成されている。

【００７３】上記記録再生処理回路５０１は、符号化デ
ータを直流分を抑圧して磁気記録に適した形態とすると
ともにトラッキング用のスペクトラム成分が得られるよ
うに変調する変調回路や、再生時における波形等価回
路、ＰＬＬ回路、デジタル復調回路、トラッキング制御
回路及びアドレス発生回路５０４等の各種機能回路を含
んで構成されており、上記ＰＬＬ回路の出力として上記
クロックCL4 が出力されて上記Ａ／Ｄ変換器５０２に供
給される。

【００７４】この符号化データ入出力ブロック５の上記
アドレス発生回路５０４は、図８に示すように１／８分
周器５０４１、１／１０分周器５０４２、１／１４８分
周器５０４３及び１／１０分周器５０４４から概略構成
されており、これら分周器にて上記クロックCL4 を分周
してアドレス発生用データとして上記誤り訂正ブロック
４と同様に前述したようなシンボルデータ、シンクブロ
ックナンバ及びトラックナンバＴrkを上記アドレス変換
回路６に供給するとともに、１／８分周器５０４１の出
力はリクエスト発生器５０４５に供給されて上記メモリ
コントローラ１１に上記メモリ８へのアクセスを要求す
るためのリクエストｒｅｑ２が生成出力される。

【００７５】上述のような信号処理回路の各ブロック
は、上記ＣＰＵインタフェース９を介して伝送される外
部ＣＰＵ１０からのコマンドによって所定記録動作、再
生動作又は特殊再生動作を選択的に行う。

【００７６】また、このＣＰＵインタフェース９は、サ
ブコードバッファ１３を介して上記メモリ８とサブコー
ドデータの授受を行うようになっており、このサブコー
ドに関するデータはアドレスデータとして上記アドレス
変換回路６に供給され、所定のタイミングで上記メモリ
コントローラ１１に上記メモリ８へのアクセスを要求す
るリクエストｒｅｑ２を出力する。

【００７７】（アドレス制御）本実施例におけるアドレ
ス制御は、上記各処理ブロックのアドレス発生回路から
供給されるアドレスデータを、上述のメモリ８における
各メモリ領域に対応する所定のアドレスに変換するため
の上記アドレス変換回路６にて行われる。

【００７８】上記アドレス変換回路６は、図９に示すよ
うに上記各処理ブロックからのアドレスデータ及び上記
ＣＰＵインタフェース９から供給されるパラメータデー
タ、コマンド等を各々受けてそれらデータ及び各処理ブ
ロックがアクセスするメモリ８のアドレス空間に基づく
所定のデータ単位毎のデータ及びそれらデータに対する
アドレスを出力するための複数の変換ポート１２１、１
２２、１２３、１２４、１２５、１２６及び各ポートか
ら出力されるデータＤａｔａ及びアドレスＡｄｒｅｓｓ
を選択的に上記メモリ８に供給するためのマルチプレク
サ１２７、ラッチ回路１２８とを備えて構成されてお
り、各変換ポートは入力データを所定のタイミングで出
力するためのバッファメモリＢＭを備えている。

【００７９】また、上記各変換ポートは上記各処理ブロ
ックから転送されるアドレスデータをカウントするカウ
ンタＣｏｕｎｔを備えており、それらカウンタは供給さ
れた各アドレスデータをカウントして各処理ブロック毎
に最適な形態のアドレスに変換して出力する。

【００８０】即ち、上記画像データ入出力ブロック１か
らのデータを扱う変換ポート１２１は、供給された各制
御データに基づいてＹ，Pb,Pr 毎にアドレスデータｈ，
ｖをカウントして水平方向の８画素毎にアドレスを割り
つけ、これをＦｒで指定されるフレーム単位で更新する
とともに、このＦｒで指定される１フレーム毎に２つの
メモリセルの書込みモードと読出しモードとを交互に設
定する。

【００８１】上記メモリ８は、このような変換ポート１
２１が出力する画像データ及びアドレスを上記マルチプ
レクサ１２７を介して受け、この画像データを上記アド
レスにて指定されるメモリ８上の所定のメモリセルに書
き込む。

【００８２】また、上記変換ポート１２１は、画像デー
タを上記メモリ８にリード／ライトする場合には上記メ
モリ８のセンスアンプ８２がバースト転送可能な単位で
ある８画素単位でのデータの授受を行ない、本実施例に
おいてはセンスアンプ８２がバースト転送可能な８画素
単位でのアドレシングを行うことによって高速なリード
／ライトを可能とすることができるようになっている。

【００８３】さらに、本実施例においては、上記センス
アンプ８２の容量を８×８×８画素とすることによっ
て、８×８画素のＤＣＴブロック単位の処理時における
水平８画素のみならず垂直８画素の高速リード／ライト
が可能となる。

【００８４】同様に、このアドレス発生回路６は他の処
理ブロックとメモリ８との間で授受されるデータ単位に
応じて各ブロックから伝送されるアドレス発生用データ
をカウントして各ブロックに対応したアドレスを指定す
る。

【００８５】即ち、上記オーディオ処理ブロックとメモ
リ８との間でデータの授受が行われる場合にはシンボル
をカウントしてシンボル単位のアドレスを発生させ、上
記符号化／復号化ブロック３とメモリ８との間でデータ
の授受が行われる場合にはマクロブロック、スーパマク
ロブロック、トラックナンバに基づいてアドレスを発生
させ、上記誤り訂正ブロック４或は符号化データ入出力
ブロック５とメモリ８との間でデータの授受が行われる
場合にはシンボル、スーパマクロブロック、トラックナ
ンバに基づいてアドレスを発生させる。

【００８６】具体的には、上記オーディオ処理ブロック
２に対応する変換ポート１２２は、オーディオ処理ブロ
ック２から出力される上記アドレス生成用データSymbol
及びパラメータデータを各々受けてそれらデータに基づ
くオーディオ用のデータをシンボル単位で出力して上記
メモリ８に書き込み、上記メモリ８との間でシンボル単
位でオーディオデータの授受を行なう。

【００８７】また、上記符号化／復号化ブロック３は、
符号化／復号化の処理であるスーパブロック内のマクロ
ブロックナンバＳＭＢや各マクロブロック内のＤＣＴブ
ロックナンバＭＢ、各トラック内におけるスーパブロッ
クナンバＴrk及び符号化動作（記録時動作）を行ってい
るか復号化動作（再生時動作）を行っているかの動作デ
ータＲ／Ｐを出力し、コーデックポート１２３はそれら
アドレス生成用データ及びパラメータデータに基づくデ
ータ単位でデータの授受を行わせる。

【００８８】以下同様に、上記サブコードポート１２
４、誤り訂正ポート１２５及び記録再生ポート１２６
は、上記誤り訂正ブロック４、符号化データ入出力ブロ
ック５及びサブコードバッファから供給される各アドレ
ス生成用データ及びパラメータデータに基づいて各々所
定のアドレスデータを発生する。

【００８９】このように、このアドレス発生回路の各ポ
ートは、上記各ブロックから供給される各アドレス生成
用データに基づいて、各処理ブロックが扱うデータの形
式及び上記メモリ７のアドレス空間に最適な形態の単位
データに対応したアドレスを生成して出力する。

【００９０】また、このアドレス変換回路６は、上記パ
ラメータデータに基づいて上記カウンタＣｏｕｎｔのリ
セットタイミング等を切り換えることによって、入力画
像の種類に応じたアドレスの割り付けを適応的に行う。

【００９１】すなわち、上記パラメータデータは入力映
像信号の種類（方式）を指定するものであり、上記アド
レス発生回路は入力映像信号がＳＤ対応かＨＤ対応か、
又はＮＴＳＣ信号かＰＡＬ信号かによって各方式の画像
サイズやフレーム周期に適合し得るようにカウンタの制
御を切り換える。

【００９２】これによって、このアドレス変換回路６は
上記パラメータデータの指定によって入力映像信号の種
類に適合したアドレシングを行うことができる。

【００９３】（メモリコントローラ８による調停）本実
施例における調停及びスケジューリングは上記メモリコ
ントローラ１１にて行われる。

【００９４】上記メモリコントローラ１１は、上述の各
処理ブロック毎のメモリ８に対するアクセス順序を調停
し、更に動作モードに応じたアクセス優先順位のスケジ
ューリングを行なうといった機能を有するものであり、
以下それらを説明する。

【００９５】先ず、このメモリコントローラ１１には上
記各ブロックからリクエストバスＳＢ３を介して上記各
ブロックからリクエストが伝送されるとともにＣＰＵイ
ンタフェース９を介して接続される外部マイコン（ＣＰ
Ｕ）１０から各種コマンド及びパラメータデータが伝送
されて各ブロックとメモリ８との間のアクセスの調停を
行う。

【００９６】このメモリコントローラ１１による調停動
作は、各ブロックのメモリ８に対するアクセスを所定の
優先順位にしたがって割り当てるとともに、上記アドレ
ス変換回路６における各処理ブロック内のバッファメモ
リBFにて待ち時間の調整を行うことによってバス上での
衝突を未然に防止することによって行われる。

【００９７】以下、このような調停動作を記録時の場合
について説明する。

【００９８】記録時の調停動作は上述したように、符号
化（記録）モード時の上記優先順位として入力データの
メモリ８への書き込み、符号化処理された符号化データ
の記録のためのメモリ８からの読み出し、誤り訂正時の
メモリ８へのアクセス、符号化処理時のメモリ８へのア
クセス、オーディオデータのメモリ８への書き込み及び
読み出し、サブコードデータ処理時のメモリ８へのアク
セスの順に設定されている。

【００９９】そこで、入力データのメモリ８への書き込
みは図１０に示すように、上記画像データ入出力ブロッ
ク１からメモリコントローラ１１へのリクエストｒｅｑ
１に応じて許可信号ａｃｋを返送し、入力データのメモ
リ８はこの許可信号に応じて所定単位の画像データを送
出するとともに、メモリコントローラ１１は所定のアド
レスを指定して画像データのメモリ８への書き込みを実
行する。

【０１００】続いて、符号化処理が終了した符号化デー
タが符号化データ入出力ブロックからのリクエストｒｅ
ｑ２に対応した許可信号に応じてメモリ８から読み出さ
れ、上記許可信号は画像データのメモリ８への読み込み
が終了した後に出力される。

【０１０１】上述のような画像データの読み込み及び符
号化データの読み出しによるメモリ８へのアクセス以外
の期間（図１０（Ｃ）の矢印にて示す期間）では、先ず
誤り訂正のためのアクセスが優先される。

【０１０２】上記誤り訂正ブロック４は、所定のタイミ
ングでリクエストｒｅｑ３を上記メモリコントローラ１
１に送出し、メモリコントローラ１１はこのリクエスト
に応じて上記期間ｔ１内の適当なタイミングで許可信号
を返送してメモリ８へアクセスを許可して誤り訂正を実
行させる。

【０１０３】また、符号化ブロック３は符号化に必要な
所定データ量がメモリ８に蓄積されるタイミングでリク
エストｒｅｑ４を常時送出し、メモリコントローラ１１
は図１０（Ｅ）に示す期間ｔ２の適当なタイミングで許
可信号を送出して符号化ブロック３のメモリ８へのアク
セスを許容する。

【０１０４】同様に、オーディオ信号の書き込みのため
のリクエストｒｅｑ５も常時送出されており、メモリコ
ントローラ１１は残余の期間（図１０（Ｇ）に示す期間
ｔ３）内の所定のタイミングでオーディオブロック２へ
のアクセスを許容する。

【０１０５】なお、サブコード信号の処理のためのアク
セスは、オーディオ信号処理のためのアクセスと同様で
あるが、オーディオ信号処理が優先されるため残りの残
余期間ｔ４にアクセスが許容される。

【０１０６】このように、本実施例における上記メモリ
コントローラ１１は、処理毎の優先順位に従ってメモリ
８へのアクセスを許容するようにメモリバスを調停す
る。

【０１０７】（メモリコントローラ１１によるスケジュ
ーリング動作）上記メモリコントローラ１１は、上記コ
マンドに応じて各処理ブロックのメモリ８へのアクセス
の優先順位のスケジューリングを行う。

【０１０８】次に、このメモリコントローラ１１による
スケジューリング動作について説明する。

【０１０９】本実施例において、上記メモリコントロー
ラ１１は上記操作スイッチにて設定される記録モード、
再生モード又は特殊再生モードの各モードに応じた所定
の優先順位で各ブロックのメモリ８へのアクセスを調停
する。

【０１１０】即ち、記録モードの際には入力画像データ
のメモリ８への取り込みが最優先され、続いて記録用符
号化データの読み出し、誤り訂正用のアクセス、圧縮用
のアクセス、オーディオデータ入出力用のアクセス、サ
ブコードデータ用のアクセスの順で優先順位を設定し、
この優先順位に基づいて上述したような調停を行う。

【０１１１】同様に、再生時の優先順位は、再生符号化
データのメモリ８への取り込みが最優先され、次に出力
データ出力のためのアクセス、誤り訂正時のアクセス、
サブコードデータ処理のためのアクセス、復号のための
アクセス、オーディオ信号処理のためのアクセスの順に
優先順位が設定され、これらの優先順位は記録動作と再
生動作の指示によって切り替えられる。

【０１１２】さらに、特殊再生時の優先順位としては基
本的に再生時の優先順位と同様であるがサブコードデー
タ処理のためのアクセスが優先される。

【０１１３】なお、上述の実施例は本発明をデジタルＶ
ＴＲ用の信号処理回路に適用したが、本発明はこれに限
られるものではなく、例えばＭＰＥＧ規格に基づく符号
化復号化を行なう伝送装置等にも適用し得ることは当然
である。

【０１１４】その場合には図１における処理ブロックと
して動き補償のための処理ブロック及び局部復号のため
の処理ブロックを新たに追加するとともに、上記メモリ
コントローラ１１における調停動作として符号化、復号
化の処理に先立って動き補償のための処理を優先させれ
ばよい。

【０１１５】また、リアルタイム処理を行なうためには
上述の実施例に比してより高速で処理する必要があるた
め、上記リファレンスクロックの周波数を例えば８０Ｍ
Ｈｚ程度に設定する必要がある。

【０１１６】

【発明の効果】上述の説明から明らかなように、本発明
によれば指定された動作モードに応じてアクセスに関す
るスケジューリングを行なうことによって各動作モード
に応じた迅速な処理を実現することができる。

【図面の簡単な説明】

【図１】本発明の処理装置の構成を説明する図である。

【図２】図１におけるメモリの構成を概念的に説明する
ための図であり、図２（Ａ）は全体構成を示す図、図２
（Ｂ）はセンスアンプを模式的に示す図である。

【図３】図２におけるメモリに対する各処理ブロックの
アクセス対応関係を説明するための図である。

【図４】図１における処理回路の構成を説明するための
図である。

【図５】分周回路の構成を示す図である。

【図６】分周回路の構成を示す図である。

【図７】分周回路の構成を示す図である。

【図８】分周回路の構成を示す図である。

【図９】アドレス発生回路の構成を示す図である。

【図１０】メモリコントローラの調停動作を説明するた
めのタイムチャートである。

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Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも画像データ入出力処理、画像
   データ符号化／復号化処理、符号化データ入出力処理を
   行うための複数の処理手段と、 上記各処理手段に共通に設けられたメモリ手段と、 符号化モード或いは復号化モードを指定するモード指定
   手段と、 上記モード指定手段により指定されたモードに応じて各
   処理手段とメモリ手段との間のアクセス制御を行う制御
   手段とを備え、 上記制御手段は上記指定されたモードに応じて上記アク
   セス制御の優先順位を異ならせることを特徴とする信号
   処理装置。
2. 【請求項２】 前記メモリ手段は、所定容量のデータを
   高速転送可能なセンスアンプと上記データを記憶するメ
   モリセルとを備えたＳＤＲＡＭ（Synchronous−DRAM）
   であることを特徴とする請求項１に記載の信号処理装
   置。
3. 【請求項３】 少なくとも画像データ入出力処理、画像
   データ符号化／復号化処理、符号化データ入出力処理を
   行うための複数の処理工程と、 符号化モード或いは復号化モードを指定するモード指定
   工程と、 上記モード指定工程で指定されたモードに応じて各処理
   工程と上記各処理工程で共通に使用されるメモリ手段と
   の間のアクセス制御を行う制御工程とを備え、 上記制御工程では上記指定されたモードに応じて上記ア
   クセス制御の優先順位を異ならせることを特徴とする信
   号処理方法。