JP2003209845A - 画像符号化集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 冗長な性能を抑制するもしくは不要な機能を
停止することにより、消費電力を低減することが可能な
画像符号化集積回路を提供する。 【解決手段】 ビデオインターフェース部１２、オーデ
ィオインターフェース部１７、画像データに対する動き
予測処理を行うための動き予測部１４、時間軸上の異な
った時点における複数の画像データと動き予測の結果に
基づいて、各画像データの予測符号化を行うためのルー
プ内処理部１３、音声信号の符号化を行うためのＤＳＰ
部１０およびＤＲＡＭインターフェース部１８に供給す
る動作クロック信号の周波数は、画像符号化集積回路１
０００の処理負荷に応じて、個別に調整される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＭＰＥＧ２（Mo
ving Picture Experts Group 2）等のようにフレーム間
あるいはフィールド間の画像データに対して処理を行な
うことにより画像圧縮を行なう画像符号化集積回路装置
の構成に関する。

【０００２】

【従来の技術】近年、高品質な画像録画や、デジタル放
送などの高品質な画像伝送に対して、ＭＰＥＧ２符号化
技術が採用されている。このＭＰＥＧ２符号化に関して
は、たとえば、文献１：「最新ＭＰＥＧ教科書」（藤原
洋 監修、株式会社アスキー発行、１９９４年８月１
日初版）に詳しく説明されている。この文献１にも記載
されているように、ＭＰＥＧ２は、非常に広範囲なアプ
リケーションに対応できるようになっており、その演算
処理は、たとえば取扱う画像解像度により大きく異なっ
ている。

【０００３】このようなＭＰＥＧ２による画像符号化の
ための画像符号化集積回路の従来例としては、たとえば
文献２：“A Single-Chip MPEG-2 422P＠ML Video, Aud
io,and System Encoder with a 162 MHz Media-Process
or Core and Dual Motion Estimation”（IEICE TRANS.
ELECTRON., VOL.E84-C, NO.1 JANUARY 2001）にその構
成や動作が説明されている。

【０００４】

【発明が解決しようとする課題】ところが、このような
ＭＰＥＧ２の画像符号化集積回路は、一般には、広範囲
のアプリケーションに対応するため、画像符号化集積回
路自体の集積規模が増大する一方、特定のアプリケーシ
ョンにこの画像符号化集積回路を用いる場合には必ずし
も必要とはされない機能まで組込まれる傾向がある。

【０００５】このため、このように汎用的に用いられる
画像符号化集積回路の消費電力が増大してしまうという
問題がある。

【０００６】たとえば、監視カメラシステムにおいて、
一般的に用いられる画像符号化集積回路に搭載されてい
る音声符号化に関連する回路は不用である。しかしなが
ら、仮に音声信号が入力されないとしても、音声符号化
回路を搭載した画像符号化集積回路を動作させていると
きには、このような音声符号化回路に対してもたとえ
ば、待機時の電力などの消費が行われていることにな
る。

【０００７】また、アプリケーションによっては、解像
度変換といった処理を行なう場合があり、このような画
像解像度を変更する場合、たとえば、高解像度テレビ
（HighDefinition Television：ＨＤＴＶ）サイズを入
力して、標準解像度テレビ（Standard Definition Tele
vision：ＳＤＴＶ）サイズで符号化する場合には、約１
／６の演算性能で処理を行なうことが可能である。

【０００８】しかしながら、実際には、通常の画像符号
化集積回路では、ＨＤＴＶサイズのビデオ信号が入力し
た場合には、これに対応した動作周波数で動作させるこ
とが一般的である。ところが、消費電力は動作周波数に
比例するため、本来は、動作周波数を抑制できれば消費
電力を低減することが可能であるにもかかわらず、回路
の動作電力を無駄に消費してしまうという問題があっ
た。

【０００９】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、冗長な性能
を抑制するもしくは不要な機能を停止することにより、
消費電力を低減することが可能な画像符号化集積回路を
提供することである。

【００１０】

【課題を解決するための手段】請求項１記載の画像符号
化集積回路は、外部との間で画像データの授受を行うた
めの画像信号インターフェースと、外部から音声信号を
受けるための音声信号インターフェースと、画像データ
に対する動き予測処理を行うための動き予測部と、時間
軸上の異なった時点における複数の画像データと動き予
測の結果に基づいて、各画像データの予測符号化を行う
ためのループ内処理部と、少なくとも音声信号の符号化
を行うためのプロセッサ部と、画像データを格納するた
めの記憶手段とデータの授受を行うためのメモリインタ
ーフェース部と、画像信号インターフェース、音声信号
インターフェース、動き予測部、ループ内処理部、プロ
セッサ部およびメモリインターフェース部に供給する動
作クロック信号の周波数を、画像データに対する画像符
号化集積回路の処理負荷に応じて、個別に調整するクロ
ック信号供給回路とを備える。

【００１１】請求項２記載の画像符号化集積回路は、請
求項１記載の画像符号化集積回路に加えて、画像符号化
集積回路の処理負荷は、少なくとも画像データの符号化
における画像解像度および画像品質のパラメータにより
決定される。

【００１２】請求項３記載の画像符号化集積回路は、請
求項１記載の画像符号化集積回路に加えて、クロック信
号供給回路は、基準クロック信号を生成するクロック生
成器と、基準クロック信号を各々所定の周波数に変換す
る複数の周波数変換器と、複数の周波数変換器の出力を
処理負荷に応じて選択的に供給する選択手段とを含む。

【００１３】請求項４記載の画像符号化集積回路は、請
求項３記載の画像符号化集積回路に加えて、複数の周波
数変換器は、複数の分周器である。

【００１４】請求項５記載の画像符号化集積回路は、請
求項４記載の画像符号化集積回路に加えて、複数の分周
器は、画像信号インターフェース、音声信号インターフ
ェース、動き予測部、ループ内処理部、プロセッサ部お
よびメモリインターフェース部にそれぞれ対応して設け
られる。

【００１５】請求項６記載の画像符号化集積回路は、請
求項４記載の画像符号化集積回路に加えて、ループ内処
理部およびメモリインターフェース部は、複数の分周器
のうちの１つを共有する。

【００１６】請求項７記載の画像符号化集積回路は、請
求項３記載の画像符号化集積回路に加えて、基準クロッ
クよりも低い周波数の動作クロックが供給される場合
に、画像信号インターフェース、音声信号インターフェ
ース、動き予測部、ループ内処理部、プロセッサ部およ
びメモリインターフェース部に供給される電源電位を個
別に所定の値だけ低下させる電源電圧低下手段をさらに
備える。

【００１７】請求項８記載の画像符号化集積回路は、外
部との間で画像データの授受を行うための画像信号イン
ターフェースと、外部から音声信号を受けるための音声
信号インターフェースと、画像データに対する動き予測
処理を行うための動き予測部と、時間軸上の異なった時
点における複数の画像データと動き予測の結果に基づい
て、各画像データの予測符号化を行うためのループ内処
理部と、少なくも音声信号の符号化を行うためのプロセ
ッサ部と、画像データを格納するための記憶手段とデー
タの授受を行うためのメモリインターフェース部と、画
像信号インターフェース、音声信号インターフェース、
動き予測部、ループ内処理部、プロセッサ部およびメモ
リインターフェース部の少なくとも１つは、対応する処
理を並列に行うための複数の演算器を含み、複数の演算
器に対する動作クロック信号の供給を、画像データに対
する画像符号化集積回路の処理負荷に応じて、個別に停
止することが可能なクロック信号供給回路とを備える。

【００１８】請求項９記載の画像符号化集積回路は、請
求項８記載の画像符号化集積回路に加えて、プロセッサ
部は、複数の演算器として、各々が並列的に音声信号の
符号化を行う複数のプロセッサ回路を含む。

【００１９】請求項１０記載の画像符号化集積回路は、
請求項８記載の画像符号化集積回路に加えて、動き予測
部は、複数の演算器として、各々が並列的に画像データ
に対する動き予測処理を行う複数の動き予測コアを含
む。

【００２０】請求項１１記載の画像符号化集積回路は、
請求項８記載の画像符号化集積回路に加えて、ループ内
処理部は、複数の演算器として、各々が並列的に、時間
軸上の異なった時点における複数の画像データと動き予
測の結果に基づいて、各画像データの予測符号化を行う
複数のループ内処理コアを含む。

【００２１】請求項１２記載の画像符号化集積回路は、
請求項８記載の画像符号化集積回路に加えて、音声信号
インターフェースは、複数の演算器として、各々が並列
的に対応する音声チャネルに対するインターフェース処
理を行う複数のインターフェース回路を含む。

【００２２】請求項１３記載の画像符号化集積回路は、
請求項９〜１２記載の画像符号化集積回路に加えて、動
作クロックの供給を選択的に停止する場合に、供給する
電源電位を所定の値だけ低下させる電源電圧低下手段を
さらに備える。

【００２３】

【発明の実施の形態】［実施の形態１］以下、この発明
の実施の形態を図面を用いて説明する。

【００２４】図１は、本発明の実施の形態１の画像符号
化集積回路１０００の構成を示す概略ブロック図であ
る。

【００２５】画像符号化集積回路１０００は、オーディ
オ符号化等の処理を行なうためのデジタルシグナルプロ
セッサ部（以下、ＤＳＰ部と称す）１０と、この画像符
号化集積回路装置１０００を用いるホストシステムから
の制御信号を受けるホストインターフェイス部１１と、
画像符号化集積回路装置１０００の外部との間で、ビデ
オ信号の授受を行なうためのビデオインターフェイス部
１２と、ＭＰＥＧ２符号化において、離散コサイン変換
（Discrete Cosine Transform：ＤＣＴ）処理や量子化
処理などのループ内処理を行なうループ内処理部１３
と、動き予測を行なって、ループ内処理部１３に与えら
れるビデオ信号の補償を行なうための動き予測部１４
と、ループ内処理部１３から出力される信号を受けて、
可変長符号化を行なうための可変長符号化部１５と、可
変長符号化後のデータを、画像符号化集積回路１０００
の外部に対して、ビットストリームとして出力するため
のビットストリームインタフェース部１６と、オーディ
オ入力を受けて、ＤＳＰ部１０に対して与えるためのオ
ーディオインタフェース部１７と、フレーム内またはフ
ィールド内における符号化処理や、フレーム間またはフ
ィールド間における動き予測等の処理において、画像デ
ータを、一時的に記憶しておくための画像メモリであっ
て、画像符号化集積回路１０００の外部に設けられるダ
イナミック型ランダムアクセスメモリ（以下、ＤＲＡ
Ｍ）２００（図示せず）との間でインターフェイスをと
るためのＤＲＡＭインターフェイス部１８と、画像符号
化集積回路１０００の全体の符号化動作を制御するため
の全体制御部１９とを備える。

【００２６】ここで、この画像符号化集積回路１０００
は、ＳＤＴＶ画像の符号化処理を行なう処理能力を有す
るものと仮定する。すなわち、ビデオ入力がＤ１サイズ
であれば、１３５０個のマクロブロックを１／３０秒で
処理できる能力を有するものとする。

【００２７】図２は、図１に示したループ内処理部１３
の処理を機能ブロックで示す概念図である。

【００２８】上記文献１等には、ループ内処理部１３の
動作が詳述されているので、以下では、その動作につい
て簡単にまとめておく。

【００２９】ＭＰＥＧ２のもっとも重要な点は、動画像
圧縮の圧縮率の向上および早送り・逆送り機能の実現を
可能とする圧縮方式である。

【００３０】動画像圧縮を時間軸方向にも行うために、
ＭＰＥＧ２により圧縮される画面には、前方向予測を行
なうＰピクチャと、双方向予測を行なうＢピクチャがあ
る。そして、早送り・逆送り機能を実現するためにフレ
ーム内符号化を行なうＩピクチャがある。

【００３１】これら３種類のピクチャを符号化するため
に、図１において、ビデオインターフェイス部１２に与
えられる入力ビデオ信号は、一旦、時間調整のために画
像メモリ２００に数フレームにわたって記憶される。

【００３２】さらに、メモリ２００の中には、後に説明
する予測用画像として、既に符号化された過去の複数フ
レーム（またはフィールド）分の画像信号が記憶されて
いるものとする。

【００３３】図２に示すループ内処理部１３には、この
メモリ２００内に一旦時間調整のために格納されたビデ
オ信号が入力として与えられる。これによって、ループ
内処理部１３は、Ｐピクチャを符号化する場合には、画
像メモリ２００の出力を入力画像に対する予測信号とし
て、前方向予測を行ない、予測誤差を得る。

【００３４】一方、ループ内処理部１３は、Ｂピクチャ
を符号化する場合には、時間調整用に画像メモリ２００
に格納されていた画像から符号化すべき画像を読み出す
とともに、この画像に対して過去および未来のフレーム
（またはフィールド）の受信画像に相当する画像を画像
メモリ２００の中から読み出す。ループ内処理部１３
は、これら過去および未来のフレーム（またはフィール
ド）の受信画像を予測画像として双方向予測を行ない、
予測誤差を得る。

【００３５】さらに、ループ内処理部１３は、Ｉピクチ
ャを符号化する場合には、入力画像をそのまま使用す
る。

【００３６】したがって、スイッチ回路ＳＷ２０は、Ｉ
ピクチャ、Ｐピクチャ、Ｂピクチャに応じてそれぞれの
信号を切り替えて、差分器１３２の一方端に与える。差
分器１３２の他方端には、入力ビデオ信号が与えられ
る。

【００３７】差分器１３２の出力信号はＤＣＴ処理部１
３４によりＤＣＴ係数に変換される。このＤＣＴ係数は
量子化処理部１３６で量子化されたのち、動き位置情報
とともに、可変長符号化部１５に与えられる。可変長符
号化部１５は、エントロピー符号化により、発生確率の
高い信号には短い符号を、低い信号には長い符号を割り
当て、符号化信号としてビットストリームＩ／Ｆ１６に
出力する。

【００３８】また、復号側と同じ予測信号を作るため
に、図２に示すように、符号化側でも量子化処理部１３
６の出力を逆量子化部１３８で逆量子化してＤＣＴ係数
を復号する。さらに、復号されたＤＣＴ係数を逆ＤＣＴ
処理部１４０により予測誤差信号に変換し、得られた予
測誤差と、動き位置情報を用いて、Ｉピクチャ、Ｐピク
チャ、Ｂピクチャを加算器１４２により復元し、スイッ
チ回路ＳＷ１０を介して、続く入力画像のための予測信
号として画像メモリ２００に蓄積する。

【００３９】したがって、ＭＰＥＧ２における「予測符
号化」では、ある画素の信号値を別の時刻（過去または
未来）の画像の信号値との差分を用いて表すことにな
る。このとき、画像メモリ２００中の予測用のデータを
用いないフレーム内予測符号化か、予測用のデータを用
いる順方向フレーム（またはフィールド）間予測、逆方
向フレーム（またはフィールド）間予測、さらに両者の
平均の内挿的予測等の処理がスイッチ回路ＳＷ２０で切
り替えられる。

【００４０】このため、予測用画像メモリ２００内に
は、少なくとも２つの予測メモリ領域が設けられる。２
つの予測メモリ領域には、未来から予測するための画像
情報と、過去から予測するための画像情報とが記憶され
る。また、前後両方の予測による内挿的フレーム間予測
符号化では、順方向予測と逆方向予測の２つの予測を対
応画素間で平均する処理が行われる。

【００４１】図２で示すような、差分器１３２からＤＣ
Ｔ処理部１３４、量子化処理部１３６、逆量子化処理部
１３８、逆ＤＣＴ処理部１４０、加算器１４２、スイッ
チ回路ＳＷ１０、メモリ２００との間でのデータ授受、
スイッチ回路ＳＷ２０で構成されるループでの処理を
「ループ内処理」と呼ぶ。

【００４２】図３は、図１に示した符号化集積回路１０
００におけるクロックの配送系を示す概略ブロック図で
ある。

【００４３】図３を参照して、外部からのクロック入力
を受けて、図１においては図示省略していたクロック生
成器２は、クロック供給配線を介して、ＤＳＰ部用分周
器２０、ホストインターフェイス用分周器２１、ビデオ
インターフェイス用分周器２２、ループ内処理部用分周
器２３、動き予測部用分周器２４、可変長符号化部用分
周器２５、ビットストリームインターフェイス用分周器
２６、オーディオインターフェイス用分周器２７、ＤＲ
ＡＭインターフェイス用分周器２８および全体制御部用
分周器２９に、クロック信号を供給する。ＤＳＰ部１０
〜全体制御部１９は、対応する分周器により分周された
クロック信号で動作する。

【００４４】クロック生成器２では、各部の動作周波数
に対する最小公倍数となる動作周波数ｆ０のクロックを
生成する。

【００４５】全体制御部１９から符号化画像解像度を示
す信号が、各処理部に対して同時に通報されており、各
種インタフェース部とそれ以外の部位でクロック周波数
を独立して変更できる構成となっている。

【００４６】ここで、ループ内処理部１３、動き予測部
１４、可変長符号化部１５およびＤＲＡＭインターフェ
イス１８では、通常、動作周波数ｆ０で動作するものと
仮定する。

【００４７】図４は、分周器２３の構成を示す概略ブロ
ック図である。他の分周器２４−２５および分周器２８
も基本的に同様の構成である。

【００４８】分周器２３は、１／２分周器３１と１／４
分周器３２とクロック選択器３０とを備える。

【００４９】クロック選択器３０は、全体制御部１９か
ら与えられる符号化画像解像度がＤ１サイズの場合は入
力クロックをそのまま出力し、ハーフＤ１サイズの場合
は分周器３１の出力を選択し、入力ビデオ信号がＳＩＦ
（Source Input Format）の場合は、分周器３２の出力
を選択して出力する。

【００５０】その他の分周器２０−２２、２６、２７は
固定された周波数で動作するものとする。

【００５１】たとえば、解像度変換でＤ１入力の画像
を、ハーフＤ１の画像に変換する場合、符号化処理すべ
きマクロブロック数は６６０個である。よって、画像符
号化にかかわる部分であるループ内処理部１３、動き予
測部１４、可変長符号化部１５およびＤＲＡＭインター
フェイス１８は半分の処理能力を達成できればよい。

【００５２】一方、ビデオインターフェイス部１２に入
力される画像はＤ１サイズのままの信号であるため、最
大性能を発揮する必要がある。また、画像解像度はオー
ディオに対して何の影響も与えないため、オーディオイ
ンターフェイス１７も通常のＤ１サイズの入力に対応し
た動作を行なう必要がある。

【００５３】よって、分周器２３−２５および分周器２
８で、１／２の動作周波数を選択することによって、画
像符号化にかかわる部分であるループ内処理部１３、動
き予測部１４、可変長符号化部１５およびＤＲＡＭイン
ターフェイス１８の消費電力を約１／２に抑制すること
を可能としつつ、所望の解像度変換処理を行なうことが
可能である。

【００５４】同様に、解像度変換でＤ１入力の画像をＳ
ＩＦの画像に変換する場合、符号化処理すべきマクロブ
ロック数は３３０個となる。よって、画像符号化にかか
わる部分であるループ内処理部１３、動き予測部１４、
可変長符号化部１５およびＤＲＡＭインターフェイス１
８は、１／４の処理性能を達成できればよい。

【００５５】したがって、分周器２３−２５および分周
器２８で、１／４の動作周波数を選択することによっ
て、画像符号化にかかわる部分であるループ内処理部１
３、動き予測部１４、可変長符号化部１５およびＤＲＡ
Ｍインターフェイス１８の消費電力を約１／４に抑制す
ることが可能となる。

【００５６】図５は、実施の形態１の各画像フォーマッ
トに応じた動作を示すタイミングチャートである。

【００５７】図５においては、１つのボックスが一サイ
クルでの処理であることを示している。

【００５８】すなわち、小さいボックスは高い周波数で
動作する場合であり、大きいボックスは周波数を低くし
て動作する場合を示している。

【００５９】ループ内処理部１３や動き検出部１４で
は、符号化するマクロブロック数に応じて処理が激増す
るため、図５に示すように、画像フォーマットに対応し
た総マクロブロック数に応じて、動作周波数を低減し消
費電力を抑えることができる。

【００６０】一方、ビデオＩ／Ｆ部１２は、外部から入
力されるビデオフォーマットは固定（図５においてはＤ
１サイズ）であるため、動作周波数低減を行なうことは
できない。

【００６１】同様に、ビットストリームＩ／Ｆ部１６
は、たとえば、放送用途では一定レートの出力をするこ
とが多いため、動作周波数低減をこの部分においても行
なうことはできない。

【００６２】このように、回路規模が大きく、かつ通常
動作周波数が高いため消費電力の高い画像符号化部にお
いて、画像解像度に応じて動作周波数を適切に選択する
ことにより、画像符号化集積回路全体における大幅な消
費電力の低減を実現することができる。

【００６３】なお、図３において、分周器２３−２５お
よび分周器２８は、常に相互に同一の分周比となるよう
に動作するので、画像符号化集積回路１０００のチップ
面積の縮小のために、ループ内処理部１３、動き予測部
１４、可変長符号化部１５およびＤＲＡＭインターフェ
イス部１８が、同一の分周器を共有する構成としてもよ
い。

【００６４】また、図４に示したように、単純に、分周
器２３等は、１／２分周器３１と１／４分周器３２とを
切換えて動作させる構成として説明した。しかしなが
ら、周波数の高いクロックを全体に分配する代わりに、
周波数の低い基本クロックを各処理部に分配し、分周器
２３等の代わりにＰＬＬ（Phase Locked Loop）付分周
器を各機能ブロックに配置することで、各機能ブロック
において動作に必要なクロックを生成する構成としても
よい。

【００６５】また、遅延調整のため分周器の代わりにＤ
ＬＬ（Delay Locked Loop）付分周器を配置してもよ
い。

【００６６】［実施の形態２］実施の形態１において
は、画像符号化処理回路１０００は、ＳＤＴＶ画像を処
理可能な構成であるものとした。

【００６７】実施の形態２においては、画像符号化処理
回路１０００は、ＨＤＴＶ画像（１０８０Ｉ：走査線数
１０８０のインターレース画像信号）の符号化処理を行
なう処理能力を有するものとする。

【００６８】すなわち、８１６０個のマクロブロックを
１／３０秒で処理できる能力を有するものとする。

【００６９】実施の形態２では、動き予測部１４におけ
る予測範囲を広げることで、高画質化を行なうことが可
能な画像符号化集積回路１０００において、アプリケー
ションに応じて消費電力を低減することが可能な構成に
ついて説明する。

【００７０】上述したように、予測範囲を広げて処理を
行なう場合、予測範囲に比例して予測処理回路の並列度
を上げるか、動作周波数を上げて性能を高める必要があ
る。

【００７１】図６は、実施の形態２において、図３に示
したループ内処理部用分周器２３の構成を示す概略ブロ
ック図である。なお、可変長符号化部用分周器２５の構
成も基本的に同様である。

【００７２】図６を参照して、ループ内処理部用分周器
２３は、１／３分周器４１と、１／６分周器４２と、ク
ロック選択器４０とを備える。

【００７３】クロック選択器４０は、符号化画像が１０
８０Ｉの場合は、入力クロックをそのままクロック信号
としてループ内処理部に与えるのに対し、４８０Ｐ（走
査線数４８０のプログレッシブ画像信号）の場合は、分
周器４１の出力を、４８０Ｉ（走査線数４８０のインタ
ーレース画像信号）の場合は分周器４２の出力をそれぞ
れ選択して出力する。

【００７４】図７は、動き予測部用分周器２４の構成を
示す概略ブロック図である。動き予測部分周器２４は、
２／３分周器５１と、１／３分周器５２と、１／６分周
器およびクロック選択器５０とを備える。

【００７５】動き予測部用分周器２４の入力として、全
体制御部１９からの高画質モード信号を追加し、この信
号が“Ｈ”レベルである場合には、高品質、“Ｌ”レベ
ルの場合は通常モードが指定されているものとする。

【００７６】通常モードの場合は、動き予測部用分周器
２４のクロック選択器５０は、符号化画像が１０８０Ｉ
の場合は入力クロックを、４８０Ｐの場合は分周器５２
の出力を、４８０Ｉの場合は分周器５３の出力をそれぞ
れ選択して出力する。

【００７７】高画質モードの場合、動き予測部用分周器
２４のクロック選択器５０は、符号化画像が１０８０Ｉ
の場合は入力クロックを、４８０Ｐの場合は分周器５１
の出力を、４８０Ｉの場合は分周器５２の出力をそれぞ
れ選択する。

【００７８】全体制御部１９から符号化画像解像度を示
す信号および高画質モード信号が、各処理部に対して同
時通報されており、それぞれの部位でクロック周波数を
独立して変更できる構成となっている。

【００７９】実施の形態２の画像符号化集積回路１００
０において、４８０Ｐの画像を符号化する場合、符号化
処理すべきマクロブロック数は２７００個である。よっ
て、画像符号化にかかわる部分であるループ内処理部１
３、動き予測部１４、可変長符号化部１５およびＤＲＡ
Ｍインターフェイス１８は、半分の処理性能を達成でき
ればよい。

【００８０】一方、ビデオインターフェイス部１２に入
力される画像は、Ｄ１サイズのままであるため、最大性
能を発揮する必要がある。また、画像解像度はオーディ
オに対して何の影響も与えないため、オーディオインタ
ーフェイス１７も通常の動作周波数で動作を行なう必要
がある。

【００８１】よって、通常モード時には、分周器２３−
２５および分周器２８において、１／３の動作周波数を
選択することによって、画像符号化にかかわる部分であ
るループ内処理部１３、動き予測部１４、可変長符号化
部１５およびＤＲＡＭインタフェース１８の消費電力を
約１／３に抑制することができる。

【００８２】一方、高画質モード時には、分周器２３、
２５および分周器２８で、１／３の動作周波数を選択す
ることによって、画像符号化にかかわる部分であるルー
プ内処理部１３、可変長符号化部１５およびＤＲＡＭイ
ンターフェイス１８の消費電力を約１／３に抑制するこ
とができる。動き予測部１４は、高画質モードにおいて
は、通常モードの倍の範囲の動き予測範囲に対して処理
を行なうことが可能な構成となっているので、２／３の
動作周波数を選択し、その消費電力を２／３に抑制する
ことができる。

【００８３】このように、動き予測部に対して、独立の
消費電力抑制機能を持つことによって、画質を向上させ
ながら消費電力の低減を行なうことも可能となる。

【００８４】同様にして、４８０Ｉのビデオ信号を通常
モードで処理する場合、符号化処理すべきマクロブロッ
ク数は１３５０個である。よって、画像符号化にかかわ
る部分であるループ内処理部１３、動き予測部１４、可
変長符号化部１５およびＤＲＡＭインターフェイス１８
は、１／６の処理能力を達成できればよい。

【００８５】したがって、分周器２３−２５および２８
で、１／６の動作周波数を選択することによって、画像
符号化にかかわる部分であるループ内処理部１３、動き
予測部１４、可変長符号化部１５およびＤＲＡＭインタ
ーフェイス１８の消費電力を約１／６に抑制することが
できる。

【００８６】一方、高画質モード時には、分周器２３、
２５および２８で、１／６の動作周波数を選択すること
によって、画像符号化にかかわる部分の消費電力を約１
／６に抑制することができる。動き予測部１４は、通常
モードに対して２倍の動き予測範囲をサポートするの
で、１／３の動作周波数を選択し、その消費電力は１／
３に抑制できる。

【００８７】図８は、実施の形態２において、各画像フ
ォーマットに応じた処理のタイミングチャートを示す図
である。

【００８８】図８においても、１つのボックスが１サイ
クルで行なわれる処理を示している。すなわち、小さい
ボックスは高い周波数で動作する場合であり、大きいボ
ックスは周波数を低くして動作する場合を示している。

【００８９】図８においては、特に限定されないが、２
並列の演算器を用いて、ＨＤＴＶ画像の符号化処理を行
う場合を示している。

【００９０】実施の形態１と同様に、ループ内処理部１
３や動き処理検出部１４では、符号化するマクロブロッ
ク数に応じて処理が増減するため、図８に示すように、
画像フォーマットに対応した総マクロブロック数に応じ
て、動作周波数を低減し消費電力を抑制することができ
る。

【００９１】一方、ビデオＩ／Ｆ部１２は外部から入力
されるビデオフォーマットは固定（図８においては１０
８０Ｉサイズ）であるため動作周波数を低減することは
できない。

【００９２】図９は、実施の形態２において、通常モー
ドおよび高画質モードの各モードにおける１ピクチャ処
理期間内のタイミングチャートを示す。１つのボックス
が同一サイクルであることを示している。

【００９３】高画質モード時には、動き予測では通常モ
ードの２倍のサイクル数を用いて２倍の探索範囲の処理
を実現している。一方、ループ内処理部では必要なサイ
クル数（演算量）はマクロブロック数にのみ依存するた
め、通常モードおよび高画質モードともに同じサイクル
数で処理が行なわれている。

【００９４】このように、回路規模が大きく、かつ動作
周波数が高いため、消費電力の高い画像符号化部におい
て、画像解像度に応じて動作周波数を適切に選択するこ
とにより、画像符号化集積回路全体における大幅な消費
電力の低減が実現できる。

【００９５】なお、実施の形態２においても、分周器２
３、２５および２８は、同一の回路となるように１つに
まとめてもよい。

【００９６】また、周波数の高いクロックを全体に分配
する代わりに、周波数の低い基本クロックを分配し、分
周器の代わりにＰＬＬ付分周器を各機能ブロックに配置
してもよい。

【００９７】また、遅延調整のため分周器の代わりにＤ
ＬＬ付分周器を配置する構成としてもよい。

【００９８】［実施の形態３］図１０は、本発明の実施
の形態３の画像符号化集積回路１０１０の構成を示す概
略ブロック図である。

【００９９】図１０を参照して、画像符号化集積回路１
０１０は、ＤＳＰ部１０、ホストインターフェイス部１
１、ビデオインターフェイス部１２、ループ内処理部１
３、動き予測部１４、可変長符号化部１５、ビットスト
リームインターフェイス部１６、オーディオインターフ
ェイス部１７、ＤＲＡＭインターフェイス部１８、全体
制御部１９および相互通信インターフェイス１９１を備
える。

【０１００】すなわち、図１に示した実施の形態１の画
像符号化集積回路１０００の構成に加えて、相互通信イ
ンターフェイス１９１が設けられる構成となっている。

【０１０１】相互通信インターフェイス１９１は、マル
チチップ動作時に相互に必要なデータを転送するために
使用する。たとえば、動き予測に必要な再構成画像を互
いに転送することを可能とするためのインタフェースで
ある。

【０１０２】図１１は、図１０に示した画像符号化集積
回路１０１０のクロック配送系を示す概略ブロック図で
ある。

【０１０３】図３に示した構成と同様に、クロック生成
器２から出力されたクロックは、クロック供給配線によ
り、ＤＳＰ用分周器２０、ホストインターフェイス用分
周器２１、ビデオインターフェイス用分周器２２、ルー
プ内処理部用分周器２３、動き予測部用分周器２４、可
変長符号化部用分周器２５、ビットストリームインター
フェイス用分周器２６、オーディオインターフェイス用
分周器２７、ＤＲＡＭインターフェイス部用分周器２
８、全体制御部用分周器２９および相互通信インターフ
ェイス用分周器２０１に対してクロック信号を供給す
る。

【０１０４】クロック生成器２では、各部の動作周波数
に対する最小公倍数となる動作周波数ｆ０のクロックを
生成する。

【０１０５】全体制御部１９から符号化画像解像度を示
す信号が、各処理部に対して同時に通報されており、各
種インタフェース部とそれ以外の部位でクロック周波数
を独立して変更できる構成となっている。

【０１０６】図１２は、図１１に示した画像符号化集積
回路１０１０と、画像符号化集積回路１０１０と同様の
構成を有する画像符号化集積回路１０２０とを２チップ
用いて動作させる場合の構成を示す概略ブロック図であ
る。

【０１０７】２個の画像符号化集積回路１０１０と１０
２０、それぞれに接続されるＤＲＡＭ２００と２０２、
ビデオ出力のためのマルチプレクサ１０１８およびビッ
トストリーム出力のためのマルチプレクサ１０１９とか
ら構成されている。

【０１０８】このとき、１０８０Ｉフォーマットで高画
質化を行なう場合、２チップを用いて並列処理を行なう
ことが可能である。

【０１０９】この場合、１チップで処理するマクロブロ
ック数は半分の４０８０個ということになる。

【０１１０】図１３は、図１１において説明したループ
内処理部用分周器２３の構成を示す概略ブロック図であ
る。なお、可変長符号化部用分周器２５も基本的に同様
の構成を有する。

【０１１１】図１３に示した構成では、図６に示した分
周器２３の構成に加えて、１／２分周器６１を内蔵する
構成となっている。

【０１１２】したがって、高画質モードかつ１０８０Ｉ
フォーマット時には、１／２の動作周波数を選択できる
構成となっている。

【０１１３】高画質モードであって、かつ１０８０Ｉフ
ォーマットのビデオ信号が入力されている場合には、分
周器２３、２５および２８で、１／２の動作周波数が選
択される。これにより画像符号化にかかわる部分である
ループ内処理部１３、可変長符号化部１５およびＤＲＡ
Ｍインターフェイス部１８の消費電力を約１／２に抑制
することができる。

【０１１４】動き予測部１４は、高画質モードでは、通
常動作モードに比べて２倍の動き予測範囲をサポートし
て、最大の動作周波数を選択するためその消費電力は変
更されない。このように、動き予測部に対して独立の消
費電力抑制機能を持つことによって、画質を向上させな
がら、システム全体の消費電力の低減を行なうことも可
能となる。

【０１１５】このように、回路規模が大きく、かつ通常
動作周波数が高いため、消費電力の高い画像符号化部に
おいて、画像解像度に応じた動作周波数を適切に選択す
ることにより、画像符号化集積回路全体における大幅な
消費電力の低減が可能である。

【０１１６】なお、分周器２３、２５および２８は、実
施の形態１と同様に小面積化のために１つにまとめる構
成としてもよい。

【０１１７】また、周波数の高いクロックを全体に分配
する代わりに、周波数の低い基本クロックを分配し、分
周器の代わりにＰＬＬ付分周器を各機能ブロックに配置
してもよい。

【０１１８】また、遅延調整のため分周器の代わりにＤ
ＬＬ付分周器を配置する構成としてもよい。

【０１１９】［実施の形態４］実施の形態４では、実施
の形態２の構成を利用して、さらに適応的に消費電力を
低減する構成について説明する。

【０１２０】実施の形態２と同様に、画像符号化集積回
路１０００は、ＨＤＴＶ画像（１０８０Ｉ）の符号化処
理を行なう処理能力を有するものとする。

【０１２１】すなわち、８１６０個のマクロブロックを
１／３０秒で処理できる能力を有するものとする。

【０１２２】実施の形態４では、予め動き予測範囲が狭
いと判断できるとき、もしくはアプリケーション側で圧
縮画像の品質を厳しく要求しない場合、動き予測部の予
測範囲を狭めることで、消費電力を低減する画像符号化
集積回路の構成を実現する。

【０１２３】予測範囲を狭める場合、予測範囲に比例し
て並列度を下げるか、動作周波数を下げて性能を下げる
ことが可能である。

【０１２４】実施の形態２と同様に、図６に示した分周
器の構成を、図１に示したループ内処理用分周器２３、
可変長符号化部用分周器２５に適用する。符号化画像が
１０８０Ｉの場合は入力クロックを、４８０Ｐの場合は
分周器４１の出力を、４８０Ｉの場合は分周器４２の出
力をそれぞれ選択する。

【０１２５】図１４は、実施の形態４の動き予測部用分
周器２４の構成を示す概略ブロック図である。

【０１２６】動き予測部用分周器２４は、２／３分周器
７１、１／２分周器７２、１／３分周器７３、１／６分
周器７４、１／１２分周器７５、クロック選択器７０お
よびクロック選択ロジック７９とを備える。

【０１２７】クロック選択ロジック７９は、入力として
動き予測範囲と画像フォーマットを入力し、クロック選
択信号を出力する。

【０１２８】ここで、予測範囲としては、特に限定され
ないが、たとえば、「広い（通常の２倍）」、「通
常」、「狭い（通常の１／２倍）」との３種類のモード
が用意されており、画像フォーマット（符号化画像解像
度）としては、「１０８０Ｉ」、「４８０Ｐ」、「４８
０Ｉ」の３種類が容易されているものとする。

【０１２９】図１５は、このような予測範囲と画像フォ
ーマットに応じて、選択される分周比を示す図である。

【０１３０】図１５に示すとおり、クロック選択器７０
は、動き予測範囲と画像フォーマットに応じて分周され
たクロック信号を動き予測部１４に供給する。

【０１３１】実施の形態４でも、全体制御部１９から符
号化画像解像度を示す信号および動き予測範囲信号が同
時通報されており、それぞれの部位でクロック周波数を
独立して変更できる構成となっている。

【０１３２】この実施の形態４の画像符号化集積回路に
おいて、１０８０Ｉの画像を符号化する場合、動き予測
部１４以外の部位は最大性能で使用する必要がある。し
かし、動き予測部１４は動き予測範囲が狭い場合、たと
えば、通常の１／２の性能で処理可能である。

【０１３３】よって、動き予測部用分周器２４で、１／
２の動作周波数を選択し、その消費電力を１／２に抑制
することができる。

【０１３４】このように、動き予測部に対して独立の消
費電力抑制機能を持ち、適応的に処理性能を抑えること
によって、画質を維持しながら消費電力の低減を図るこ
とができる。

【０１３５】同様に、４８０Ｉのビデオ信号を通常モー
ドで処理する場合、実施の形態２で示したように、分周
器２３、２５および２８で、１／６の動作周波数を選択
することによって、画像符号化にかかわる部分であるル
ープ内処理部１３、動き予測部１４、可変長符号化部１
５およびＤＲＡＭインターフェイス１８の消費電力を約
１／６に抑制することができる。

【０１３６】一方、動き予測部用分周器２４では、動き
予測範囲が狭い場合、画像フォーマット分で１／６さら
に動き予測範囲を狭めることで１／２の性能で処理すれ
ば十分であるため、全体としては１／１２の動作周波数
を選択したことに相当し、その消費電力を１／１２に抑
制することができる。

【０１３７】このように、回路規模が大きくかつ動作周
波数が高いため、消費電力の高い画像符号化部におい
て、画像解像度に応じ動作周波数を適切に選択すること
により、画像符号化集積回路全体における大幅な消費電
力の低減を実現することができる。

【０１３８】［実施の形態５］実施の形態５では、実施
の形態２の画像符号化集積回路の具体的なレイアウトの
構成により、さらに消費電力を低減することができる構
成について説明する。

【０１３９】実施の形態５では、動作周波数を抑制する
場合に連動して電源電圧を下げることにより、消費電力
を低減する。電源電圧を制御するので各機能ブロックに
おいて、電源電圧を独立に制御できるように、物理的に
各領域を分離しておく必要がある。

【０１４０】図１６は、実施の形態２で説明した画像符
号化集積回路１０００を具体的にチップ上にレイアウト
した場合の構成を示す概念図である。

【０１４１】ここでは、ＤＳＰ部１０およびホストイン
ターフェイス部１１に１領域９１が割当てられ、ビデオ
インターフェイス部１２、ビットストリームインターフ
ェイス部１６およびオーディオインターフェイス部１７
に１領域９２が割当てられ、動き予測部１４にまた別の
１領域９３から割当てられ、ループ内処理部１３、可変
長符号化部１５およびＤＲＡＭインターフェイス部１８
にさらに他の１領域９４が割当てられ、クロック生成お
よびクロック配送用の領域９０が別途設けられている。

【０１４２】また、画像符号化集積回路１０００の入出
力部（Ｉ／Ｏ部）には、点在して電源電圧調整器９９．
１〜９９．４が配置されている。

【０１４３】すなわち、ＤＳＰ部１０およびホストイン
ターフェイス部１１に対応して電源電圧調整器９９．１
が設けられ、ビデオインターフェイス部１２、ビットス
トリームインターフェイス部１６およびオーディオイン
ターフェイス部１７に対応して電源電圧調整器９９．２
が設けられ、動き予測部１４用の領域９３に対応して電
源電圧調整器９９．３が設けられ、ループ内処理部１
３、可変長符号化部１５およびＤＲＡＭインターフェイ
ス部１８用の領域９４に対応して、電源電圧調整器９
９．４が、それぞれＩ／Ｏ部に対して設けられている。
電源電圧調整器９９．１〜９９．４は、画像フォーマッ
トに応じて互いに独立に電圧制御を行なう。

【０１４４】図１７は、電源電圧調整器９９．１の構成
を示す概略ブロック図である。他の電源電圧調整器９
９．２〜９９．４の構成も基本的に同様である。

【０１４５】電源電圧調整器９９．１は、電源電圧Ｖｄ
ｄと接地電位Ｖｓｓとの間に互いに直列に接続されたＮ
チャネルＭＯＳトランジスタＴＲ１１〜ＴＲ１４を備え
る。トランジスタＴＲ１１〜ＴＲ１４のそれぞれは、ダ
イオード接続されている。

【０１４６】電源電圧調整器９９は、さらに、内部電源
電位ｉｎｔ．Ｖｄｄを出力するアンプ２２２と、トラン
ジスタＴＲ１１と電源電圧Ｖｄｄとの接続ノード、トラ
ンジスタＴＲ１１とトランジスタＴＲ１２との間の接続
ノード、トランジスタＴＲ１２とトランジスタＴＲ１３
との間の接続ノードのうちのいずれかを、アンプ２２２
に選択的に与えるためのスイッチ回路ＳＷ３０と、画像
フォーマット信号を受けて、スイッチ回路ＳＷ３０を制
御するための電圧選択ロジック２２１とを備える。

【０１４７】すなわち、電源電圧調整器９９．１では、
画像フォーマット信号が入力される電圧選択ロジック２
２１で、選択信号を生成して所望の電圧を選択する。選
択された電圧がアンプ２２２で増幅されて各電源ノード
に分配されることになる。

【０１４８】図１８は、図１７に示した電源電圧調整器
９９．１の動作を説明するための図である。

【０１４９】画像フォーマットが１０８０Ｉである場合
には、電源電圧Ｖｄｄが選択されてアンプ２２２に与え
られる。画像フォーマットが４８０Ｐである場合には、
トランジスタＴＲ１１とトランジスタＴＲ１２の接続ノ
ードの電位、すなわち、たとえば、０．７Ｖｄｄの電位
が、選択されてアンプ２２２に与えられる。

【０１５０】また、画像フォーマットが４８０Ｉである
場合には、トランジスタＴＲ１２とトランジスタＴＲ１
３の接続ノードの電位、たとえば、０．５Ｖｄｄが選択
されてアンプ２２２に与えられる。

【０１５１】電源電圧を下げた場合、電圧の二乗に比例
して消費電力を低減することができる。

【０１５２】なお、図１６においては、各機能ブロック
を４つの領域に分散して配置し、各領域に対応して電源
電圧調整器９９を設ける構成としているが、ＤＳＰ部１
０等の各機能ブロックごとに電源電圧調整器９９を配置
する構成としてもよい。

【０１５３】［実施の形態６］図１９は、図１に示した
画像符号化集積回路１０００のクロック配送系の別の構
成を示す概略ブロック図である。

【０１５４】図１９を参照して、クロック生成器２から
出力されたクロック信号は、クロック供給配線により、
ＤＳＰ部用クロック制御器１１０、ホストインターフェ
イス用クロック制御器１１１、ビデオインターフェイス
用クロック制御器１１２、ループ内処理部用クロック制
御器１１３、動き予測部用クロック制御器１１４、可変
長符号化部用クロック制御器１１５、ビットストリーム
インターフェイス用クロック制御器１１６、オーディオ
インターフェイス用クロック制御器１１７、ＤＲＡＭイ
ンターフェイス１１８および全体制御部用クロック制御
器１１９に供給される。

【０１５５】各クロック制御器１１０〜１１９は、必要
に応じてクロックを抑止する機能を有する。

【０１５６】図２０は、ＤＳＰ部用クロック制御器１１
０とＤＳＰ部１０の構成を示す概略ブロック図である。

【０１５７】クロック制御器１１０は、モード信号から
出力クロックの有効／無効のフラグを生成するフラグ生
成部１２０と、ｎ個の出力クロック用ゲート１２１．１
〜１２１．ｎによって構成される。

【０１５８】一方、ＤＳＰ部１０は、並列に並べられた
ｎ個のＤＳＰ回路１２５．１〜１２５．ｎによって構成
される。

【０１５９】クロック制御器１１０は、１つの入力クロ
ックとモード信号とを入力として受け、ｎ個（ｎは自然
数）のクロックを出力する。全体制御部１９からのモー
ド信号はビデオ／オーディオ／システムの符号化モード
を示す信号である。たとえば、ビデオ符号化のモードと
しては、上述した画像解像度などが含まれる。

【０１６０】たとえば、監視カメラシステムにおいて、
オーディオ符号化は必要ない。よって、ＤＳＰ回路１２
５．１〜１２５．ｎのうちオーディオ符号化用ＤＳＰ回
路へのクロック供給を選択的に停止することにより、オ
ーディオ符号化用ＤＳＰ回路の消費電力を抑制すること
ができる。

【０１６１】この場合、オーディオインターフェイス用
クロック制御器１１７においては、全演算器を停止させ
ることにより、消費電力を抑制することができる。

【０１６２】［実施の形態７］図２１は、図１９におい
て説明したクロック配送系を有する１０８０Ｉフォーマ
ットに対応した画像符号化集積回路１０００における動
き予測部１４と動き予測部用クロック制御器１１４の構
成を示す図である。

【０１６３】クロック制御器１１４は、モード信号に応
じてクロック選択フラグを生成するクロック選択フラグ
生成部１３０と、１２個の出力クロック用ゲート１３
１．１〜１３１．１２によって構成される。

【０１６４】動き予測部１４は、並列に並べられた１２
個の動き予測コア群１３５．１〜１３５．１２によって
構成される。

【０１６５】実施の形態４で説明した、符号化画像解像
度を示す信号および符号器予測範囲を示す信号の組合せ
によって、クロック選択フラグ生成部１３０はクロック
選択フラグを生成し、動き予測コア群１３５．１〜１３
５．１２のうち、選択された動き予測コアのみに選択的
にクロック信号が供給される。

【０１６６】図２２は、このような動き予測範囲と画像
フォーマットとに応じて、選択される動き予測コアの個
数を示す図である。

【０１６７】たとえば、画像フォーマットが１０８０Ｉ
であって、動き予測範囲が広い状態が指定されている場
合には１２個の動き予測コアすべてを動作させるのに対
し、同一の画像フォーマット１０８０Ｉにあっても、動
き予測範囲として狭い範囲が指定されている場合には、
動き予測コアを６個のみ動作させる。

【０１６８】これに対して、画像フォーマットが４８０
Ｉであって、動き予測範囲が狭い動作モードが指定され
ている場合には、動き予測部における予測コアは１個の
み動作させれば処理できる。よって、動き予測部で処理
される消費電力を１２分の１に抑制することが可能であ
る。

【０１６９】［実施の形態８］図２３は、図１９におい
て説明したクロック配送系を有する１０８０Ｉフォーマ
ットに対応した画像符号化集積回路１０００の動き予測
部１４と動き予測部用クロック制御器１１４の他の構成
を示す概略ブロック図である。

【０１７０】クロック制御部１１４は、モード信号に応
じてクロック選択フラグを生成するフラグ生成部１５０
と、２個の出力クロックゲート１５１．１、１５１．２
および実施の形態２の図６に示した分周器２３と同様の
構成を有する分周器１５９によって構成されている。

【０１７１】画像解像度に対する消費電力低減は、分周
器１５９により行ない、動き予測範囲に対する消費電力
低減は、フラグ生成部１５０により生成されたフラグに
より出力クロックゲート１５１．１、１５１．２を選択
的に活性化することで、動き予測コア１５５．１または
１５５．２を選択することによって実現する。

【０１７２】さらに、動作周波数を落とす場合は、電源
電圧を実施の形態５に説明したように低減することによ
り、消費電力低減を促進する構成とすることもできる。

【０１７３】たとえば、４８０Ｉの画像フォーマットが
指定されており、狭い予測範囲で探索を行なった場合、
動作周波数を１／６とし、かつ、２個の動き予測コア１
５５．１および１５５．２のうち１のみ動作させれば処
理できる。よって、これだけの動き予測部で消費される
消費電力は１／１２に抑制することができる。

【０１７４】さらに、電源電圧を制御すれば、消費電力
を１／４程度にまで抑制することができるので、画像符
号化集積回路全体では、消費電力を１／４８に抑制する
ことが可能である。

【０１７５】［実施の形態９］図２４は、図１０に示し
た画像符号化集積回路１０１０の他のクロック配送系を
示す概念図である。

【０１７６】クロック生成器２から出力されたクロック
信号は、クロック供給配線により、ＤＳＰ部用クロック
制御器１１０、ホストインターフェイス用クロック制御
器１１１、ビデオインターフェイス用クロック制御器１
１２、ループ内処理部用クロック制御器１１３、動き予
測部用クロック制御器１１４、可変長符号化部用クロッ
ク制御器１１５、ビットストリームインターフェイス用
クロック制御器１１６、オーディオインターフェイス用
クロック制御器１１７、ＤＲＡＭインターフェイス１１
８、全体制御部用クロック制御器１１９および相互通信
インターフェイス用クロック制御部２６１に供給され
る。

【０１７７】図２５は、図２４において説明したクロッ
ク配送系を有する１０８０Ｉフォーマットに対応した画
像符号化集積回路１０１０におけるループ内処理部１３
とループ内処理部用クロック制御器１１３の構成を説明
するための概略ブロック図である。

【０１７８】クロック制御器１１３は、モード信号に応
じてクロック選択フラグを生成するクロック選択フラグ
生成部２３０と、ｎ個の出力クロック用ゲート２３１．
１〜２３１．ｎとを備える。

【０１７９】ループ内処理部１３は、並列に処理が可能
なｎ個のループ内処理コア群２３５．１〜２３５．ｎと
を備える。

【０１８０】たとえば、４８０Ｉのビデオ信号を符号化
する場合、ｎ個のループ内処理コアのうち、ｎ／６個の
み動作させれば処理を行なうことが可能である。

【０１８１】したがって、動き予測部で消費される消費
電力を１／６に抑制することが可能である。

【０１８２】［実施の形態１０］図２６は、図２４にお
いて説明したクロック配送系を有する１０８０Ｉフォー
マットに対応した画像符号化集積回路１０１０における
可変長符号化部１５と可変長符号化部用クロック制御器
１１５の構成を説明するための概略ブロック図である。

【０１８３】クロック制御器１１５は、モード信号に応
じてクロック選択フラグを生成するクロック選択フラグ
生成部２４０と、ｎ個の出力クロック用ゲート２４１．
１〜２４１．ｎとを備える。

【０１８４】可変長符号化部１５は、並列に処理が可能
なｎ個の可変長符号化コア群２４５．１〜２４５．ｎと
を備える。

【０１８５】たとえば、４８０Ｉのビデオ信号を符号化
する場合、ｎ個の可変長符号化コア群のうち、ｎ／６個
のみ動作させれば処理を行なうことが可能である。

【０１８６】したがって、動き予測部で消費される消費
電力を１／６に抑制することが可能である。

【０１８７】［実施の形態１１］図２７は、図２４にお
いて説明したクロック配送系を有する１０８０Ｉフォー
マットに対応した画像符号化集積回路１０１０における
オーディオインターフェース部１７とオーディオインタ
ーフェース部用クロック制御器１１７の構成を説明する
ための概略ブロック図である。

【０１８８】クロック制御器１１７は、モード信号に応
じてクロック選択フラグを生成するクロック選択フラグ
生成部２５０と、ｎ個の出力クロック用ゲート２５１．
１〜２５１．ｎとを備える。

【０１８９】オーディオインターフェース部１７は、並
列に処理が可能なｎ個の可変長符号化コア群２５５．１
〜２５５．ｎとを備える。

【０１９０】たとえば、２チャンネルのオーディオ信号
を符号化する場合、ｎ個の可変長符号化コア群のうち、
２個のみ動作させれば処理を行なうことが可能である。

【０１９１】したがって、動き予測部で消費される消費
電力を２／ｎに抑制することが可能である。

【０１９２】なお、実施の形態６〜１１の個別の構成ま
たは組み合わせた構成と、図１６で説明した実施の形態
５で説明した電源電圧調整器９９．１〜９９．４をさら
に組み合わせることも可能である。

【０１９３】さらに、図１６において説明したとおり、
各領域９１〜９４の全てについて、電源電圧調整器９
９．１〜９９．４を設けることも可能であるが、これら
領域９１〜９４のいずれかにのみ、対応する電源電圧調
整器を設けることとすることも可能である。また、各領
域９１〜９４の各々について、対応する電源電圧調整器
を設けるか、または実施の形態６〜１１で説明したよう
な並列に動作しうる複数の処理コア（またはインターフ
ェース）に対して選択的に動作クロックを供給する構成
を設けるかを択一的に設定してもよい。あるいは、各領
域９１〜９４の一部または全部について、対応する電源
電圧調整器を設け、かつ実施の形態６〜１１で説明した
ような並列に動作しうる複数の処理コア（またはインタ
ーフェース）に対して選択的に動作クロックを供給する
構成を設けてもよい。

【０１９４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１９５】

【発明の効果】請求項１〜６に記載の画像符号化集積回
路は、処理負荷に応じて、各構成部分へ供給される動作
クロックの周波数が調整されるので、画像符号化集積回
路が幅広いアプリケーションへの対応を可能としつつ、
かつ、消費電力の低減を図ることが可能である。

【０１９６】請求項７記載の画像符号化集積回路は、請
求項１記載の画像符号化集積回路の奏する効果に加え
て、供給される電源電位が低下するので、消費電力を一
層低減することが可能である。

【０１９７】請求項８〜１２に記載の画像符号化集積回
路は、処理負荷に応じて、各構成部分に含まれる複数の
演算器のうちの一部への動作クロックの供給が停止され
るので、画像符号化集積回路が幅広いアプリケーション
への対応を可能としつつ、かつ、消費電力の低減を図る
ことが可能である。

【０１９８】請求項１３記載の画像符号化集積回路は、
請求項８記載の画像符号化集積回路の奏する効果に加え
て、供給される電源電位が低下するので、消費電力を一
層低減することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の画像符号化集積回路
１０００の構成を示す概略ブロック図である。

【図２】 図１に示したループ内処理部１３の処理を機
能ブロックで示す概念図である。

【図３】 図１に示した符号化集積回路１０００におけ
るクロックの配送系を示す概略ブロック図である。

【図４】 分周器２３の構成を示す概略ブロック図であ
る。

【図５】 実施の形態１の各画像フォーマットに応じた
動作を示すタイミングチャートである。

【図６】 実施の形態２において、図３に示したループ
内処理部用分周器２３の構成を示す概略ブロック図であ
る。

【図７】 動き予測部用分周器２４の構成を示す概略ブ
ロック図である。

【図８】 実施の形態２において、各画像フォーマット
に応じた処理のタイミングチャートを示す図である。

【図９】 実施の形態２において、通常モードおよび高
画質モードの各モードにおける１ピクチャ処理期間内の
タイミングチャートを示す。

【図１０】 本発明の実施の形態３の画像符号化集積回
路１０１０の構成を示す概略ブロック図である。

【図１１】 図１０に示した画像符号化集積回路１０１
０のクロック配送系を示す概略ブロック図である。

【図１２】 画像符号化集積回路１０１０と画像符号化
集積回路１０２０とを２チップ用いて動作させる場合の
構成を示す概略ブロック図である。

【図１３】 図１１において説明したループ内処理部用
分周器２３の構成を示す概略ブロック図である。

【図１４】 実施の形態４の動き予測部用分周器２４の
構成を示す概略ブロック図である。

【図１５】 予測範囲と画像フォーマットに応じて、選
択される分周比を示す図である。

【図１６】 実施の形態２で説明した画像符号化集積回
路１０００を具体的にチップ上にレイアウトした場合の
構成を示す概念図である。

【図１７】 電源電圧調整器９９．１の構成を示す概略
ブロック図である。

【図１８】 図１７に示した電源電圧調整器９９．１の
動作を説明するための図である。

【図１９】 図１に示した画像符号化集積回路１０００
のクロック配送系の別の構成を示す概略ブロック図であ
る。

【図２０】 ＤＳＰ部用クロック制御器１１０とＤＳＰ
部１０の構成を示す概略ブロック図である。

【図２１】 画像符号化集積回路１０００における動き
予測部１４と動き予測部用クロック制御器１１４の構成
を示す図である。

【図２２】 動き予測範囲と画像フォーマットとに応じ
て、選択される動き予測コアの個数を示す図である。

【図２３】 画像符号化集積回路１０００の動き予測部
１４と動き予測部用クロック制御器１１４の他の構成を
示す概略ブロック図である。

【図２４】 図１０に示した画像符号化集積回路１０１
０の他のクロック配送系を示す概念図である。

【図２５】 画像符号化集積回路１０１０におけるルー
プ内処理部１３とループ内処理部用クロック制御器１１
３の構成を説明するための概略ブロック図である。

【図２６】 画像符号化集積回路１０１０における可変
長符号化部１５と可変長符号化部用クロック制御器１１
５の構成を説明するための概略ブロック図である。

【図２７】 画像符号化集積回路１０１０におけるオー
ディオインターフェース部１７とオーディオインターフ
ェース部用クロック制御器１１７の構成を説明するため
の概略ブロック図である。

【符号の説明】

１０ ＤＳＰ部、１１ ホストインターフェイス部、１
２ ビデオインターフェイス部、１３ ループ内処理
部、１４ 動き予測部、１５ 可変長符号化部、１６
ビットストリームインタフェース部、１７ オーディオ
インタフェース部、１８ ＤＲＡＭインターフェイス
部、１９ 全体制御部、２０ ＤＳＰ部用分周器、２１
ホストインターフェイス用分周器、２２ ビデオイン
ターフェイス用分周器、２３ ループ内処理部用分周
器、２４ 動き予測部用分周器、２５可変長符号化部用
分周器、２６ ビットストリームインターフェイス用分
周器、２７ オーディオインターフェイス用分周器、２
８ ＤＲＡＭインターフェイス用分周器、２９ 全体制
御部用分周器、９９．１〜９９．４ 電源電圧調整器、
１１０ ＤＳＰ部用クロック制御器、１１１ ホストイ
ンターフェイス用クロック制御器、１１２ ビデオイン
ターフェイス用クロック制御器、１１３ ループ内処理
部用クロック制御器、１１４ 動き予測部用クロック制
御器、１１５ 可変長符号化部用クロック制御器、１１
６ ビットストリームインターフェイス用クロック制御
器、１１７ オーディオインターフェイス用クロック制
御器、１１８ ＤＲＡＭインターフェイス、１１９ 全
体制御部用クロック制御器、２００ＤＲＡＭ、１０００
画像符号化集積回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊木 哲 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5C059 KK49 KK50 MA00 MA03 MA05 MA23 MC11 MC38 ME01 NN01 PP04 RC32 TA00 TC00 TC10 UA00 UA02 UA09 UA33 UA34 5J064 AA02 AA04 BA09 BA16 BB03 BC01 BC16 BC24 BC26 BD03

Claims (13)

【特許請求の範囲】
1. 【請求項１】 画像符号化集積回路であって、 外部との間で画像データの授受を行うための画像信号イ
   ンターフェースと、 外部から音声信号を受けるための音声信号インターフェ
   ースと、 前記画像データに対する動き予測処理を行うための動き
   予測部と、 時間軸上の異なった時点における複数の前記画像データ
   と前記動き予測の結果に基づいて、各前記画像データの
   予測符号化を行うためのループ内処理部と、 少なくとも前記音声信号の符号化を行うためのプロセッ
   サ部と、 前記画像データを格納するための記憶手段とデータの授
   受を行うためのメモリインターフェース部と、 前記画像信号インターフェース、前記音声信号インター
   フェース、前記動き予測部、前記ループ内処理部、前記
   プロセッサ部および前記メモリインターフェース部に供
   給する動作クロック信号の周波数を、前記画像データに
   対する前記画像符号化集積回路の処理負荷に応じて、個
   別に調整するクロック信号供給回路とを備える、画像符
   号化集積回路。
2. 【請求項２】 前記画像符号化集積回路の処理負荷は、
   少なくとも前記画像データの符号化における画像解像度
   および画像品質のパラメータにより決定される、請求項
   １記載の画像符号化集積回路。
3. 【請求項３】 前記クロック信号供給回路は、 基準クロック信号を生成するクロック生成器と、 前記基準クロック信号を各々所定の周波数に変換する複
   数の周波数変換器と、 前記複数の周波数変換器の出力を前記処理負荷に応じて
   選択的に供給する選択手段とを含む、請求項１記載の画
   像符号化集積回路。
4. 【請求項４】 前記複数の周波数変換器は、複数の分周
   器である、請求項３記載の画像符号化集積回路。
5. 【請求項５】 前記複数の分周器は、前記画像信号イン
   ターフェース、前記音声信号インターフェース、前記動
   き予測部、前記ループ内処理部、前記プロセッサ部およ
   びメモリインターフェース部にそれぞれ対応して設けら
   れる、請求項４記載の画像符号化集積回路。
6. 【請求項６】 前記ループ内処理部および前記前記メモ
   リインターフェース部は、前記複数の分周器のうちの１
   つを共有する、請求項４記載の画像符号化集積回路。
7. 【請求項７】 前記基準クロックよりも低い周波数の前
   記動作クロックが供給される場合に、前記画像信号イン
   ターフェース、前記音声信号インターフェース、前記動
   き予測部、前記ループ内処理部、前記プロセッサ部およ
   び前記メモリインターフェース部に供給される電源電位
   を個別に所定の値だけ低下させる電源電圧低下手段をさ
   らに備える、請求項３記載の画像符号化集積回路。
8. 【請求項８】 画像符号化集積回路であって、 外部との間で画像データの授受を行うための画像信号イ
   ンターフェースと、 外部から音声信号を受けるための音声信号インターフェ
   ースと、 前記画像データに対する動き予測処理を行うための動き
   予測部と、 時間軸上の異なった時点における複数の前記画像データ
   と前記動き予測の結果に基づいて、各前記画像データの
   予測符号化を行うためのループ内処理部と、 少なくも前記音声信号の符号化を行うためのプロセッサ
   部と、 前記画像データを格納するための記憶手段とデータの授
   受を行うためのメモリインターフェース部と、 前記画像信号インターフェース、前記音声信号インター
   フェース、前記動き予測部、前記ループ内処理部、前記
   プロセッサ部および前記メモリインターフェース部の少
   なくとも１つは、対応する処理を並列に行うための複数
   の演算器を含み、 前記複数の演算器に対する動作クロック信号の供給を、
   前記画像データに対する前記画像符号化集積回路の処理
   負荷に応じて、個別に停止することが可能なクロック信
   号供給回路とを備える、画像符号化集積回路。
9. 【請求項９】 前記プロセッサ部は、 前記複数の演算器として、各々が並列的に前記音声信号
   の符号化を行う複数のプロセッサ回路を含む、請求項８
   記載の画像符号化集積回路。
10. 【請求項１０】 前記動き予測部は、 前記複数の演算器として、各々が並列的に前記画像デー
    タに対する動き予測処理を行う複数の動き予測コアを含
    む、請求項８記載の画像符号化集積回路。
11. 【請求項１１】 前記ループ内処理部は、 前記複数の演算器として、各々が並列的に、時間軸上の
    異なった時点における複数の前記画像データと前記動き
    予測の結果に基づいて、各前記画像データの予測符号化
    を行う複数のループ内処理コアを含む、請求項８記載の
    画像符号化集積回路。
12. 【請求項１２】 前記音声信号インターフェースは、 前記複数の演算器として、各々が並列的に対応する音声
    チャネルに対するインターフェース処理を行う複数のイ
    ンターフェース回路を含む、請求項８記載の画像符号化
    集積回路。
13. 【請求項１３】 前記動作クロックの供給を選択的に停
    止する場合に、供給する電源電位を所定の値だけ低下さ
    せる電源電圧低下手段をさらに備える、請求項９〜１２
    のいずれか１項に記載の画像符号化集積回路。