JP2699621B2 - データ並べ替え装置 - Google Patents
データ並べ替え装置Info
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- JP2699621B2 JP2699621B2 JP2193621A JP19362190A JP2699621B2 JP 2699621 B2 JP2699621 B2 JP 2699621B2 JP 2193621 A JP2193621 A JP 2193621A JP 19362190 A JP19362190 A JP 19362190A JP 2699621 B2 JP2699621 B2 JP 2699621B2
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Description
【発明の詳細な説明】 産業の利用分野 本発明は、画像情報や音声情報をブロック化してブロ
ック毎に並び替えるデータ並び替え装置に関するもので
ある。
ック毎に並び替えるデータ並び替え装置に関するもので
ある。
従来の技術 画像情報はそのデータ量が非常に大きいため、伝送ま
たは記録する場合に、データ量を削減するために高能率
符号化を用いることが多い。高能率符号化は画像情報の
持つ冗長成分を除去してデータ量を圧縮する手段であ
る。高能率符号化としては、入力された標本値をまず隣
接する複数の画素からなるブロックに分割し、各ブロッ
ク毎に符号化することが多い。
たは記録する場合に、データ量を削減するために高能率
符号化を用いることが多い。高能率符号化は画像情報の
持つ冗長成分を除去してデータ量を圧縮する手段であ
る。高能率符号化としては、入力された標本値をまず隣
接する複数の画素からなるブロックに分割し、各ブロッ
ク毎に符号化することが多い。
一方ディジタルVTR等では誤り修正や高能率符号化の
効果を上げるために各フィールドまたはフレーム単位
（ユニット）でブロック毎に並び替える。この例を第４
図に示す。第４図の１は入力部、２はスイッチ、３は第
１フレームメモリ、４は第２フレームメモリ、５は入力
アドレス生成部、６は出力アドレス生成部、７はスイッ
チ、８は出力部である。この従来例は入力されるデータ
を１度一フレーム分記録し、出力時にブロック単位でシ
ャフリング（並べ替え）して出力する装置である。入力
部１から入力されるデータは、スイッチ２を介して入力
アドレス生成部５から得られる入力アドレスに従って第
１フレームメモリ３へ記録される。同時に既に第２フレ
ームメモリ４へ記録されていた前フレームのデータは、
出力アドレス生成部６から得られる出力アドレスに従っ
てシャフリングされてスイッチ７を介して出力部８へ出
力される。またスイッチ２および７は１フレーム毎に切
り換えられる。このようにして各フレーム（ユニット）
毎に並べ替えられて出力される。
効果を上げるために各フィールドまたはフレーム単位
（ユニット）でブロック毎に並び替える。この例を第４
図に示す。第４図の１は入力部、２はスイッチ、３は第
１フレームメモリ、４は第２フレームメモリ、５は入力
アドレス生成部、６は出力アドレス生成部、７はスイッ
チ、８は出力部である。この従来例は入力されるデータ
を１度一フレーム分記録し、出力時にブロック単位でシ
ャフリング（並べ替え）して出力する装置である。入力
部１から入力されるデータは、スイッチ２を介して入力
アドレス生成部５から得られる入力アドレスに従って第
１フレームメモリ３へ記録される。同時に既に第２フレ
ームメモリ４へ記録されていた前フレームのデータは、
出力アドレス生成部６から得られる出力アドレスに従っ
てシャフリングされてスイッチ７を介して出力部８へ出
力される。またスイッチ２および７は１フレーム毎に切
り換えられる。このようにして各フレーム（ユニット）
毎に並べ替えられて出力される。
発明が解決しようとする課題 しかしながら従来例の構成では、ユニット毎に並べ替
えを行う際に２ユニット分のメモリ容量を必要とする
（従例例では１フレームの並べ替えに２フレーム分のメ
モリを必要とする）。このため画像情報など多量のデー
タを並べ替える場合には多量のメモリを必要とする課題
がある。
えを行う際に２ユニット分のメモリ容量を必要とする
（従例例では１フレームの並べ替えに２フレーム分のメ
モリを必要とする）。このため画像情報など多量のデー
タを並べ替える場合には多量のメモリを必要とする課題
がある。
本発明はこのような従来のデータ並べ替え装置の課題
を解決することを目的とする。
を解決することを目的とする。
課題を解決するための手段 本発明は、１ユニットのデータがｎ個のブロックで構
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
べ替えて前記１ユニット毎に連続して出力する装置であ
って、前記各ユニット毎にデータをブロック単位で１度
データメモリーに記録し、前記ブロック単位で順番を並
べ替えて出力する際に、前記データメモリーの前記ブロ
ックに対するデータアドレスを生成するデータアドレス
生成手段と、前記データアドレス生成手段によって選択
されたアドレスによって示されるデータメモリーの記録
部分からブロック単位のデータを出力し、かつ前記デー
タアドレス生成手段によって選択されたアドレスによっ
て示されるデータメモリーの記録部分に次のユニットの
ブロック単位のデータを記録するデータ入出力手段とを
備え、 前記データアドレス生成手段が、データアドレスを記
録するアドレスメモリーを備え、現時刻のユニットに対
するデータアドレスを前記アドレスメモリーに記録し、
次のユニットに対するデータアドレスを前記アドレスメ
モリーに記録されたデータアドレスをもとに制御するこ
とを特徴とするデータ並べ替え装置である。
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
べ替えて前記１ユニット毎に連続して出力する装置であ
って、前記各ユニット毎にデータをブロック単位で１度
データメモリーに記録し、前記ブロック単位で順番を並
べ替えて出力する際に、前記データメモリーの前記ブロ
ックに対するデータアドレスを生成するデータアドレス
生成手段と、前記データアドレス生成手段によって選択
されたアドレスによって示されるデータメモリーの記録
部分からブロック単位のデータを出力し、かつ前記デー
タアドレス生成手段によって選択されたアドレスによっ
て示されるデータメモリーの記録部分に次のユニットの
ブロック単位のデータを記録するデータ入出力手段とを
備え、 前記データアドレス生成手段が、データアドレスを記
録するアドレスメモリーを備え、現時刻のユニットに対
するデータアドレスを前記アドレスメモリーに記録し、
次のユニットに対するデータアドレスを前記アドレスメ
モリーに記録されたデータアドレスをもとに制御するこ
とを特徴とするデータ並べ替え装置である。
作用 上記のような構成により、本発明を用いるとデータメ
モリの出力アドレスと入力アドレスをブロック単位で同
一にすることが可能になるため、１ユニット分のメモリ
容量でデータ並べ替えが可能になる。このため従来に比
べて必要なメモリ量を約1/2に減少させることが可能に
なる。
モリの出力アドレスと入力アドレスをブロック単位で同
一にすることが可能になるため、１ユニット分のメモリ
容量でデータ並べ替えが可能になる。このため従来に比
べて必要なメモリ量を約1/2に減少させることが可能に
なる。
実施例 以下に、本発明の一実施例を説明する。第１図は、本
発明の実施例のブロック図である。第１図の９は本発明
の入力部、10は入力アドレス部、11は出力アドレス部、
12はデータメモリー、13はデータアドレス生成部、14は
出力部である。入力アドレス部10および出力アドレス部
11から得られる入出力アドレスはデータアドレス生成部
13へ入力され、データメモリ用のデータアドレスに変換
される。データアドレス生成部13から出力されるデータ
アドレスの示す記録部分に記録されていたデータは出力
部14へ出力される。これと同時に入力部９から入力され
るブロック毎のデータは上記データアドレス生成部13か
ら出力されるデータアドレスの示す記録部分に記録され
る。
発明の実施例のブロック図である。第１図の９は本発明
の入力部、10は入力アドレス部、11は出力アドレス部、
12はデータメモリー、13はデータアドレス生成部、14は
出力部である。入力アドレス部10および出力アドレス部
11から得られる入出力アドレスはデータアドレス生成部
13へ入力され、データメモリ用のデータアドレスに変換
される。データアドレス生成部13から出力されるデータ
アドレスの示す記録部分に記録されていたデータは出力
部14へ出力される。これと同時に入力部９から入力され
るブロック毎のデータは上記データアドレス生成部13か
ら出力されるデータアドレスの示す記録部分に記録され
る。
次に第２図は第１図のデータアドレス生成部13の実施
図である。第２図の15は第１図の10と同じ入力アドレス
部、16は第１図の11と同じ出力アドレス部、17は第１ア
ドレスメモリ、18は第２アドレスメモリ、19−22はスイ
ッチ、23はデータアドレス出力部である。
図である。第２図の15は第１図の10と同じ入力アドレス
部、16は第１図の11と同じ出力アドレス部、17は第１ア
ドレスメモリ、18は第２アドレスメモリ、19−22はスイ
ッチ、23はデータアドレス出力部である。
ここでまず第１アドレスメモリに第１フレームに対す
るデータアドレスが記録されているとする。また入力ア
ドレス部15はスイッチ19によって第２アドレスメモリの
アドレスに、出力アドレス部16はスイッチ20によって第
１アドレスメモリのアドレスに、データアドレス出力部
23はスイッチ21および22によって第１アドレスメモリの
出力と第２アドレスメモリの入力に接続されている。こ
のようにして第１アドレスメモリに記録されたデータア
ドレスは出力アドレス部16から入力される出力アドレス
に従って読み出され第２フレームに対するデータアドレ
スとしてデータアドレス出力部23へ出力される。またこ
れと同時に第２フレームに対するデータアドレスは入力
アドレス部15から入力される入力アドレスに従って第２
アドレスメモリ18へ記録される。このようにして第２フ
レームに対するデータアドレスが全て出力された後各ス
イッチを反転させて第３フレームに対するデータアドレ
スを第２アドレスメモリから同様に出力する。本発明の
データアドレス生成部では以上のような操作をフレーム
毎に繰り返すことによって各フレームに対するデータア
ドレスを生成することが可能になる。このように本発明
を用いることによって出力するデータと入力するデータ
のデータアドレスをブロック単位で等しくすることが可
能になるため、データメモリの大きさを従来の1/2に減
少させることが可能になる。
るデータアドレスが記録されているとする。また入力ア
ドレス部15はスイッチ19によって第２アドレスメモリの
アドレスに、出力アドレス部16はスイッチ20によって第
１アドレスメモリのアドレスに、データアドレス出力部
23はスイッチ21および22によって第１アドレスメモリの
出力と第２アドレスメモリの入力に接続されている。こ
のようにして第１アドレスメモリに記録されたデータア
ドレスは出力アドレス部16から入力される出力アドレス
に従って読み出され第２フレームに対するデータアドレ
スとしてデータアドレス出力部23へ出力される。またこ
れと同時に第２フレームに対するデータアドレスは入力
アドレス部15から入力される入力アドレスに従って第２
アドレスメモリ18へ記録される。このようにして第２フ
レームに対するデータアドレスが全て出力された後各ス
イッチを反転させて第３フレームに対するデータアドレ
スを第２アドレスメモリから同様に出力する。本発明の
データアドレス生成部では以上のような操作をフレーム
毎に繰り返すことによって各フレームに対するデータア
ドレスを生成することが可能になる。このように本発明
を用いることによって出力するデータと入力するデータ
のデータアドレスをブロック単位で等しくすることが可
能になるため、データメモリの大きさを従来の1/2に減
少させることが可能になる。
次に入力されるデータの１部のデータが利用されない
場合における第２の発明について説明する。一般に画像
情報はフィールド毎に水平ブランキングや垂直ブランキ
ングが含まれており、高能率符号化ではこのような部分
を通常伝送しない。このためデータメモリにこのような
冗長部分を記録しないことによってメモリー量を削減す
ることができる。しかしながら第１の発明ではデータの
入力のタイミングと出力のタイミングが同じであるた
め、入力側の冗長部分のタイミングと出力側の冗長部分
のタイミングを同一にする必要がある。
場合における第２の発明について説明する。一般に画像
情報はフィールド毎に水平ブランキングや垂直ブランキ
ングが含まれており、高能率符号化ではこのような部分
を通常伝送しない。このためデータメモリにこのような
冗長部分を記録しないことによってメモリー量を削減す
ることができる。しかしながら第１の発明ではデータの
入力のタイミングと出力のタイミングが同じであるた
め、入力側の冗長部分のタイミングと出力側の冗長部分
のタイミングを同一にする必要がある。
第３図はこのような入出力の冗長部分のタイミングを
合わせる実施例のブロック図である。第３図の24は入力
部、25は入力アドレス部、26は出力アドレス部、27はバ
ッファ、28はデータメモリ、29はデータアドレス生成
部、30は出力部である。本実施例と上記第１図で説明し
た実施例との違いは入力部24とデータメモリ28の間にバ
ッファ27を利用する部分である。入力部24から入力され
るデータはまずバッファ27に記録され、出力部30へ出力
されるデータのタイミングに合わせてデータメモリ28へ
出力する。このようにバッファ27を用いて入出力のタイ
ミングを同一にすることによって、入力と出力が異なる
タイミングである場合にも対応可能である。また第３の
実施例ではデータメモリの入力側にバッファを備えてい
るが、データメモリの出力側にバッファを備える方法も
可能である。
合わせる実施例のブロック図である。第３図の24は入力
部、25は入力アドレス部、26は出力アドレス部、27はバ
ッファ、28はデータメモリ、29はデータアドレス生成
部、30は出力部である。本実施例と上記第１図で説明し
た実施例との違いは入力部24とデータメモリ28の間にバ
ッファ27を利用する部分である。入力部24から入力され
るデータはまずバッファ27に記録され、出力部30へ出力
されるデータのタイミングに合わせてデータメモリ28へ
出力する。このようにバッファ27を用いて入出力のタイ
ミングを同一にすることによって、入力と出力が異なる
タイミングである場合にも対応可能である。また第３の
実施例ではデータメモリの入力側にバッファを備えてい
るが、データメモリの出力側にバッファを備える方法も
可能である。
最後に本発明のデータアドレス生成部を制御すること
によって、静止画、スロー、ストロボ表示等の特殊再生
を実現することも可能である。
によって、静止画、スロー、ストロボ表示等の特殊再生
を実現することも可能である。
発明の効果 上記のような構成により、本発明を用いるとデータメ
モリの出力アドレスと入力アトレスをブロック単位で同
一にすることが可能になるため、１ユニット分のメモリ
容量でデータ並べ替えが可能になる。このため従来に比
べて必要なメモリ容量を約1/2に減少させることが可能
になる。またデータメモリの入力または出力にバッファ
を設置することによって、入力と出力のタイミングが異
なる場合にも本発明を適用することが可能になる。
モリの出力アドレスと入力アトレスをブロック単位で同
一にすることが可能になるため、１ユニット分のメモリ
容量でデータ並べ替えが可能になる。このため従来に比
べて必要なメモリ容量を約1/2に減少させることが可能
になる。またデータメモリの入力または出力にバッファ
を設置することによって、入力と出力のタイミングが異
なる場合にも本発明を適用することが可能になる。
第１図は第１の本発明の実施例のブロック図、第２図は
本発明のデータアドレス生成部のブロック図、第３図は
第２の本発明のブロック化の説明図、第４図は従来例の
ブロック図である。 12……データメモリー、13……データアドレス生成部。
本発明のデータアドレス生成部のブロック図、第３図は
第２の本発明のブロック化の説明図、第４図は従来例の
ブロック図である。 12……データメモリー、13……データアドレス生成部。
Claims (4)
- 【請求項１】１ユニットのデータがｎ個のブロックで構
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
べ替えて前記１ユニット毎に連続して出力する装置であ
って、前記各ユニット毎にデータをブロック単位で１度
データメモリーに記録し、前記ブロック単位で順番を並
べ替えて出力する際に、前記データメモリーの前記ブロ
ックに対するデータアドレスを生成するデータアドレス
生成手段と、前記データアドレス生成手段によって選択
されたアドレスによって示されるデータメモリーの記録
部分からブロック単位のデータを出力し、かつ前記デー
タアドレス生成手段によって選択されたアドレスによっ
て示されるデータメモリーの記録部分に次のユニットの
ブロック単位のデータを記録するデータ入出力手段とを
備え、 前記データアドレス生成手段が、データアドレスを記録
するアドレスメモリーを備え、現時刻のユニットに対す
るデータアドレスを前記アドレスメモリーに記録し、次
のユニットに対するデータアドレスを前記アドレスメモ
リーに記録されたデータアドレスをもとに制御すること
を特徴とするデータ並べ替え装置。 - 【請求項２】１ユニットのデータがｎ個のブロックで構
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
び替えて前記１ユニット毎に連続して出力する装置であ
って、前記各ユニット毎にデータをブロック単位で１度
データメモリーに記録し、前記ブロック単位で順番を並
べ替えて出力する際に、前記データメモリーへの入出力
データのタイミングを合わせるバッファ手段と、前記デ
ータメモリーの前記ブロックに対するデータアドレスを
生成するデータアドレス生成手段と、前記データアドレ
ス生成手段によって選択されたアドレスによって示され
るデータメモリーの記録部分からブロック単位のデータ
を出力し、かつ前記データアドレス生成手段によって選
択されたアドレスによって示されるデータメモリーの記
録部分に次のユニットのブロック単位のデータを記録す
るデータ入出力手段とを備え、 前記データアドレス生成手段が、データアドレスを記録
するアドレスメモリーを備え、現時刻のユニットに対す
るデータアドレスを前記アドレスメモリーに記録し、次
のユニットに対するデータアドレスを前記アドレスメモ
リーに記録されたデータアドレスをもとに制御すること
を特徴とするデータ並べ替え装置。 - 【請求項３】１ユニットのデータがｎ個のブロックで構
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
べ替えて前記１ユニット毎に連続して出力する装置であ
って、 前記各ユニット毎にデータをブロック単位で１度データ
メモリーに記録し、前記ブロック単位で順番を並べ替え
て出力する際に、前記データメモリーの前記ブロックに
対するデータアドレスを生成し、前記データアドレスに
よって示されるデータメモリーの記録部分からブロック
単位のデータを出力し、かつ前記データアドレスによっ
て示されるデータメモリーの記録部分に次のユニットの
ブロック単位のデータを記録し、 現時刻のユニットに対する前記データアドレスをアドレ
スメモリーに記録し、次のユニットに対するデータアド
レスを前記アドレスメモリーに記録されたデータアドレ
スをもとに制御する手段を有することを特徴とするデー
タ並べ替え装置。 - 【請求項４】１ユニットのデータがｎ個のブロックで構
成されており、前記１ユニット毎のデータが連続して入
力され、前記各１ユニット内でブロック単位で順番を並
べ替えて前記１ユニット毎に連続して出力する方法であ
って、前記各ユニット毎にデータをブロック単位で１度
データメモリーに記録し、前記ブロック単位で順番を並
べ替えて出力する際に、前記データメモリーの前記ブロ
ックに対するデータアドレスを生成し、前記データアド
レスによって示されるデータメモリーの記録部分からブ
ロック単位のデータを出力し、かつ前記データアドレス
によって示されるデータメモリーの記録部分に次のユニ
ットのブロックの単位のデータを記録し、 現時刻のユニットに対するデータアドレスをアドレスメ
モリーに記録し、次のユニットに対するデータアドレス
を前記アドレスメモリーに記録されたデータアドレスを
もとに制御することを特徴とするデータ並べ替え方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193621A JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
| DE69128665T DE69128665T2 (de) | 1990-07-20 | 1991-07-19 | Datenmischendes Gerät |
| EP91306624A EP0467717B1 (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus |
| KR1019910012461A KR940011603B1 (ko) | 1990-07-20 | 1991-07-20 | 데이터 셔플링장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2193621A JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0479616A JPH0479616A (ja) | 1992-03-13 |
| JP2699621B2 true JP2699621B2 (ja) | 1998-01-19 |
Family
ID=26507977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193621A Expired - Fee Related JP2699621B2 (ja) | 1990-07-20 | 1990-07-20 | データ並べ替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699621B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100964374B1 (ko) * | 2007-12-17 | 2010-06-17 | 한국전자통신연구원 | 전파식별 태그의 메모리 관리 장치 및 방법 |
| JP5344228B2 (ja) * | 2009-03-26 | 2013-11-20 | ソニー株式会社 | 受信装置及び方法、プログラム、並びに受信システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154836A (ja) * | 1983-02-24 | 1984-09-03 | Mitsubishi Electric Corp | インタ−リ−ブ回路 |
| JPS59196643A (ja) * | 1983-04-21 | 1984-11-08 | Nec Corp | シリアル・インタ−リ−バ− |
| JPS607418B2 (ja) * | 1983-10-05 | 1985-02-25 | 日立電子株式会社 | インタ−リ−ブ処理回路 |
| US5347884A (en) * | 1993-03-08 | 1994-09-20 | Moog Inc. | Method and apparatus for cancellation of rotational unbalance |
-
1990
- 1990-07-20 JP JP2193621A patent/JP2699621B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479616A (ja) | 1992-03-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080926 Year of fee payment: 11 |
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| LAPS | Cancellation because of no payment of annual fees |