JPS59196643A - シリアル・インタ−リ−バ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ系列の順序を順次入換えるシリアル・イ
ンターリーバ−に１［する。

データ系列の順序の入換えは、バースト誤り削正や秘匿
のためによく用いられている。従来がら用いられている
入換法には、データ系列をプルワク化してそのブｐ７り
内で入換える方法あるいはスライディング・ウィンドー
を用いて入換える方法などがある。後者については１９
７８年の犯罪防止に関するカルナハン会議（１，９７８
ＣＡＩ’１．ＮＡ）（ＡＮＣＯＮＦＢＲ，ＥＮＣＥ　Ｏ
Ｎ　（Ｊ（、ＩＭＥ　Ｃ０ＬＩＮＴＥ税化ＡＳＵＲＥＳ
　）の予稿集の３〜７負に記載されている。前者はプル
ワク化する必要があること及び後者の遅延が１ブロック
分であることに比較して２ブロック分の遅延が必要とな
る欠点がある。後者はシフト・レジスタを必要とする上
に、回転スイッチの動かし方を選ばないと入換えになら
ないという欠点がある。

本発明の目的は上記の欠点を取り除いたシリアル・イン
ターリーバ−を提供することにある。

上記目的は次の構成をもつシリアル・インターリーバ−
で達成できる。すなわち、データ系列の順序を入換える
インターリーバ−において、前記データ系列の各データ
を順次受取り、１つのデータを受取る毎に該データを後
記書込用アドレス発生手段の発生する番地に格納し、後
記読出用アドレス発生手段の発生する番地のデータを出
力する記憶手段と、周期的な番地の系列を発生する書込
用アドレス発生手段と、番地の発生頻度が前記書込用ア
ドレス発生手段の発生ｉＹ地の＋Ｉｉｔを智しくかつ系
列としては異なる番地の系列を発生する読出用アドレス
発生手段とから成るシリアル・インク−リーバ−１また
はデータ系列の順序を入換えるインターリーバ−におい
て、番号の系列を発生する第１の番号発生手段と、発生
番号の頻ｍ−が前記第１の番号発生手段の発生する番号
の相数と等しいが系列としては異なる番号の系列を発生
する第２の番号発生手段と、酢号の付けられた複数個の
メモリから成り、前記データ系列の各データを順次受取
り該データを前記第１の番号発生手段の発生する番号の
ついだメモリに格納し、前記第２の番号発生手段の発生
する番号のついだメモリから最も古いデータを出力する
記憶手段とから成ることを特徴とするシリアル・インタ
ーリーバく−である。

以下、本発明の実施例を示すブロック図を用いて、本発
明の動作原理を説明する。

第１図は第１の発明の実施例を示すブロック図である。

図においてメモリ１０３はデータをＮ（Ｎは正整数）個
書込むことができ、各格納場所にはアドレスがついてい
て、データをある格納場所に書込むと以前のデータは消
える、例えばラム（Ｒ，Ａ、Ｍ　）　　と呼ばれるラン
ダムアクセスメモリである。書込用アドレス発生器ｌ旧
は入力端子１０４に入力されたデータを前記メモリ１０
３に書込む際のアドレスを発生し、読出用アドレス発生
器１０２は前記メモリ１０３から読出すデータのアドレ
スを発生する。前記メモリ１０３への書込と読出は交互
に行なわれる。

前記書込用アドレス発生器１０１は、該畳込用アドレス
発生器１０１が発生するアドレスの系列が周期Ｋ　（Ｋ
ｒｌ１Ｎ以下の正整数）の周期系列であり、連続するに
蘭のアドレスには同一アドレスが存在しないようなアド
レス発生器である。また前記読出用アドレス発生器１０
２は、該読出用アドレス発生器１０２が発生するアドレ
スの系列が同じ周期にの周期系列であり、連続したに飼
のアドレスが集合として前記書込用アドレス発生器１０
１の発生するアドレス系列の連続するに蘭のアドレスの
集合と等しく、系列としては異なるようなアドレス発生
器である。

第１図を用いて第１の発明の動作原理を説明する。本実
施例は送信側でデータ系列の順序を入換えると共に、受
信側でこの人換えられた系列をもとの順序に戻すために
も使用する。この際迷信側の書込用アドレス発生器と受
信イ則の読出用アドレス発生器は同一のアドレス系列を
発生し、送信側の読出用アドレス発生器と受信側の書込
用アドレス発生器も同一のアドレス系列を発生するよう
にしておく。但し、送信側の書込用アドレス発生器と送
信側の読出用アドレス発生器ｌＪ、＠なる系列を発生す
る。また、送信側と受信側１では書込とん°Ｌ出の順序
を逆にする。すなわち、例えね送信側で書込、読出、書
込、読出、・・・の舶ならば受信側では読出、書込、読
出、書込、−・のＢ］（」とする。まず送信側の第１の
発明装置によりデータ系列の順序が入換わるのは明らか
である。そこで次に受信側の本実施例によりデータの順
序が元に戻ることを示す。説明を簡単にするため、送信
側の本実施例の書込用アドレス発生器及び読出用アドレ
ス発生器の発生するアドレスの系列を各々１，２，３，
４，１゜２．３，４．・・・及び３，１，４，２，３，
１，４，２．・・・とする。すなわちに＝４である。ま
だ送信側では書込、読出、書込、読出、・・・の順とす
る。もとのデータの系列をａｌ　ｔ　ａｔ　＋　”！　
ｒ　Ｂ４　ｒ　Ｂ６　ｒ　Ｂ６　＋　ａｔ　＋　Ｂ８　
ｒ・・・とする。このとき、送信側及び受信側における
本実施例のメモリに格納されているデータが時刻が経過
するに従って変化する様子、入換えられたデータ系列さ
らに受信側における本実施例の出力データ系列を第２図
として示す。なお、簡単のため書込、または読出は時刻
１，２，３，４．・−・のとき行なわれるものとした。

第２図かられかるように受信側の本実施例の出力にはも
とのデータが現われることがわかる。遅延は１周期分で
ある。以上によりデータの順序が元に戻ることが示され
た。

メモリ１０３は例えばラムを用いることができるまた、
書込用アドレス発生器１０１と読出用アドレス発生器１
０２は例えばｌ　ｏ　ｇ　２　Ｎ以下のビット長のカウ
ンターやｌｏｇ２Ｎ以下の段数のＭ系列発生器などを用
いることができる。Ｎ系列発生器については宮用、岩垂
、今井著１符号理論」（昭晃堂、昭和５４年〆版）の１
２８〜１２９頁に載っているので説明を省略する。該Ｍ
系列発生器のシフト・レジスタ内のビットパターンある
いはその入換えを７ドレスとして用いる。カウンターも
同様に出力ビツトパターンあるいはその人茨えをアドレ
スとして用いる。さらに書込用アドレス発生器１０１と
読出用アドレス発生器１０２のいずれか一方は、他方の
発生した７ドンスまたは前記カウンターやＭ系列発生器
の発生するパターンを用いて次のように構成することも
できる。ここでは例として、必し出用アドレス発生器１
０２を書込用アドレス発生ｇｉ＋１０１の発生したアド
レスを用いて構成する。）（）連用アドレス発生器１０
１０発生したアドレスのビットパターンを多項式の係数
系列とみて多項式に対応させ−その多項式をｆ　（ｘ）
とする。アドレスのビット長をｍとおく。多項式の四則
演算は２を法とする。

このとき、前もって定められた２ｘｎ（ｎは正整数）蘭
のｍ次以下の多項式Ａ＋（ｘ）　、　Ａ２（Ｘ）　、・
・・。

Ａｎ　（ｘ）　、　Ｂ＋（ｘ）　、　Ｂ２（Ｘ）　、　
−、Ｂｎ　（ｘ）とｍ次既約多項式Ｐ　（Ｘ）とｎ−１
１１ｉ１ｄの２ｍ−１と互いに素な正愁数ｅＩ　ｒ　ｅ
ｔ　＋・・・、ｃｏ□に対して、続出用アドレス発生器
１０２０発生するアドレスをｙ　（ｘ）＝　Ａｎ　（ｘ
）・（・・・（Ａｘ（ｘ）・（Ａｌ（Ｘ）−ｆ（ｘｌ十
Ｂ１（ｘ））”　＋Ｂ、（ｘｉ）　Ｂ２−）ｅｎ’＋Ｂ
ｎ（Ｘ）をＰ　（Ｘ）で割った余りの係数系列とする。

ただし、書込用アドレス発生器１０１がＭ系列発生器で
構成されている場合にはｆ　（ｘ）＝　Ｏがｙ（ｘ）＝
０に対応するようにＢ　ｎ（Ｘ）を−Ａｎ（ｘ）　・（
−（Ａ２（Ｘ）・（ＡＩ　（ｘ）・Ｏ＋　Ｂｔ　（ｘ）
）”　＋　Ｂｔ（ｘ）”−・）　ｅ”　’をＰ　（Ｘ）
で割った余りとする。このとき、書込用７ドンス発生器
１０１の発生するアドレスに対して読出用アドレス発生
器１０２の発生するアドレスを対応づける変換は１対ｌ
対応である。それは、Ｐ　（Ｘ）を法として、任意の多
項式ｇ　（ｘ）に対して、Ａｎ（ｘ）・（−（Ａ２（ｘ
）　・（Ａ４（ｘ）　・ｆ　（ｘ）＋　Ｂ１（ｘ））”
　＋Ｂ２（ｘ））　”）ｅｎ”＋　Ｂｏ（ｘ）＝　ｇ　
（ｘ）となるｆ（ｘ）が必ず存在するからである。例え
ばｎ　”　２　、　ｍ”　３　、　Ｐ（Ｘ）＝１　＋Ｘ
＋Ｘ”　。

人ｔ（ｘ）＝ｉ　＋ｘｌ　Ａｔ（ｘ）”１　＋　ｘ　＋
ｘ２．　Ｂｓ（ｘ）−ｘ　＋　ｘ２Ｂｔ　（Ｘ）”　”
　十Ｘ２．　ｅ　１　”　５とする。このとき、Ａ’１
（Ｘ）＝ｘ十ｘ２．Ａ４（ｘ）＝ｘ２．ｄ１−３とする
と、Ｐ　（Ｘ）を法としてＡＩ　（ｘ）　・Ａ’＋　（
ｘ）＝　Ａ、２　（ｘ）　・Ａ、’、　（ｘ）−１任意
のｍｅ１°ｄ！ 次未満の非零多項式ｈ　（ｘ）に対してｈ　（ｘ）　　
　　”　”（ｘ）が成り立つことがわかる。従って、ｆ
　（ｘ）＝　Ａ’、　（Ｘ）・（（Ａｚ（ｘ）’・（ｇ
（ｘ）−Ｂ２（ｘ）））”　　Ｂ＋（ｘ）］（ｍｒ＋ｄ
Ｐ（ｘ））をＡ、（ｘ）・（ＡＩ（ｘ）・ｆ（ｘ）＋　
Ｂ＋（ｘ）＞　”　＋　Ｂ２（Ｘ）（ｍｏｄ　Ｐ（ｘ）
　）に代入するとｇ（Ｘ）に等しくなる。脅込用アドレ
ス発生器１０１がＭ系列発生器で構成されている場合に
は、書込用アドレス発生器１０１はオール０のパターン
を発生しないが、Ｂｎ（ｘ）を前記のように定めておけ
ば読出用アドレス発生器１０２もオール０のパターンは
発生しないっ　したがって、書込用アドレス発生器１０
１０発生ずるアドレスの系列がμ」期的で１周期内には
同一アドレスを発生しないならば読出用アドレス発生器
１０２の発生するアドレスの系列も同一周期の周期系列
で１周期内には書込用アドレス発生５１０１が１周期内
に発生するアドレスと同一のアドレスを発生することか
わかる。第３図は今述べた読出用アドレス発生器１０２
の構成を示すブｐ２り図である。図ではビットパターン
と該ビットパターンを係数系列とする多項式を同一視し
ている。入力端子３０５に入力されたビットパターンｆ
　（ｘ）はセレクタ３０１に選択され乗除算回路３０２
に二りＡｌ（Ｘ）・ｆ　（ｘ）（ｍｏｄ　Ｐ（ｘ））に
変換され、Ｂ　Ｉ　（Ｘ）　　を加算回路３０３によっ
て加えられ、巾乗剰余回路３０４により（ＡＩ（ｘ）□
　ｆ（ｘ）＋Ｂ、（ｘ）”　（ｍａｄ　Ｐ（ｘ））　　
に変換される。

次にセレクタ３０１は前記１コ乗剰余回路３０４の出力
を選択する。以下これをｎ−１回繰り返す。その結果、
前記加算回路３０３の出力にはＡｎ　（ｘ）　（（Ａ、
（ｘ）・（ｍｏｑｐ（ｘ））　　が出力されるので、そ
れを出力端子３０８に出力する。

第３図において加算回路３０３は、ビットごとに排他的
論理和をとることで構成できる。乗除算回路３０２は、
例えば前記文献「符号理論」の１１７〜１１８頁の乗除
算回路で構成できる。巾乗剰余回路３０４は例えば特許
願「多項式ベキ乗剰余回路」（出願番号５７−１３９３
６８）　　に示されている回路で構成できる。

第４図は第２の発明の実施例を丞すブロック図である。

図において、メモリ４０３はＭ　（Ｍは正整数）飼のフ
ァースト・イン・ファースト・アウトで動作するファイ
フォ（ＦＩＦＯ）から成り一各ファイフォにはアドレス
が対応している。入力部子１０４に入力されたデータは
、分配器４０４にまり書込用アドレス発生器４０１の発
生したアドレスに対応する前記ファイフォに４１１納さ
れる。セレクタ４０５は読出用アドレス発生器４０２の
発生するアドレスに対応するファイフォからテークをφ
Ｌ出し出力端子１０５に出力する。ここでＡｉｌ記書込
用連用レス発生器４０１または前記読出用アドレス発生
器４０２のいずれか一力の発生するアドレスの系列の周
期はＬ（Ｌは正整数）であり、両者のアドレスの頻度分
布は勢しく、送信側と受信側のδ’；Ｃ，出、書出の順
序は第１の実施例と同じものである。

本実施例も、送信側でデータ系列の順序を入換えるため
に使用するとＩｒ１Ｊ詩に、受信側でこの入換えられた
順序を元に戻すためにも使用する。このとき、送信側の
書込用アドレス発生器と受信側の読出用アドレス発生器
は周期りの同一アドレス系列を発律し、送信側の読出用
アドレス発生器と受信側の書込用アドレス発生器は同一
の７ドレスを発生するようにしておく。

このとき、送信側の本実施例によりデータの順序が入換
わるのは明らかである。そこで次に受信側の第２の実施
例でデータの順序が元に戻ることを示す。送信側の読出
用アドレス発生器と受信側の書込用アドレス発生器は同
〜のアドレスを発生するので、送信側のファイ７オを、
受信側の同一の７ドレスをもつファイフォと直列につな
いで１つのファイフォと考えることができる。すなわち
、各データはこの１つに名えだファイフォの中を移動す
るにすぎない。このとき、送信側の書込用アドレス発生
器と受信側の読出用アドレス発生器は同一のアドレスを
発生し、しかも発生されるアドレスの系列は周期的なの
で、受信側１の第２の実施例の出力端子には送信側の本
実施例の入力端子に入力きれたデータ系列が１周期分遅
れて出てくる。

以上によりデータの順序が元に戻ることが示された。

書込用アドレス発生器４０１と読出用アドレス発生器４
０２は例えば前記カウンターやＭ系列発生器あるいは第
３図に示した回路を用いることができる。また、発生さ
れる７ドンスの系列の１周ｊｖｊ内に同一アドレスが存
在してもよいので、アドレスとして前記カウンターやＭ
系列発生器のシフト・レジスタ内のビット・パターンの
１部を用いてもよい。これらの変更は本発明に含まれる
。

以上詳細に説明してきたように本発明を用いれば遅延が
少なく、入換えの逆変換を訂算する必要がないシリアル
・インターリーバ−か構成できるので、バースト誤り訂
正や秘匿通信に通用して効果は極めて大きい。

【図面の簡単な説明】

第１図は第１の発明の実施例を示すブｐｙり図、第２図
は第１の発明の実施例を用いて本発明の動作原理を説明
するだめの図、第３図は後記書込用アドレス発生器上′
よび゛読出用アドレス発生器の１実施例を示すだめのブ
ロック図、第４図は第２の発明の実施例を示すためのブ
ｐ、り図である。図Ｋ　オイＴ、１０１，４０１は書込
用アドレス発生器、１０２．４０２は読出用アドレス発
生器、１０３，４０３はメモリ、３０１，４０５　　は
セレクタ、３０２は乗除算回路、３０３は加界回路、３
０４は巾乗剰余回路、４０４は分配器を各々示す。 第１図 〉 ０３ 第　３　図 第４図 （ ０３ ＝２次 −

Claims (1)

1. 【特許請求の範囲】 Ｉ　データ系列の順序を入換えるインターリーバ−にお
   いて、前記データ系列の各データを順次受取り、１つの
   データを受取る毎に該データを後記書込用アドレス発生
   手段の発生する番地に格納し、佐記読出用アドレス発生
   手段の発生する番地のデータを出力する記憶手段と、周
   期的な番地の系列を発生する書込用アドレス発生手段と
   、番地の発住如度が前記書込用アドレス発止手段の発生
   番地の頻肚と等しくかつ系列としては異なる番地の系列
   を発生する読出用アドレス発生手段とから成ることを特
   徴とするシリアル・インターリーバ−０ ２、データ系列の順序を入換えるインターリーバ−ＶＣ
   おいて、 番号の系列を発生する第１の番号発生手段と、発生番号
   の頻度が前記第１の番号発生手段の発生する番号の頻度
   と等しいが系列としては異なる番号の系列を発生する第
   ２の番号発生手段と、 番号の付けられた複数個のメモリから成り、前記データ
   系列の各データを順次受取り該データを前記第１の番号
   発生手段の発生する爵号のついたメモリに格納し、前記
   第２の番号発生手段の発生する番号のついだメモリから
   最も古いデータを出力する記憶手段と、 から成ることを特徴とするシリアル・イノクーリーバー