JP3052628B2 - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、映像信号の画像データ
を圧縮してデジタル処理し記録するときに必要なシャフ
リングを行うときに画像メモリーを制御するデジタル信
号処理回路に関するものである。
を圧縮してデジタル処理し記録するときに必要なシャフ
リングを行うときに画像メモリーを制御するデジタル信
号処理回路に関するものである。
【０００２】
【従来の技術】ビデオテープレコーダーなどで動画像情
報をテープなどに記録する場合、まず動画像情報を並び
換えてから各種の信号処理を行ってテープに記録する。
画像情報の並び換えは一般にシャフリングと呼ばれる。
シャフリングの方法としては、画像メモリーを１つだけ
用いて逐次的に映像信号を書き込み、読み出しを行う方
法がある。この場合、最初に空の画像メモリーに１ペー
ジ目の映像信号が書き込まれた後、前のページの映像信
号が読み出された後の画像メモリーの物理アドレスに入
力映像信号を書き込んでいく。つまり、単位画素ごとに
読み出し、書き込みを交互に行い逐次的にシャフリング
を行っていく。上述の画像メモリーを用いたシャフリン
グ方法では、適当な水平、垂直アドレスを書き込みと読
み出しについて生成して画像メモリーを制御する。
報をテープなどに記録する場合、まず動画像情報を並び
換えてから各種の信号処理を行ってテープに記録する。
画像情報の並び換えは一般にシャフリングと呼ばれる。
シャフリングの方法としては、画像メモリーを１つだけ
用いて逐次的に映像信号を書き込み、読み出しを行う方
法がある。この場合、最初に空の画像メモリーに１ペー
ジ目の映像信号が書き込まれた後、前のページの映像信
号が読み出された後の画像メモリーの物理アドレスに入
力映像信号を書き込んでいく。つまり、単位画素ごとに
読み出し、書き込みを交互に行い逐次的にシャフリング
を行っていく。上述の画像メモリーを用いたシャフリン
グ方法では、適当な水平、垂直アドレスを書き込みと読
み出しについて生成して画像メモリーを制御する。
【０００３】図４に従来の画像データの並び替えを行う
回路の一例を示す。４０１は１ページ分の画像データを
記録する画像メモリー、４０２，４０３は１ページ分の
アドレスを保存する第一と第二のアドレスメモリーであ
る。４０４は入力アドレス生成部で４０５は出力アドレ
ス生成部である。４０６は遅延回路で４０７は読み出し
アドレス生成部である。第１番目のページではアドレス
メモリー４０２に初期値を書き込む。また、この値を入
力アドレス生成部４０４に出力し、画像メモリー４０１
に第１番目の画像データを書き込む。第２番目のページ
では、まず第一のアドレスメモリー４０２の出力が出力
アドレス生成部４０５の入力に接続され、読み出しアド
レス生成部４０７からの値にしたがって第一のアドレス
メモリー４０２から読み出した値が出力アドレス生成部
４０５に出力され、この値を画像メモリー４０１の上位
アドレスとして生成した下位アドレスを付加して画像メ
モリー４０１の読み出しを制御する。また出力アドレス
生成部４０５に出力された値は同時に第二のアドレスメ
モリー４０３と遅延回路４０６に入力される。第二のア
ドレスメモリー４０３では次のページの出力アドレスを
生成するためにこの値を上位番地から順に記録してお
く。遅延回路４０６では入力データを遅延して、入力ア
ドレス生成部４０４に出力し、この値を画像メモリー４
０１の上位アドレスとして生成した下位アドレスを付加
して画像メモリー４０１の書き込みを制御する。この結
果、画像メモリー４０１を制御する出力アドレスは入力
アドレスに対して必ず先行することになり、出力済みの
画像メモリー４０１のアドレスに入力画像データを書き
込むことができる。しかも第二のアドレスメモリー４０
３には画像メモリー４０１内に入力画像データが書き込
まれた順番が記録されることになるため、第３番目のペ
ージで、第二のアドレスメモリー４０３の出力を出力ア
ドレス生成部４０５と遅延回路４０６、第一のアドレス
メモリー４０２に接続することにより、画像メモリー４
０１の入出力アドレスを生成することができる。以後、
１ページごとに第一と第二のアドレスメモリーの出力先
を交互に切り換えてアドレスメモリー内の値を並べ替え
ながら画像メモリー４０１の入出力アドレスを生成する
ことによって、連続して入力される１ページ分の動画像
データを１ページ分の画像メモリーで並べ替えることが
可能になる。
回路の一例を示す。４０１は１ページ分の画像データを
記録する画像メモリー、４０２，４０３は１ページ分の
アドレスを保存する第一と第二のアドレスメモリーであ
る。４０４は入力アドレス生成部で４０５は出力アドレ
ス生成部である。４０６は遅延回路で４０７は読み出し
アドレス生成部である。第１番目のページではアドレス
メモリー４０２に初期値を書き込む。また、この値を入
力アドレス生成部４０４に出力し、画像メモリー４０１
に第１番目の画像データを書き込む。第２番目のページ
では、まず第一のアドレスメモリー４０２の出力が出力
アドレス生成部４０５の入力に接続され、読み出しアド
レス生成部４０７からの値にしたがって第一のアドレス
メモリー４０２から読み出した値が出力アドレス生成部
４０５に出力され、この値を画像メモリー４０１の上位
アドレスとして生成した下位アドレスを付加して画像メ
モリー４０１の読み出しを制御する。また出力アドレス
生成部４０５に出力された値は同時に第二のアドレスメ
モリー４０３と遅延回路４０６に入力される。第二のア
ドレスメモリー４０３では次のページの出力アドレスを
生成するためにこの値を上位番地から順に記録してお
く。遅延回路４０６では入力データを遅延して、入力ア
ドレス生成部４０４に出力し、この値を画像メモリー４
０１の上位アドレスとして生成した下位アドレスを付加
して画像メモリー４０１の書き込みを制御する。この結
果、画像メモリー４０１を制御する出力アドレスは入力
アドレスに対して必ず先行することになり、出力済みの
画像メモリー４０１のアドレスに入力画像データを書き
込むことができる。しかも第二のアドレスメモリー４０
３には画像メモリー４０１内に入力画像データが書き込
まれた順番が記録されることになるため、第３番目のペ
ージで、第二のアドレスメモリー４０３の出力を出力ア
ドレス生成部４０５と遅延回路４０６、第一のアドレス
メモリー４０２に接続することにより、画像メモリー４
０１の入出力アドレスを生成することができる。以後、
１ページごとに第一と第二のアドレスメモリーの出力先
を交互に切り換えてアドレスメモリー内の値を並べ替え
ながら画像メモリー４０１の入出力アドレスを生成する
ことによって、連続して入力される１ページ分の動画像
データを１ページ分の画像メモリーで並べ替えることが
可能になる。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来例の構成では出力側のアドレスメモリーの出力を遅延
回路に入力して遅延回路の出力を入力アドレス生成部の
入力としているが、遅延回路用にメモリーが必要とな
り、メモリーコストや消費電力の増大を招いてしまっ
た。
来例の構成では出力側のアドレスメモリーの出力を遅延
回路に入力して遅延回路の出力を入力アドレス生成部の
入力としているが、遅延回路用にメモリーが必要とな
り、メモリーコストや消費電力の増大を招いてしまっ
た。
【０００５】本発明は上記のような課題を解決するもの
で、遅延回路用のメモリーを不要とし、また、消費電力
を増大させないデジタル信号処理回路を提供することを
目的とする。
で、遅延回路用のメモリーを不要とし、また、消費電力
を増大させないデジタル信号処理回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記のような課題を解決
するために本発明は、複数のブロックを１ページとする
場合に、入力される動画像データを前記各ページ毎に画
像メモリーに記録してから１つ以上のブロックからなる
小ブロック単位で並び替えて出力するデジタル信号処理
回路であって、１ページをｍ個の大ブロックに分割し、
大ブロック毎に並び替える第一並び替え手段と、大ブロ
ック内で並び替える第二並び替え手段とを備え、第一並
び替え手段で画像メモリーの上位アドレスを制御し、第
二並び替え手段で画像メモリーの下位アドレスを制御
し、１ページ分の画像メモリーとｍ個の大ブロックに対
する画像メモリーの上位アドレスを記録する第一のアド
レスメモリーと第二のアドレスメモリーと、第一のアド
レスメモリーと第二のアドレスメモリーの出力を切り換
える第一のセレクタ及び第二のセレクタと、画像メモリ
ーの読み出し用の下位アドレスを生成して第一のセレク
タの出力とあわせて画像メモリーの読み出しを制御する
出力アドレス生成部と、画像メモリーの書き込み用の下
位アドレスを生成して第二のセレクタの出力とあわせて
画像メモリーの書き込みを制御する入力アドレス生成部
と、画像メモリーの出力アドレスを生成するために第一
のアドレスメモリーあるいは第二のアドレスメモリーの
読み出しアドレスを生成する出力側読み出しアドレス生
成部と、画像メモリーの入力アドレスを生成するために
第一のアドレスメモリーあるいは第二のアドレスメモリ
ーの読み出しアドレスを生成する入力側読み出しアドレ
ス生成部と、出力側読み出しアドレス生成部と入力側読
み出しアドレス生成部の出力を切り換える第三のセレク
タ及び第四のセレクタとを備えたものである。
するために本発明は、複数のブロックを１ページとする
場合に、入力される動画像データを前記各ページ毎に画
像メモリーに記録してから１つ以上のブロックからなる
小ブロック単位で並び替えて出力するデジタル信号処理
回路であって、１ページをｍ個の大ブロックに分割し、
大ブロック毎に並び替える第一並び替え手段と、大ブロ
ック内で並び替える第二並び替え手段とを備え、第一並
び替え手段で画像メモリーの上位アドレスを制御し、第
二並び替え手段で画像メモリーの下位アドレスを制御
し、１ページ分の画像メモリーとｍ個の大ブロックに対
する画像メモリーの上位アドレスを記録する第一のアド
レスメモリーと第二のアドレスメモリーと、第一のアド
レスメモリーと第二のアドレスメモリーの出力を切り換
える第一のセレクタ及び第二のセレクタと、画像メモリ
ーの読み出し用の下位アドレスを生成して第一のセレク
タの出力とあわせて画像メモリーの読み出しを制御する
出力アドレス生成部と、画像メモリーの書き込み用の下
位アドレスを生成して第二のセレクタの出力とあわせて
画像メモリーの書き込みを制御する入力アドレス生成部
と、画像メモリーの出力アドレスを生成するために第一
のアドレスメモリーあるいは第二のアドレスメモリーの
読み出しアドレスを生成する出力側読み出しアドレス生
成部と、画像メモリーの入力アドレスを生成するために
第一のアドレスメモリーあるいは第二のアドレスメモリ
ーの読み出しアドレスを生成する入力側読み出しアドレ
ス生成部と、出力側読み出しアドレス生成部と入力側読
み出しアドレス生成部の出力を切り換える第三のセレク
タ及び第四のセレクタとを備えたものである。
【０００７】
【作用】この構成によって画像メモリーを制御するアド
レス生成回路を遅延回路なしで実現することができるた
め、回路規模を小さくすることができ、さらに消費電力
を減少させることができる。
レス生成回路を遅延回路なしで実現することができるた
め、回路規模を小さくすることができ、さらに消費電力
を減少させることができる。
【０００８】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は本発明の一実施例を示すアドレ
ス生成回路のブロック図である。
ながら説明する。図１は本発明の一実施例を示すアドレ
ス生成回路のブロック図である。
【０００９】図１において１０１は画像入力部、１０２
は画像出力部、１０３は１ページ分の画像データを記録
する画像メモリー、１０４，１０５は第一と第二のアド
レスメモリー、１０６，１０７はページ単位で第一のア
ドレスメモリー１０４の出力と第二のアドレスメモリー
１０５の出力を切り換える第一と第二のセレクタ、１０
８は画像メモリーの出力アドレスを生成するためにアド
レスメモリーの読み出しアドレスを生成する出力側読み
出しアドレス生成部、１０９は画像メモリーの入力アド
レスを生成するためにアドレスメモリーの読み出しアド
レスを生成する入力側読み出しアドレス生成部、１１
０，１１１は出力側読み出しアドレス生成部の出力と入
力側読み出しアドレス生成部の出力を切り換える第三と
第四のセレクタ、１１２はセレクタ１０６の出力に生成
した下位アドレスを付加して画像メモリー１０３の出力
アドレスを生成する出力アドレス生成部、１１３はセレ
クタ１０７の出力に生成した下位アドレスを付加して画
像メモリー１０３の入力アドレスを生成する入力アドレ
ス生成部である。
は画像出力部、１０３は１ページ分の画像データを記録
する画像メモリー、１０４，１０５は第一と第二のアド
レスメモリー、１０６，１０７はページ単位で第一のア
ドレスメモリー１０４の出力と第二のアドレスメモリー
１０５の出力を切り換える第一と第二のセレクタ、１０
８は画像メモリーの出力アドレスを生成するためにアド
レスメモリーの読み出しアドレスを生成する出力側読み
出しアドレス生成部、１０９は画像メモリーの入力アド
レスを生成するためにアドレスメモリーの読み出しアド
レスを生成する入力側読み出しアドレス生成部、１１
０，１１１は出力側読み出しアドレス生成部の出力と入
力側読み出しアドレス生成部の出力を切り換える第三と
第四のセレクタ、１１２はセレクタ１０６の出力に生成
した下位アドレスを付加して画像メモリー１０３の出力
アドレスを生成する出力アドレス生成部、１１３はセレ
クタ１０７の出力に生成した下位アドレスを付加して画
像メモリー１０３の入力アドレスを生成する入力アドレ
ス生成部である。
【００１０】画像メモリー１０３に第ｎ−１ページ目の
画像データが記録されていて、セレクタ１０６によって
第一のアドレスメモリー１０４の出力が出力アドレス生
成部１１２に接続され、セレクタ１０７によって第二の
アドレスメモリー１０５の出力が入力アドレス生成部１
１３に接続され、セレクタ１１０によって出力側読み出
しアドレス生成部１０８の出力が第一のアドレスメモリ
ー１０４に接続され、第一のアドレスメモリー１０４の
読み出しを制御し、セレクタ１１１によって入力側読み
出しアドレス生成部１０９の出力が第二のアドレスメモ
リー１０５に接続され、第二のアドレスメモリー１０５
の読み出しを制御しているとき、まず出力側読み出しア
ドレス生成部１０８の出力の示す位置の値が第一のアド
レスメモリー１０４から読み出され、第二のアドレスメ
モリー１０５と出力アドレス生成部１１２に出力され
る。出力アドレス生成部１１２ではこの値を画像メモリ
ー１０３の上位アドレスとして生成した下位アドレスを
付加して画像メモリー１０３の出力アドレスを制御し、
画像メモリー１０３から画像データを読み出し画像出力
部１０２に出力する。画像メモリー１０３から第ｎ−１
ページ目の画像データを使用した上位アドレスは第二の
アドレスメモリー１０５に順次書き込まれる。
画像データが記録されていて、セレクタ１０６によって
第一のアドレスメモリー１０４の出力が出力アドレス生
成部１１２に接続され、セレクタ１０７によって第二の
アドレスメモリー１０５の出力が入力アドレス生成部１
１３に接続され、セレクタ１１０によって出力側読み出
しアドレス生成部１０８の出力が第一のアドレスメモリ
ー１０４に接続され、第一のアドレスメモリー１０４の
読み出しを制御し、セレクタ１１１によって入力側読み
出しアドレス生成部１０９の出力が第二のアドレスメモ
リー１０５に接続され、第二のアドレスメモリー１０５
の読み出しを制御しているとき、まず出力側読み出しア
ドレス生成部１０８の出力の示す位置の値が第一のアド
レスメモリー１０４から読み出され、第二のアドレスメ
モリー１０５と出力アドレス生成部１１２に出力され
る。出力アドレス生成部１１２ではこの値を画像メモリ
ー１０３の上位アドレスとして生成した下位アドレスを
付加して画像メモリー１０３の出力アドレスを制御し、
画像メモリー１０３から画像データを読み出し画像出力
部１０２に出力する。画像メモリー１０３から第ｎ−１
ページ目の画像データを使用した上位アドレスは第二の
アドレスメモリー１０５に順次書き込まれる。
【００１１】次に画像入力部１０１から第ｎページ目の
画像データが入力されるとこれに同期して、入力側読み
出しアドレス生成部１０９で第二のアドレスメモリー１
０５の読み出しアドレスが生成され、このアドレスにし
たがって第二のアドレスメモリー１０５から読み出され
た値がセレクタ１０７を通って入力アドレス生成部１１
３に出力される。入力アドレス生成部１１３では入力さ
れたデータを画像メモリー１０３の上位アドレスとして
生成した下位アドレスを付加して画像メモリー１０３の
入力アドレスを制御することにより、画像メモリー１０
３の空き領域に入力画像データを書き込むことができ
る。第ｎページ目の画像データの入力が終了し、画像メ
モリー１０３に記録されている第ｎページ目の画像デー
タを出力し、第ｎ＋１ページ目の画像データが入力され
るときは、セレクタ１０６によって第二のアドレスメモ
リー１０５の出力は出力アドレス生成部１１２に接続さ
れ、セレクタ１０７によって第一のアドレスメモリー１
０４の出力は入力アドレス生成部１１３に接続され、セ
レクタ１１１によって第二のアドレスメモリー１０５の
読み出しアドレスが出力側読み出しアドレス生成部１０
８によって制御され、セレクタ１１０によって第一のア
ドレスメモリー１０４の読み出しアドレスが入力側読み
出しアドレス生成部１０９によって制御される。そして
ｎページ目の画像データの入力のときと同様の動作を繰
り返して画像メモリー１０３の入出力アドレスを生成す
ることによって、連続して入力される１ページ分の画像
データを１ページ分の画像メモリーで並べ替えることが
できる。
画像データが入力されるとこれに同期して、入力側読み
出しアドレス生成部１０９で第二のアドレスメモリー１
０５の読み出しアドレスが生成され、このアドレスにし
たがって第二のアドレスメモリー１０５から読み出され
た値がセレクタ１０７を通って入力アドレス生成部１１
３に出力される。入力アドレス生成部１１３では入力さ
れたデータを画像メモリー１０３の上位アドレスとして
生成した下位アドレスを付加して画像メモリー１０３の
入力アドレスを制御することにより、画像メモリー１０
３の空き領域に入力画像データを書き込むことができ
る。第ｎページ目の画像データの入力が終了し、画像メ
モリー１０３に記録されている第ｎページ目の画像デー
タを出力し、第ｎ＋１ページ目の画像データが入力され
るときは、セレクタ１０６によって第二のアドレスメモ
リー１０５の出力は出力アドレス生成部１１２に接続さ
れ、セレクタ１０７によって第一のアドレスメモリー１
０４の出力は入力アドレス生成部１１３に接続され、セ
レクタ１１１によって第二のアドレスメモリー１０５の
読み出しアドレスが出力側読み出しアドレス生成部１０
８によって制御され、セレクタ１１０によって第一のア
ドレスメモリー１０４の読み出しアドレスが入力側読み
出しアドレス生成部１０９によって制御される。そして
ｎページ目の画像データの入力のときと同様の動作を繰
り返して画像メモリー１０３の入出力アドレスを生成す
ることによって、連続して入力される１ページ分の画像
データを１ページ分の画像メモリーで並べ替えることが
できる。
【００１２】次に図１の回路の動作を図２に示すタイミ
ングチャートを使って具体的に説明する。本実施例は、
複数のブロックからなる１ページの画像データをまずｍ
個の大ブロックに分割して並び替え、さらにこの大ブロ
ック内の小ブロックについて並び替える装置であるが、
説明を簡単にするため以下では大ブロックの並び替えだ
けに着目して説明し、またこの並べ替え回路に入力され
る画像データは１ページが６つの大ブロックで構成され
るものとする。そして、入力された画像データは図３の
ように並び替えられて出力されるものとする。このとき
２つのアドレスメモリー１０４，１０５はそれぞれ６つ
のアドレスを格納でき、画像メモリー１０３は６つの画
像ブロックを格納できるものとする。
ングチャートを使って具体的に説明する。本実施例は、
複数のブロックからなる１ページの画像データをまずｍ
個の大ブロックに分割して並び替え、さらにこの大ブロ
ック内の小ブロックについて並び替える装置であるが、
説明を簡単にするため以下では大ブロックの並び替えだ
けに着目して説明し、またこの並べ替え回路に入力され
る画像データは１ページが６つの大ブロックで構成され
るものとする。そして、入力された画像データは図３の
ように並び替えられて出力されるものとする。このとき
２つのアドレスメモリー１０４，１０５はそれぞれ６つ
のアドレスを格納でき、画像メモリー１０３は６つの画
像ブロックを格納できるものとする。
【００１３】図２の点１で画像データの入力に先行して
出力が開始される。このとき、セレクタ１０６によって
第一のアドレスメモリー１０４の出力が出力アドレス生
成部１１２に接続され、セレクタ１０７によって第二の
アドレスメモリー１０５の出力が入力アドレス生成部１
１３に接続され、セレクタ１１０によって第一のアドレ
スメモリー１０４の読み出しアドレスが出力側読み出し
アドレス生成部１０８によって制御され、セレクタ１１
１によって第二のアドレスメモリー１０５の読み出しア
ドレスが入力側読み出しアドレス生成部１０９によって
制御されているときを考える。出力側読み出しアドレス
が０なので第一のアドレスメモリー１０４の０番地から
値０が読み出され出力アドレス生成部１１２に出力され
る。この値はまた第二のアドレスメモリー１０５の０番
地に書き込まれる。次に出力側読み出しアドレスが３な
ので第一のアドレスメモリー１０４の３番地から値３が
読み出され出力アドレス生成部１１２に出力される。こ
の値はまた第二のアドレスメモリー１０５の１番地に書
き込まれる。上記の処理が繰り返されて出力アドレス生
成部１１２で画像メモリー１０３の出力アドレスが生成
され、前ページで画像メモリーに書き込まれた画像デー
タが並べ替えて出力される。また入力側読み出しアドレ
スを入力データに同期させて出力することにより、入力
側読み出しアドレスが０のときは第二のアドレスメモリ
ー１０５の０番地から０が読み出され、１のときは第二
のアドレスメモリー１０５の１番地から３が読み出され
て入力アドレス生成部１１３に出力し、生成した下位ア
ドレスと共に画像メモリー１０３のアドレスを指定する
ことにより入力画像データを書き込む。
出力が開始される。このとき、セレクタ１０６によって
第一のアドレスメモリー１０４の出力が出力アドレス生
成部１１２に接続され、セレクタ１０７によって第二の
アドレスメモリー１０５の出力が入力アドレス生成部１
１３に接続され、セレクタ１１０によって第一のアドレ
スメモリー１０４の読み出しアドレスが出力側読み出し
アドレス生成部１０８によって制御され、セレクタ１１
１によって第二のアドレスメモリー１０５の読み出しア
ドレスが入力側読み出しアドレス生成部１０９によって
制御されているときを考える。出力側読み出しアドレス
が０なので第一のアドレスメモリー１０４の０番地から
値０が読み出され出力アドレス生成部１１２に出力され
る。この値はまた第二のアドレスメモリー１０５の０番
地に書き込まれる。次に出力側読み出しアドレスが３な
ので第一のアドレスメモリー１０４の３番地から値３が
読み出され出力アドレス生成部１１２に出力される。こ
の値はまた第二のアドレスメモリー１０５の１番地に書
き込まれる。上記の処理が繰り返されて出力アドレス生
成部１１２で画像メモリー１０３の出力アドレスが生成
され、前ページで画像メモリーに書き込まれた画像デー
タが並べ替えて出力される。また入力側読み出しアドレ
スを入力データに同期させて出力することにより、入力
側読み出しアドレスが０のときは第二のアドレスメモリ
ー１０５の０番地から０が読み出され、１のときは第二
のアドレスメモリー１０５の１番地から３が読み出され
て入力アドレス生成部１１３に出力し、生成した下位ア
ドレスと共に画像メモリー１０３のアドレスを指定する
ことにより入力画像データを書き込む。
【００１４】点２からセレクタ１０６によって第二のア
ドレスメモリー１０５の出力が出力アドレス生成部１１
２に接続され、セレクタ１０７によって第一のアドレス
メモリー１０４の出力が入力アドレス生成部１１３に接
続され、セレクタ１１０によって第一のアドレスメモリ
ー１０４の読み出しアドレスが入力側読み出しアドレス
生成部１０９によって制御され、セレクタ１１１によっ
て第二のアドレスメモリー１０５の読み出しアドレスが
出力側読み出しアドレス生成部１０８によって制御され
る。出力側読み出しアドレス生成部１０８の制御にした
がって第二のアドレスメモリー１０５から０，３，１番
地の順でデータが読み出されて出力アドレス生成部１１
２に出力され、前ページで画像メモリー１０３に書き込
まれた画像データが並び替えて出力される。また、入力
側読み出しアドレス生成部１０９の制御にしたがって第
一のアドレスメモリー１０４から０，１，２番地の順で
データが読み出されて入力アドレスとなる。
ドレスメモリー１０５の出力が出力アドレス生成部１１
２に接続され、セレクタ１０７によって第一のアドレス
メモリー１０４の出力が入力アドレス生成部１１３に接
続され、セレクタ１１０によって第一のアドレスメモリ
ー１０４の読み出しアドレスが入力側読み出しアドレス
生成部１０９によって制御され、セレクタ１１１によっ
て第二のアドレスメモリー１０５の読み出しアドレスが
出力側読み出しアドレス生成部１０８によって制御され
る。出力側読み出しアドレス生成部１０８の制御にした
がって第二のアドレスメモリー１０５から０，３，１番
地の順でデータが読み出されて出力アドレス生成部１１
２に出力され、前ページで画像メモリー１０３に書き込
まれた画像データが並び替えて出力される。また、入力
側読み出しアドレス生成部１０９の制御にしたがって第
一のアドレスメモリー１０４から０，１，２番地の順で
データが読み出されて入力アドレスとなる。
【００１５】ここまで説明してきたように２つのアドレ
スメモリーの読み出しアドレスを入出力データに同期し
て制御することによって、画像メモリーの入出力アドレ
スを遅延回路なしで生成することができる。また本実施
例で説明に用いた１ページ内のブロック数は変更可能で
あり、並べ替えについても様々な方式に適用できる。
スメモリーの読み出しアドレスを入出力データに同期し
て制御することによって、画像メモリーの入出力アドレ
スを遅延回路なしで生成することができる。また本実施
例で説明に用いた１ページ内のブロック数は変更可能で
あり、並べ替えについても様々な方式に適用できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、遅
延回路なしで、２つのアドレスメモリーの読み出しアド
レスを入出力データに同期させて直接制御することによ
って、画像メモリーの制御アドレスを生成する回路を実
現することができるため回路規模を小さくすることがで
き、さらに消費電力を減少させることが可能となる。
延回路なしで、２つのアドレスメモリーの読み出しアド
レスを入出力データに同期させて直接制御することによ
って、画像メモリーの制御アドレスを生成する回路を実
現することができるため回路規模を小さくすることがで
き、さらに消費電力を減少させることが可能となる。
【図１】本発明の一実施例のデジタル信号処理回路の構
成を示すブロック図
成を示すブロック図
【図２】本発明の一実施例のデジタル信号処理回路の動
作を示すタイミングチャート
作を示すタイミングチャート
【図３】本発明の一実施例の入出力データの関係を示す
図
図
【図４】従来の遅延回路を使った並び替え回路の構成を
示すブロック図
示すブロック図
１０３ 画像メモリー １０４ 第一のアドレスメモリー １０５ 第二のアドレスメモリー １０６ セレクタ １０７ セレクタ １０８ 出力側読み出しアドレス生成部 １０９ 入力側読み出しアドレス生成部 １１０ セレクタ １１１ セレクタ １１２ 出力アドレス生成部 １１３ 入力アドレス生成部
フロントページの続き (56)参考文献 特開 平５−308611（ＪＰ，Ａ) 特開 平５−183868（ＪＰ，Ａ) 特開 平５−91493（ＪＰ，Ａ) 特開 平４−315385（ＪＰ，Ａ) 特開 平４−277989（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/91 - 5/956 H04N 5/907
Claims (1)
- 【請求項１】複数のブロックを１ページとする場合に、
入力される動画像データを前記各ページ毎に画像メモリ
ーに記録してから１つ以上のブロックからなる小ブロッ
ク単位で並び替えて出力するデジタル信号処理回路であ
って、前記１ページをｍ個の大ブロックに分割し、前記
大ブロック毎に並び替える第一並び替え手段と、前記大
ブロック内で並び替える第二並び替え手段とを備え、前
記第一並び替え手段で前記画像メモリーの上位アドレス
を制御し、前記第二並び替え手段で前記画像メモリーの
下位アドレスを制御し、１ページ分の画像メモリーと前
記ｍ個の大ブロックに対する画像メモリーの上位アドレ
スを記録する第一のアドレスメモリーと第二のアドレス
メモリーと、前記第一のアドレスメモリーと前記第二の
アドレスメモリーの出力を切り換える第一のセレクタ及
び第二のセレクタと、前記画像メモリーの読み出し用の
下位アドレスを生成して前記第一のセレクタの出力とあ
わせて画像メモリーの読み出しを制御する出力アドレス
生成部と、前記画像メモリーの書き込み用の下位アドレ
スを生成して前記第二のセレクタの出力とあわせて画像
メモリーの書き込みを制御する入力アドレス生成部と、
前記画像メモリーの出力アドレスを生成するために前記
第一のアドレスメモリーあるいは第二のアドレスメモリ
ーの読み出しアドレスを生成する出力側読み出しアドレ
ス生成部と、前記画像メモリーの入力アドレスを生成す
るために前記第一のアドレスメモリーあるいは第二のア
ドレスメモリーの読み出しアドレスを生成する入力側読
み出しアドレス生成部と、前記出力側読み出しアドレス
生成部と前記入力側読み出しアドレス生成部の出力を切
り換える第三のセレクタと第四のセレクタとを備えたこ
とを特徴とするデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148892A JP3052628B2 (ja) | 1992-12-11 | 1992-12-11 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148892A JP3052628B2 (ja) | 1992-12-11 | 1992-12-11 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06178267A JPH06178267A (ja) | 1994-06-24 |
| JP3052628B2 true JP3052628B2 (ja) | 2000-06-19 |
Family
ID=18244206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33148892A Expired - Fee Related JP3052628B2 (ja) | 1992-12-11 | 1992-12-11 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052628B2 (ja) |
-
1992
- 1992-12-11 JP JP33148892A patent/JP3052628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06178267A (ja) | 1994-06-24 |
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Legal Events
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