JP2553777B2 - データ並べ替え装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、画像情報を高能率符号
化して記録または伝送する際に用いるデータ並べ替え装
置に関するものである。
化して記録または伝送する際に用いるデータ並べ替え装
置に関するものである。
【０００２】
【従来の技術】画像情報はそのデータ量が非常に大きい
ため、伝送または記録する場合に、データ量を削減する
ために高能率符号化を用いることが多い。高能率符号化
は画像情報の持つ冗長成分を除去してデータ量を圧縮す
る手段である。高能率符号化としては、入力された標本
値をまず隣接する複数の画素からなるブロックに分割
し、各ブロック毎に直交変換して各直交変換毎に符号化
する方法がある。このようなブロック単位で符号化する
場合には、まず入力される画像データを符号化に適した
ブロックの順番に並べ替える必要がある。特に高能率符
号化の効率の向上や、誤りの影響の分散などを図るため
ブロック単位で並べ替えることも重要となる。
ため、伝送または記録する場合に、データ量を削減する
ために高能率符号化を用いることが多い。高能率符号化
は画像情報の持つ冗長成分を除去してデータ量を圧縮す
る手段である。高能率符号化としては、入力された標本
値をまず隣接する複数の画素からなるブロックに分割
し、各ブロック毎に直交変換して各直交変換毎に符号化
する方法がある。このようなブロック単位で符号化する
場合には、まず入力される画像データを符号化に適した
ブロックの順番に並べ替える必要がある。特に高能率符
号化の効率の向上や、誤りの影響の分散などを図るため
ブロック単位で並べ替えることも重要となる。
【０００３】ここでＴＶ信号を２フィールド集めて１ペ
ージとし、２フィールド単位で１つのブロックを構成す
る例に付いて述べる。（図５）はこの従来例のブロック
の説明図である。（図５）のようにこのブロックは画面
上で隣接する水平８画素、垂直４ライン、時間軸方向２
フィールドからなる合計６４画素からできている。次に
従来例の並べ替え装置を（図６）に示す。
ージとし、２フィールド単位で１つのブロックを構成す
る例に付いて述べる。（図５）はこの従来例のブロック
の説明図である。（図５）のようにこのブロックは画面
上で隣接する水平８画素、垂直４ライン、時間軸方向２
フィールドからなる合計６４画素からできている。次に
従来例の並べ替え装置を（図６）に示す。
【０００４】（図６）の１は画像入力部、２は入力スイ
ッチ、３は第１ページメモリ、４は第２ページメモリ、
５は出力スイッチ、６は画像出力部、７はアドレス制御
部である。ＴＶ信号はまず第１フィールドの一番上のラ
インから順に１ラインずつ入力され、第１フィールドの
すべてのラインの入力が終わってから第２フィールドの
入力が開始される。このため（図６）では、まず画像入
力部１から入力される画像データを入力スイッチ２で第
１ページメモリ３に入力する。これと同時に第２ページ
メモリ４に記録されていた前ページの画像データは並べ
替えられて出力スイッチ５を介して画像出力部６へ出力
される。また上記２つのページメモリの入出力アドレス
はアドレス制御部７で制御されて（図５）のようなブロ
ックに並べ替えられる。このようにして１ページ分の画
像データの入出力が終わると入力スイッチ２および出力
スイッチ５を切り替えて、第１ページメモリを出力メモ
リ、第２ページメモリを入力メモリとして前ページと同
様の処理を行う。以後１ページ毎に入出力メモリを切り
替えながら並べ替えを行うことによって、連続して入力
される動画像を並べ替えることが可能になる。
ッチ、３は第１ページメモリ、４は第２ページメモリ、
５は出力スイッチ、６は画像出力部、７はアドレス制御
部である。ＴＶ信号はまず第１フィールドの一番上のラ
インから順に１ラインずつ入力され、第１フィールドの
すべてのラインの入力が終わってから第２フィールドの
入力が開始される。このため（図６）では、まず画像入
力部１から入力される画像データを入力スイッチ２で第
１ページメモリ３に入力する。これと同時に第２ページ
メモリ４に記録されていた前ページの画像データは並べ
替えられて出力スイッチ５を介して画像出力部６へ出力
される。また上記２つのページメモリの入出力アドレス
はアドレス制御部７で制御されて（図５）のようなブロ
ックに並べ替えられる。このようにして１ページ分の画
像データの入出力が終わると入力スイッチ２および出力
スイッチ５を切り替えて、第１ページメモリを出力メモ
リ、第２ページメモリを入力メモリとして前ページと同
様の処理を行う。以後１ページ毎に入出力メモリを切り
替えながら並べ替えを行うことによって、連続して入力
される動画像を並べ替えることが可能になる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来例の構成では２フィールド（１ページ）のデータの並
べ替えに４フィールド（２ページ）分の画像メモリが必
要になる。また画像情報はデータ量が大きいため、並べ
替え用に大きいメモリが必要となり、メモリコストや消
費電力の増大を招いてしまった。
来例の構成では２フィールド（１ページ）のデータの並
べ替えに４フィールド（２ページ）分の画像メモリが必
要になる。また画像情報はデータ量が大きいため、並べ
替え用に大きいメモリが必要となり、メモリコストや消
費電力の増大を招いてしまった。
【０００６】本発明はこのような従来の記録装置と再生
装置の課題を解決することを目的とする。
装置の課題を解決することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、１フィールド
または複数フィールドを１ページとする場合に、入力さ
れる動画像データを前記各ページ毎に画像メモリに記録
してからブロック単位で並べ換えて出力する装置で、前
記１ページ分の画像メモリと前記１ページ分の画像メモ
リに対するアドレスを記録するアドレスメモリを備え、
任意の整数ｉに対してあるページの第ｉ番目に記録する
入力画像データに対する前記画像メモリの入力アドレス
がＡｉである場合に、その同一ページで第ｉ番目に出力
する画像データに対する前記画像メモリの出力アドレス
Ｂｉが Ｂｉ＝ｆ（Ａｉ）なる関数ｆ（）で変換される
アドレス変換手段と、任意の整数ｎに対して第ｎページ
目の画像データを前記画像メモリに記録する際に、前記
画像メモリに記録されている第ｎ−１ページ目の画像デ
ータで既に出力された画像データのアドレスに前記ｎペ
ージ目の画像データを記録するデータ記録手段と、前記
データ記録手段でｎページ目の画像データの第ｉ番目に
記録する入力データに対する前記画像メモリの入力アド
レスをＣｉとする場合に、前記アドレスメモリのアドレ
スｉの示す領域に前記入力アドレスＣｉを記録するアド
レス記録手段と、前記ｎ番目の画像データの第ｉ番目の
データを出力する際に、前記アドレスメモリのアドレス
ｉに記録されている入力アドレス（即ちＣｉ）を読みだ
し、この入力アドレスＣｉを用いて第ｎページ目の画像
メモリの第ｉ番目の出力アドレスＤｉを前記アドレス変
換手段を用いてＤｉ＝ｆ（Ｃｉ）として求める出力アド
レス生成手段と、前記出力アドレス生成手段によって得
られた出力アドレスＤｉに記録されている画像データを
出力する画像データ出力手段とを備えたことを特徴とす
る並べ替え装置である。
または複数フィールドを１ページとする場合に、入力さ
れる動画像データを前記各ページ毎に画像メモリに記録
してからブロック単位で並べ換えて出力する装置で、前
記１ページ分の画像メモリと前記１ページ分の画像メモ
リに対するアドレスを記録するアドレスメモリを備え、
任意の整数ｉに対してあるページの第ｉ番目に記録する
入力画像データに対する前記画像メモリの入力アドレス
がＡｉである場合に、その同一ページで第ｉ番目に出力
する画像データに対する前記画像メモリの出力アドレス
Ｂｉが Ｂｉ＝ｆ（Ａｉ）なる関数ｆ（）で変換される
アドレス変換手段と、任意の整数ｎに対して第ｎページ
目の画像データを前記画像メモリに記録する際に、前記
画像メモリに記録されている第ｎ−１ページ目の画像デ
ータで既に出力された画像データのアドレスに前記ｎペ
ージ目の画像データを記録するデータ記録手段と、前記
データ記録手段でｎページ目の画像データの第ｉ番目に
記録する入力データに対する前記画像メモリの入力アド
レスをＣｉとする場合に、前記アドレスメモリのアドレ
スｉの示す領域に前記入力アドレスＣｉを記録するアド
レス記録手段と、前記ｎ番目の画像データの第ｉ番目の
データを出力する際に、前記アドレスメモリのアドレス
ｉに記録されている入力アドレス（即ちＣｉ）を読みだ
し、この入力アドレスＣｉを用いて第ｎページ目の画像
メモリの第ｉ番目の出力アドレスＤｉを前記アドレス変
換手段を用いてＤｉ＝ｆ（Ｃｉ）として求める出力アド
レス生成手段と、前記出力アドレス生成手段によって得
られた出力アドレスＤｉに記録されている画像データを
出力する画像データ出力手段とを備えたことを特徴とす
る並べ替え装置である。
【０００８】
【作用】上記のような構成により本発明では、入力画像
データに対するアドレスを既に出力された画像データの
アドレスに割り当てる。これによって１ページの並べ替
えを１ページ分の画像メモリで実現できるため、従来例
の１／２のメモリ量で動画像の並べ替えが可能になる。
また各ページの入出力アドレスはアドレスメモリに記録
された前ページのアドレスを用いて簡単に生成できる。
これによって比較的簡単な制御で回路規模や消費電力を
大幅に減少させることが可能になる。
データに対するアドレスを既に出力された画像データの
アドレスに割り当てる。これによって１ページの並べ替
えを１ページ分の画像メモリで実現できるため、従来例
の１／２のメモリ量で動画像の並べ替えが可能になる。
また各ページの入出力アドレスはアドレスメモリに記録
された前ページのアドレスを用いて簡単に生成できる。
これによって比較的簡単な制御で回路規模や消費電力を
大幅に減少させることが可能になる。
【０００９】
【実施例】以下に本発明を実施例を用いて説明する。
（図１）は第１の本発明のブロック図である。（図１）
の８は画像入力部、９は１ページ分の画像メモリ、１０
は画像出力部、１１はアドレスメモリ、１２はアドレス
変換部である。画像メモリ９に記録されているｎ−１ペ
ージ目の画像データは、アドレス変換部１２によって生
成されるアドレスが示す位置のデータを画像出力部１０
から出力する。またこのアドレスのデータが出力された
後、その同一アドレスに対して画像入力部８から入力さ
れる第ｎページ目の画像データを入力する。これと同時
にアドレス変換部１２から出力される上記の画像メモリ
９の入出力アドレスはアドレスメモリ１１に記録され
る。
（図１）は第１の本発明のブロック図である。（図１）
の８は画像入力部、９は１ページ分の画像メモリ、１０
は画像出力部、１１はアドレスメモリ、１２はアドレス
変換部である。画像メモリ９に記録されているｎ−１ペ
ージ目の画像データは、アドレス変換部１２によって生
成されるアドレスが示す位置のデータを画像出力部１０
から出力する。またこのアドレスのデータが出力された
後、その同一アドレスに対して画像入力部８から入力さ
れる第ｎページ目の画像データを入力する。これと同時
にアドレス変換部１２から出力される上記の画像メモリ
９の入出力アドレスはアドレスメモリ１１に記録され
る。
【００１０】次に（図１）の装置の動作を具体的に説明
する。説明を簡単にするため、この並べ替え装置に入力
される画像データは１フィールドが水平８画素、垂直４
ラインからなり、（図５）に示すように２フィールドの
画像データを集めて６４画素のブロックに並べ替えるも
のとする。従って入力される画像データのライン番号と
出力される画像データのライン番号の順番は（表１）の
ように表される。
する。説明を簡単にするため、この並べ替え装置に入力
される画像データは１フィールドが水平８画素、垂直４
ラインからなり、（図５）に示すように２フィールドの
画像データを集めて６４画素のブロックに並べ替えるも
のとする。従って入力される画像データのライン番号と
出力される画像データのライン番号の順番は（表１）の
ように表される。
【００１１】
【表１】
【００１２】（表１）の入力ライン番号の０から３は第
１フィールド、４から７は第２フィールドを表してい
る。この表に示す順番で入出力順番を制御すると２フィ
ールドからなる６４画素のブロックが構成できる。つま
り画像メモリに対するあるページの入力アドレスが（表
１）の入力ライン番号と等しい場合には、そのページの
出力アドレスを（表１）の出力ライン番号の順番に合わ
せればよい。（表１）により、あるページのｉ番目の入
力アドレスがＡｉであるとき、そのページのｉ番目に出
力される出力アドレスＢｉは以下の関数ｆ（）で表され
る。
１フィールド、４から７は第２フィールドを表してい
る。この表に示す順番で入出力順番を制御すると２フィ
ールドからなる６４画素のブロックが構成できる。つま
り画像メモリに対するあるページの入力アドレスが（表
１）の入力ライン番号と等しい場合には、そのページの
出力アドレスを（表１）の出力ライン番号の順番に合わ
せればよい。（表１）により、あるページのｉ番目の入
力アドレスがＡｉであるとき、そのページのｉ番目に出
力される出力アドレスＢｉは以下の関数ｆ（）で表され
る。
【００１３】ｉ＝０の場合：Ｂ０＝ｆ（Ａ０）＝０、ｉ
≠０の場合：Ｂｉ＝ｆ（Ａｉ）＝４×Ａｉ−ｐ×７、た
だしｐは、Ｂｉが正の数になる最大の整数とする。（図
１）のアドレス変換部１２はこの関数ｆ（）を用いて、
前ページの入力アドレスから前ページの出力アドレス
（即ち現ページの入力アドレス）を生成する。従って本
実施例では画像メモリの前ページの出力アドレスと現ペ
ージの入力アドレスを等しくし、この入出力アドレスを
１ページ分遅延させてアドレス変換部１２で次のページ
の入出力アドレスを導出する。これによって簡単に各ペ
ージに対する入出力アドレスを生成することが可能にな
る。また本実施例に必要な画像メモリは１ページ分のメ
モリだけで十分であり、画像メモリ量を（図６）の従来
例の１／２に減らすことが可能である。また、本実施例
で説明に用いたライン数や画素数は任意に変更可能であ
り、ライン単位以外のアドレス制御も可能である。同時
に上記の関数も様々な方式が適用でき、アドレス変換部
もＲＯＭテーブル等による実現が可能である。
≠０の場合：Ｂｉ＝ｆ（Ａｉ）＝４×Ａｉ−ｐ×７、た
だしｐは、Ｂｉが正の数になる最大の整数とする。（図
１）のアドレス変換部１２はこの関数ｆ（）を用いて、
前ページの入力アドレスから前ページの出力アドレス
（即ち現ページの入力アドレス）を生成する。従って本
実施例では画像メモリの前ページの出力アドレスと現ペ
ージの入力アドレスを等しくし、この入出力アドレスを
１ページ分遅延させてアドレス変換部１２で次のページ
の入出力アドレスを導出する。これによって簡単に各ペ
ージに対する入出力アドレスを生成することが可能にな
る。また本実施例に必要な画像メモリは１ページ分のメ
モリだけで十分であり、画像メモリ量を（図６）の従来
例の１／２に減らすことが可能である。また、本実施例
で説明に用いたライン数や画素数は任意に変更可能であ
り、ライン単位以外のアドレス制御も可能である。同時
に上記の関数も様々な方式が適用でき、アドレス変換部
もＲＯＭテーブル等による実現が可能である。
【００１４】次に第２の本発明の実施例を（図２）を用
いて説明する。（図２）の１３は画像入力部、１４は１
ページ分の画像メモリ、１５は画像出力部、１６はアド
レスメモリ、１７はアドレス変換部、１８はアドレスを
一定時間遅延させる遅延回路、１９は入力アドレス生成
部、２０は出力アドレス生成部である。画像入力部１３
から入力される画像データは入力アドレス生成部１９に
よって生成される入力アドレスに従って画像メモリに記
録される。画像メモリ１４の出力は、出力アドレス生成
部２０によって生成される出力アドレスに従って画像出
力部１５へ出力される。またこれら入出力アドレスのう
ち下位アドレスはそれぞれ入力アドレス生成部１９およ
び出力アドレス生成部２０の内部で発生される。これに
対して入出力アドレスの上位アドレスは第１の本発明と
同様にアドレスメモリ１６とアドレス変換部１７を用い
て生成する。アドレスメモリ１６から出力される前ペー
ジの入力アドレスの上位アドレスはアドレス変換部１７
で現ページに対する入力アドレスの上位アドレス（即ち
前ページに対する出力アドレスの上位アドレス）に変換
される。ここで得られた上位アドレスは遅延回路１８と
出力アドレス生成部２０に入力される。遅延回路１８へ
入力された前記上位アドレスは一定時間遅延させられて
入力アドレス生成部１９へ入力される。この遅延時間は
１ページ内の有効データが入力される時間をｍで割った
時間とし、しかも上記ｍが上位アドレスのとり得る数に
一致しているものとする。これにより入力アドレス生成
部１９へ入力される上位アドレスと出力アドレス生成部
２０へ入力する上位アドレスは異なるアドレスが入力さ
れ、しかも常に出力アドレス生成部２０へ入力される上
位アドレスが先行する。従って入力アドレス生成部１９
から出力される入力アドレスは出力アドレス生成部２０
から出力される出力アドレスと常に異なり、しかも出力
アドレスによって既に出力された後の位置を生成するこ
とが可能になる。このようにして第２実施例では、１ペ
ージの画像メモリだけで１ページ単位のデータ並べ替え
が実現できる。また第２の実施例では第１の実施例と異
なり、入出力アドレスを独立に生成できるため、より自
由な並べ替えが可能になる。例えば入力アドレスの下位
アドレスが画像入力に合わせてライン毎にアドレスを生
成し、出力アドレスの下位アドレスが画像出力に合わせ
て水平８画素、垂直４ライン毎のアドレスを生成するこ
とも可能である。さらに本実施例では入出力アドレスの
上位部分だけをアドレスメモリを用いて生成するため、
アドレスメモリのメモリ容量を削減することも可能にな
る。また本実施例では画像出力のタイミングが画像入力
のタイミングに対して遅延回路１８で遅延する時間分先
行することになる。しかしながら実際のＴＶ信号では１
ページの終わりには一定時間のブランキング期間が存在
する。このためこのブランキング期間を利用して画像出
力を先行することによって、前ページの入力が全て終わ
ってから出力を開始することが可能になる。
いて説明する。（図２）の１３は画像入力部、１４は１
ページ分の画像メモリ、１５は画像出力部、１６はアド
レスメモリ、１７はアドレス変換部、１８はアドレスを
一定時間遅延させる遅延回路、１９は入力アドレス生成
部、２０は出力アドレス生成部である。画像入力部１３
から入力される画像データは入力アドレス生成部１９に
よって生成される入力アドレスに従って画像メモリに記
録される。画像メモリ１４の出力は、出力アドレス生成
部２０によって生成される出力アドレスに従って画像出
力部１５へ出力される。またこれら入出力アドレスのう
ち下位アドレスはそれぞれ入力アドレス生成部１９およ
び出力アドレス生成部２０の内部で発生される。これに
対して入出力アドレスの上位アドレスは第１の本発明と
同様にアドレスメモリ１６とアドレス変換部１７を用い
て生成する。アドレスメモリ１６から出力される前ペー
ジの入力アドレスの上位アドレスはアドレス変換部１７
で現ページに対する入力アドレスの上位アドレス（即ち
前ページに対する出力アドレスの上位アドレス）に変換
される。ここで得られた上位アドレスは遅延回路１８と
出力アドレス生成部２０に入力される。遅延回路１８へ
入力された前記上位アドレスは一定時間遅延させられて
入力アドレス生成部１９へ入力される。この遅延時間は
１ページ内の有効データが入力される時間をｍで割った
時間とし、しかも上記ｍが上位アドレスのとり得る数に
一致しているものとする。これにより入力アドレス生成
部１９へ入力される上位アドレスと出力アドレス生成部
２０へ入力する上位アドレスは異なるアドレスが入力さ
れ、しかも常に出力アドレス生成部２０へ入力される上
位アドレスが先行する。従って入力アドレス生成部１９
から出力される入力アドレスは出力アドレス生成部２０
から出力される出力アドレスと常に異なり、しかも出力
アドレスによって既に出力された後の位置を生成するこ
とが可能になる。このようにして第２実施例では、１ペ
ージの画像メモリだけで１ページ単位のデータ並べ替え
が実現できる。また第２の実施例では第１の実施例と異
なり、入出力アドレスを独立に生成できるため、より自
由な並べ替えが可能になる。例えば入力アドレスの下位
アドレスが画像入力に合わせてライン毎にアドレスを生
成し、出力アドレスの下位アドレスが画像出力に合わせ
て水平８画素、垂直４ライン毎のアドレスを生成するこ
とも可能である。さらに本実施例では入出力アドレスの
上位部分だけをアドレスメモリを用いて生成するため、
アドレスメモリのメモリ容量を削減することも可能にな
る。また本実施例では画像出力のタイミングが画像入力
のタイミングに対して遅延回路１８で遅延する時間分先
行することになる。しかしながら実際のＴＶ信号では１
ページの終わりには一定時間のブランキング期間が存在
する。このためこのブランキング期間を利用して画像出
力を先行することによって、前ページの入力が全て終わ
ってから出力を開始することが可能になる。
【００１５】次に第３の本発明の実施例を（図３）を用
いて説明する。（図３）の２１は画像入力部、２２は１
ページ分の画像メモリ、２３は画像出力部、２４はアド
レスメモリ、２５は第１アドレス変換部、２６は第２ア
ドレス変換部、２７は第３アドレス変換部、２８は第４
アドレス変換部、２９は第５アドレス変換部、３０はア
ドレスを一定時間遅延させる遅延回路、３１は入力アド
レス生成部、３２は出力アドレス生成部である。画像入
力部２１から入力される画像データは入力アドレス生成
部３１によって生成される入力アドレスに従って画像メ
モリに記録される。画像メモリ２２の出力は、出力アド
レス生成部３２によって生成される出力アドレスに従っ
て画像出力部２３へ出力される。またこれら入出力アド
レスのうち下位アドレスはそれぞれ入力アドレス生成部
３１および出力アドレス生成部３２の内部で発生され
る。これに対して入出力アドレスの上位アドレスは第２
の本発明と同様にアドレスメモリ２４と第１アドレス変
換部２５から第５アドレス変換部２９の合計５個のアド
レス変換部で生成される。本実施例では１ページの画像
情報を（図４）のように水平方向に５つの部分に分割
し、各部分毎に異なる並び替えを行う。従ってアドレス
メモリ２４から出力される前ページの入力アドレスの上
位アドレスは、まず５種類の集合に分類され、各々が
（図４）のどの領域に属するかによって第１アドレス変
換部２５から第５アドレス変換部２９のうちのどのアド
レス変換手段によって変換されるかが選択される。そこ
で選択されたアドレス変換手段で変換された上位アドレ
スは、遅延回路３０と出力アドレス生成部３２に入力さ
れる。遅延回路３０へ入力された前記上位アドレスは一
定時間遅延させられて入力アドレス生成部３１へ入力さ
れる。これにより入力アドレス生成部３１から出力され
る入力アドレスは出力アドレス生成部３２から出力され
る出力アドレスと常に異なり、しかも出力アドレスによ
って既に出力された後の位置を生成することが可能にな
る。第３実施例は第２の実施例に対して更にデータ並べ
替えの自由度を高めたものである。本実施例では（図
４）のように１ページを５つの部分に分割して並べ替え
るため、高能率符号化の効率改善や伝送路誤りの影響を
分散させるシャフリング処理等に適している。
いて説明する。（図３）の２１は画像入力部、２２は１
ページ分の画像メモリ、２３は画像出力部、２４はアド
レスメモリ、２５は第１アドレス変換部、２６は第２ア
ドレス変換部、２７は第３アドレス変換部、２８は第４
アドレス変換部、２９は第５アドレス変換部、３０はア
ドレスを一定時間遅延させる遅延回路、３１は入力アド
レス生成部、３２は出力アドレス生成部である。画像入
力部２１から入力される画像データは入力アドレス生成
部３１によって生成される入力アドレスに従って画像メ
モリに記録される。画像メモリ２２の出力は、出力アド
レス生成部３２によって生成される出力アドレスに従っ
て画像出力部２３へ出力される。またこれら入出力アド
レスのうち下位アドレスはそれぞれ入力アドレス生成部
３１および出力アドレス生成部３２の内部で発生され
る。これに対して入出力アドレスの上位アドレスは第２
の本発明と同様にアドレスメモリ２４と第１アドレス変
換部２５から第５アドレス変換部２９の合計５個のアド
レス変換部で生成される。本実施例では１ページの画像
情報を（図４）のように水平方向に５つの部分に分割
し、各部分毎に異なる並び替えを行う。従ってアドレス
メモリ２４から出力される前ページの入力アドレスの上
位アドレスは、まず５種類の集合に分類され、各々が
（図４）のどの領域に属するかによって第１アドレス変
換部２５から第５アドレス変換部２９のうちのどのアド
レス変換手段によって変換されるかが選択される。そこ
で選択されたアドレス変換手段で変換された上位アドレ
スは、遅延回路３０と出力アドレス生成部３２に入力さ
れる。遅延回路３０へ入力された前記上位アドレスは一
定時間遅延させられて入力アドレス生成部３１へ入力さ
れる。これにより入力アドレス生成部３１から出力され
る入力アドレスは出力アドレス生成部３２から出力され
る出力アドレスと常に異なり、しかも出力アドレスによ
って既に出力された後の位置を生成することが可能にな
る。第３実施例は第２の実施例に対して更にデータ並べ
替えの自由度を高めたものである。本実施例では（図
４）のように１ページを５つの部分に分割して並べ替え
るため、高能率符号化の効率改善や伝送路誤りの影響を
分散させるシャフリング処理等に適している。
【００１６】以上３つの実施例を用いて本発明を説明し
たが、本発明の構成は上記以外の様々な方法で実現可能
である。また第２、第３の実施例では画像メモリに対す
る入出力アドレスが独立である。これを利用して家庭用
ＶＴＲ等のジッターを持つ入力信号に対して、画像メモ
リの入力クロックを入力信号に同期させ、出力クロック
をそれ以後の信号処理クロックに同期したものを用いる
ことによって、入力のジッターを除去することも可能に
なる。
たが、本発明の構成は上記以外の様々な方法で実現可能
である。また第２、第３の実施例では画像メモリに対す
る入出力アドレスが独立である。これを利用して家庭用
ＶＴＲ等のジッターを持つ入力信号に対して、画像メモ
リの入力クロックを入力信号に同期させ、出力クロック
をそれ以後の信号処理クロックに同期したものを用いる
ことによって、入力のジッターを除去することも可能に
なる。
【００１７】最後に本発明の実施例は符号化時に利用す
る場合について説明しているが、本発明は復号時にも同
様に適用可能である。また本実施例は２フィールドを１
ページとする場合について説明しているが、１ページを
１フィールドまたは３フィールド以上に設定することも
可能である。
る場合について説明しているが、本発明は復号時にも同
様に適用可能である。また本実施例は２フィールドを１
ページとする場合について説明しているが、１ページを
１フィールドまたは３フィールド以上に設定することも
可能である。
【００１８】
【発明の効果】上記のような構成により本発明では、入
力画像データに対するアドレスを既に出力された画像デ
ータのアドレスに割り当てる。これによって１ページの
並べ替えを１ページ分の画像メモリで実現できるため、
従来例の１／２のメモリ量で動画像の並べ替えが可能に
なる。また各ページの入出力アドレスはアドレスメモリ
に記録された前ページのアドレスを用いて簡単に生成で
きる。これによって比較的簡単な制御で回路規模や消費
電力を大幅に減少させることが可能になる。さらに本発
明は入力信号のジッター除去にも利用可能である。
力画像データに対するアドレスを既に出力された画像デ
ータのアドレスに割り当てる。これによって１ページの
並べ替えを１ページ分の画像メモリで実現できるため、
従来例の１／２のメモリ量で動画像の並べ替えが可能に
なる。また各ページの入出力アドレスはアドレスメモリ
に記録された前ページのアドレスを用いて簡単に生成で
きる。これによって比較的簡単な制御で回路規模や消費
電力を大幅に減少させることが可能になる。さらに本発
明は入力信号のジッター除去にも利用可能である。
【図面の簡単な説明】
【図１】第１の本発明の実施例のブロック図である。
【図２】第２の本発明の実施例のブロック図である。
【図３】第３の本発明の実施例のブロック図である。
【図４】第３の本発明の実施例のアドレス変換部の説明
図である。
図である。
【図５】従来例のブロック化の説明図である。
【図６】従来例の並べ替え装置のブロック図である。
９ 画像メモリ １１ アドレスメモリ １２ アドレス変換部 １８ 遅延回路 １９ 入力アドレス生成部 ２０ 出力アドレス生成部
Claims (5)
- 【請求項１】 １フィールドまたは複数フィールドを１
ページとする場合に、入力される動画像データを前記各
ページ毎に画像メモリに記録してからブロック単位で並
べ換えて出力する装置で、前記１ページ分の画像メモリ
と前記１ページ分の画像メモリに対するアドレスを記録
するアドレスメモリを備え、任意の整数ｉに対してある
ページの第ｉ番目に記録する入力画像データに対する前
記画像メモリの入力アドレスがＡｉである場合に、その
同一ページで第ｉ番目に出力する画像データに対する前
記画像メモリの出力アドレスＢｉが Ｂｉ＝ｆ（Ａｉ）
なる関数ｆ（）で変換されるアドレス変換手段と、任意
の整数ｎに対して第ｎページ目の画像データを前記画像
メモリに記録する際に、前記画像メモリに記録されてい
る第ｎ−１ページ目の画像データで既に出力された画像
データのアドレスに前記ｎページ目の画像データを記録
するデータ記録手段と、前記データ記録手段でｎページ
目の画像データの第ｉ番目に記録する入力データに対す
る前記画像メモリの入力アドレスをＣｉとする場合に、
前記アドレスメモリのアドレスｉの示す領域に前記入力
アドレスＣｉを記録するアドレス記録手段と、前記ｎ番
目の画像データの第ｉ番目のデータを出力する際に、前
記アドレスメモリのアドレスｉに記録されている入力ア
ドレス（即ちＣｉ）を読みだし、この入力アドレスＣｉ
を用いて第ｎページ目の画像メモリの第ｉ番目の出力ア
ドレスＤｉを前記アドレス変換手段を用いてＤｉ＝ｆ
（Ｃｉ）として求める出力アドレス生成手段と、前記出
力アドレス生成手段によって得られた出力アドレスＤｉ
に記録されている画像データを出力する画像データ出力
手段とを備えたことを特徴とするデータ並べ替え装置。 - 【請求項２】 １フィールドまたは複数フィールドを１
ページとする場合に、入力される動画像データを前記各
ページ毎に画像メモリに記録してからブロック単位で並
べ換えて出力する装置で、前記１ページをｍ個の大ブロ
ックに分割し、まず前記大ブロック毎に並び替える第１
並べ替え手段と、次に前記大ブロック内で並べ替える第
２並べ替え手段とを備え、また第１並べ替え手段で前記
画像メモリの上位アドレスを制御し、第２並べ替え手段
で前記画像メモリの下位アドレスを制御する装置で、１
ページ分の画像メモリと前記ｍ個の大ブロックに対する
画像メモリの上位アドレスを記録するアドレスメモリを
備え、前記第１並び替え手段でｍ以下の任意の整数ｉに
対してあるページの第ｉ番目に記録する大ブロックに対
する前記画像メモリの上位アドレスがＡｉである場合
に、その同一ページで第ｉ番目に出力する大ブロックに
対する前記画像メモリの上位アドレスＢｉがＢｉ＝ｆ
（Ａｉ）なる関数ｆ（）で変換されるアドレス変換手段
と、任意の整数ｎに対して第ｎページ目の画像データを
前記画像メモリに記録する際に、前記画像メモリに記録
されている第ｎ−１ページ目の画像データで既に出力さ
れた大ブロックの画像データの上位アドレスに前記ｎペ
ージ目の大ブロックの画像データを記録するデータ記録
手段と、前記データ記録手段でｎページ目の画像データ
の第ｉ番目に記録する大ブロックの入力データに対する
前記画像メモリの上位アドレスをＣｉとする場合に、前
記アドレスメモリのアドレスｉの示す領域に前記上位ア
ドレスＣｉを記録するアドレス記録手段と、前記ｎ番目
の画像データの第ｉ番目の大ブロックのデータを出力す
る際に、前記アドレスメモリのアドレスｉに記録されて
いる上位アドレス（即ちＣｉ）を読みだし、この上位ア
ドレスＣｉを用いて第ｎページ目の画像メモリの第ｉ番
目の大ブロックの上位アドレスＤｉを前記アドレス変換
手段を用いてＤｉ＝ｆ（Ｃｉ）として求める出力アドレ
ス生成手段と、前記出力アドレス生成手段によって得ら
れた上位アドレスＤｉに記録されている大ブロックの画
像データを出力する画像データ出力手段とを備えたこと
を特徴とするデータ並べ替え装置。 - 【請求項３】 １フィールドまたは複数フィールドを１
ページとする場合に、入力される動画像データを前記各
ページ毎に画像メモリに記録してからブロック単位で並
べ換えて出力する装置で、前記１ページをｍ個の大ブロ
ックに分割し、まず前記大ブロック毎に並び替える第１
並べ替え手段と、次に前記大ブロック内で並べ替える第
２並べ替え手段とを備え、また第１並べ替え手段で前記
画像メモリの上位アドレスを制御し、第２並べ替え手段
で前記画像メモリの下位アドレスを制御する装置で、１
ページ分の画像メモリと前記ｍ個の大ブロックに対する
画像メモリの上位アドレスを記録するアドレスメモリを
備え、前記第１並び替え手段でｍ以下の任意の整数ｉに
対してあるページの第ｉ番目に記録する大ブロックに対
する前記画像メモリの上位アドレスがＡｉである場合
に、その同一ページで第ｉ番目に出力する大ブロックに
対する前記画像メモリの上位アドレスがＢｉがＢｉ＝ｆ
（Ａｉ）なる関数ｆ（）で変換されるアドレス変換手段
と、任意の整数ｎに対して、まず画像データが入力され
ないブランキング期間を利用して第ｎ−１ページ目の前
記大ブロックの整数倍分の画像データを出力する先行出
力手段と、それ以後は第ｎページ目の画像データを前記
画像メモリに記録する際に、前記画像メモリに記録され
ている第ｎ−１ページ目の画像データで既に出力された
大ブロックの画像データの上位アドレスに前記ｎページ
目の大ブロックの画像データを記録するデータ記録手段
と、前記データ記録手段でｎページ目の画像データの第
ｉ番目に記録する大ブロックの入力データに対する前記
画像メモリの上位アドレスをＣｉとする場合に、前記ア
ドレスメモリのアドレスｉの示す領域に前記上位アドレ
スＣｉを記録するアドレス記録手段と、前記ｎ番目の画
像データの第ｉ番目の大ブロックのデータを出力する際
に、前記アドレスメモリのアドレスｉに記録されている
上位アドレス（即ちＣｉ）を読みだし、この上位アドレ
スＣｉを用いて第ｎページ目の画像メモリの第ｉ番目の
大ブロックの上位アドレスＤｉを前記アドレス変換手段
を用いてＤｉ＝ｆ（Ｃｉ）として求める出力アドレス生
成手段と、前記出力アドレス生成手段によって得られた
上位アドレスＤｉに記録されている大ブロックの画像デ
ータを出力する画像データ出力手段とを備えたことを特
徴とするデータ並べ替え装置。 - 【請求項４】 １フィールドまたは複数フィールドを１
ページとする場合に、入力される動画像データを前記各
ページ毎に画像メモリに記録してからブロック単位で並
べ換えて出力する装置で、前記１ページをｍ個の大ブロ
ックに分割し、まず前記大ブロック毎に並び替える第１
並べ替え手段と、次に前記大ブロック内で並べ替える第
２並べ替え手段とを備え、また第１並べ替え手段で前記
画像メモリの上位アドレスを制御し、第２並べ替え手段
で前記画像メモリの下位アドレスを制御する装置で、１
ページ分の画像メモリと前記ｍ個の大ブロックに対する
画像メモリの上位アドレスを記録するアドレスメモリを
備え、前記ｍ個の大ブロックをｋ種類の集合に分類し、
前記第１並び替え手段で任意の整数ｉおよびｊ（ｊはｋ
以下の整数）に対して、あるページの第ｉ番目に記録す
るｊ番目の集合に属する大ブロックに対する前記画像メ
モリの上位アドレスがＡｉである場合に、その同一ペー
ジで第ｉ番目に出力するｊ番目の集合に属する大ブロッ
クに対する前記画像メモリの上位アドレスがＢｉがＢｉ
＝ｆｊ（Ａｉ）なる関数ｆｊ（）で変換されるｋ種類の
アドレス変換手段と、任意の整数ｎに対して、まず画像
データが入力されないブランキング期間を利用して第ｎ
−１ページ目の前記大ブロックの整数倍分の画像データ
を出力する先行出力手段と、それ以後は第ｎページ目の
画像データを前記画像メモリに記録する際に、前記画像
メモリに記録されている第ｎ−１ページ目の画像データ
で既に出力された大ブロックの画像データの上位アドレ
スに前記ｎページ目の大ブロックの画像データを記録す
るデータ記録手段と、前記データ記録手段でｎページ目
の画像データの第ｉ番目に記録するｊ番目の集合に属す
る大ブロックの入力データに対する前記画像メモリの上
位アドレスをＣｉとする場合に、前記アドレスメモリの
アドレスｉの示す領域に前記上位アドレスＣｉを記録す
るアドレス記録手段と、前記ｎ番目の画像データの第ｉ
番目の大ブロックのデータを出力する際に、前記アドレ
スメモリのアドレスｉに記録されている上位アドレス
（即ちＣｉ）を読みだし、この上位アドレスＣｉを用い
て第ｎページ目の画像メモリの第ｉ番目の大ブロックの
上位アドレスＤｉを前記ｋ種類のアドレス変換手段の１
つを用いてＤｉ＝ｆｊ（Ｃｉ）として求める出力アドレ
ス生成手段と、前記出力アドレス生成手段によって得ら
れた上位アドレスＤｉに記録されている大ブロックの画
像データを出力する画像データ出力手段とを備えたこと
を特徴とするデータ並べ替え装置。 - 【請求項５】 画像メモリに対するデータの入力タイミ
ングを入力画像信号の水平同期信号などに同期したクロ
ックに同期させ、画像メモリに対するデータの出力タイ
ミングを本並べ替え装置に接続する信号処理装置の処理
クロックに同期させることを特徴とする請求項２、３ま
たは４記載のデータ並べ替え装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026116A JP2553777B2 (ja) | 1991-02-20 | 1991-02-20 | データ並べ替え装置 |
| DE69128665T DE69128665T2 (de) | 1990-07-20 | 1991-07-19 | Datenmischendes Gerät |
| EP91306624A EP0467717B1 (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
| KR1019910012461A KR940011603B1 (ko) | 1990-07-20 | 1991-07-20 | 데이터 셔플링장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3026116A JP2553777B2 (ja) | 1991-02-20 | 1991-02-20 | データ並べ替え装置 |
| US07/733,211 US5440706A (en) | 1990-07-20 | 1991-07-19 | Data shuffling apparatus possessing reduced memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04265083A JPH04265083A (ja) | 1992-09-21 |
| JP2553777B2 true JP2553777B2 (ja) | 1996-11-13 |
Family
ID=26363854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3026116A Expired - Fee Related JP2553777B2 (ja) | 1990-07-20 | 1991-02-20 | データ並べ替え装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553777B2 (ja) |
-
1991
- 1991-02-20 JP JP3026116A patent/JP2553777B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04265083A (ja) | 1992-09-21 |
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