JPH08307875A - 画像メモリ装置および動きベクトル検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ領域を有効利用し、簡易な構成によ
り、安定して高速に、かつ効率よくアクセスすることが
できる画像メモリ装置およびそれを備える動きベクトル
検出回路を提供する。 【構成】 アドレス生成部１６６は、フレームメモリ１
６９に書き込むべき画像データにつき書き込みアドレス
を生成する。メモリ制御部１６５は、書き込みアドレス
が同一Ｙアドレスで、Ｘアドレスが連続した画像データ
を、Ｘアドレスの１ページモード長毎に２つのバンクに
交互に書き込み、同一Ｘアドレスを有する画像データの
Ｙアドレスが１異なる毎に２つのバンクに交互に書き込
むとともに、指定された矩形領域に対し、同一Ｙアドレ
スを有する矩形領域内の画像データを含む奇数個連続し
たページモード長からなる最小の区間を判定し、画像デ
ータのＹアドレスが１異なる毎に判定した区間を前記２
つの記憶領域から交互に読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル画像処理にお
けるアクセス効率の高い画像メモリおよび前記画像メモ
リを備える動きベクトル検出回路に関する。

【０００２】

【従来の技術】動画像は、一般に、一定範囲内の時間間
隔で与えられる１画面分の静止画像の列によって表わさ
れる。以下、一定時間間隔で与えられる１画面分の静止
画像の１つを「フレーム」という。近年、このような静
止画像をディジタルデータに変換し、記録あるいは伝送
するための種々の技術が開発されている。しかし、本
来、画像を表すデータのデータ量は他のデータと比べて
非常に大きいため、動画像を表すデータを記録あるいは
伝送するに際しては、動き補償を用いた動画像の予測符
号化、例えば、ＣＣＩＴＴ勧告Ｈ．２６１およびＭＰＥ
Ｇ（Motion PictureImage Coding Experts Group）など
の圧縮技術により、相互に相関性の高い画像同士の差分
を用いることによって、処理されるデータ量の低減が図
られている。

【０００３】動き補償付きフレーム間予測符号化では、
ある時点のフレームである着目画像を所定の大きさの矩
形領域に分割してその１つを探索単位とし、着目画像中
の１つの探索単位に対して、着目画像の前後に入力され
たフレームのうち着目画像に応じて予め定められた１フ
レームである参照画像の所定の探索範囲内で当該探索単
位との相関性が最も高い画像が探索される。これによ
り、参照画像内において、着目画像中の探索単位との相
関性が最も高い画像を指し示す動きベクトルが検出され
る。さらに、着目画像の探索単位毎に、参照画像中の相
関性の最も高い画像との画像内容の差分が符号化される
とともに、対応する動きベクトルも符号化される。

【０００４】また、ＭＰＥＧでは、双方向動き予測フレ
ームが定義されている。双方向動き予測フレームとは、
そのフレーム（着目画像）より以前に入力されたフレー
ムを参照画像とする順方向の動きベクトルと、そのフレ
ーム（着目画像）より後に入力されたフレームを参照画
像とする逆方向の動きベクトルとが検出され、順逆両方
向の動きベクトルに指し示された画像のうち、当該フレ
ーム（着目画像）内の同一探索単位に対して相関性がよ
り高い画像との差分と、それに対応する動きベクトルと
が符号化されるフレームをいう。あるいは、双方向動き
予測フレームについては、順逆両方向の動きベクトルに
指し示されたそれぞれの画像との差分の平均と、それぞ
れの動きベクトルとが符号化される。

【０００５】さらに、ＭＰＥＧ２では、１フレームをト
ップフィールドとボトムフィールドとに分けて、それぞ
れに動きベクトルを検出するフィールド間予測符号化が
サポートされている。前記トップフィールドとは、入力
ビデオデータをインタレースしたときの奇数フィールド
に対応する画像をいい、前記ボトムフィールドとは、偶
数フィールドに対応する画像をいう。なお、フィールド
間予測符号化については、図２８を用いて後述し、以下
では、フレーム間予測符号化の場合について説明する。

【０００６】図２４は、従来の画像符号化装置５０の概
略的構成を示すブロック図である。画像符号化装置５０
は、フレームリオーダリング部５１、フォワード動きベ
クトル検出部５２、バックワード動きベクトル検出部５
３、動きベクトルリオーダリング部５４および画像圧縮
符号化部５５を備える。フレームリオーダリング部５１
は、前処理を施された入力ビデオデータとして一定時間
間隔で入力された数フレームの画像データを蓄えるとと
もに、フォワード動きベクトル検出部５２、バックワー
ド動きベクトル検出部５３および画像圧縮符号化部５５
に対し、これから符号化を行うフレームの符号化対象画
像データおよびその参照画像データを供給する。

【０００７】フォワード動きベクトル検出部５２は、供
給された符号化対象画像データおよびその参照画像デー
タから時間的に順方向のフレーム間動きベクトルを検出
し、動きベクトルリオーダリング部５４へ出力する。な
お、このフォワード動きベクトル検出部５２および後述
のバックワード動きベクトル検出部５３は、同様の構成
からなり、その動きベクトル検出方法については、図２
６および図２５を用いて、後に詳述する。

【０００８】バックワード動きベクトル検出部５３は、
供給された符号化対象画像データおよび参照画像データ
から時間的に逆方向のフレーム間動きベクトルを検出
し、動きベクトルリオーダリング部５４へ出力する。動
きベクトルリオーダリング部５４は、検出された動きベ
クトルを数フレーム分蓄え、フレームリオーダリング部
５１の出力する符号化対象画像データに該当する動きベ
クトルデータを画像圧縮符号化部５５に供給する。

【０００９】画像圧縮符号化部５５は、符号化対象画像
データ、参照画像データおよび動きベクトルデータを用
いて入力ビデオデータを符号化する。前記動きベクトル
検出方法としては、大別して、テレスコピック探索とノ
ン・テレスコピック探索との２つの方法が知られてい
る。この２つは、参照画像内の探索範囲設定方法が異な
る動きベクトル検出方法である。

【００１０】以下、画像の走査線の方向を画像の水平方
向、それに直交する方向を画像の垂直方向とし、着目画
像から参照画像までのフレーム間隔をフレーム間距離と
して説明する。また、以下では、探索単位の垂直方向の
幅をＨとし、水平方向の幅をＤとする。図２５は、ノン
・テレスコピック探索およびテレスコピック探索による
動きベクトル検出方法を示す説明図である。図２５
（ａ）は、ノン・テレスコピック探索の場合およびテレ
スコピック探索においてフレーム間距離が１の場合、参
照画像中において着目画像中の探索単位と同一位置にあ
る等大の領域を中心として見た実際の動きベクトル探索
範囲を示す。図２５（ｂ）はテレスコピック探索におい
てフレーム間距離が２の場合、図２５（ｃ）はテレスコ
ピック探索においてフレーム間距離が３の場合につい
て、実際の動きベクトル探索範囲と見かけ上の動きベク
トル探索範囲とを示す。また、図２６は、ノン・テレス
コピック探索およびテレスコピック探索におけるフレー
ム間距離と探索範囲との関係を垂直方向の探索幅につい
て示す説明図である。図２６（ａ）はノン・テレスコピ
ック探索について、図２６（ｂ）はテレスコピック探索
について、上記関係を示す。

【００１１】ノン・テレスコピック探索では、一般に、
着目画像中の探索単位に対応して、参照画像中で動きベ
クトルを検出するための探索範囲は、着目画像から参照
画像までのフレーム間距離にかかわらず、参照画像中に
おいて着目画像中の探索単位と同一位置にある等大の領
域を中心とした、一定の大きさで定められる矩形領域で
ある。例えば、図２５（ａ）に示すように、参照画像中
において着目画像中の探索単位と同一位置にある水平方
向にＤ、垂直方向にＨの幅の等大の矩形領域を中心とし
て、水平方向に±Ｄ、垂直方向±Ｈの幅で動きベクトル
検出の探索範囲が設定される。すなわち、図２６（ａ）
に示すように、ノン・テレスコピック探索では、フレー
ム間距離が１、２あるいは３の場合にかかわらず、参照
画像における探索範囲の垂直方向の幅は３Ｈであり、水
平方向の幅は３Ｄである。

【００１２】テレスコピック探索では、ノン・テレスコ
ピック探索と同様、参照画像中における着目画像中の探
索単位と等大の矩形領域を中心に、水平方向に±Ｄ、垂
直方向±Ｈというような探索範囲が設定される。例え
ば、動きベクトル検出のために実際に、着目画像との相
関性が最も高い画像の探索が行われる探索範囲は、テレ
スコピック探索においても垂直方向の幅は３Ｈであり、
水平方向の幅は３Ｄである。しかし、テレスコピック探
索では、一定範囲内の時間間隔で与えられた各フレーム
内で移動していく画像の動きに追従して探索範囲を移動
する意図により、着目画像中の探索単位との相関性が最
も高い画像、すなわち、着目画像からのフレーム間距離
が１小さい参照画像において検出された動きベクトルに
指示されている画像を中心とするよう探索範囲のオフセ
ットが設定される。このため、参照画像中における着目
画像中の探索単位と同一位置にある矩形領域を中心とし
て見た場合、参照画像のフレーム間距離が大きくなるほ
ど、各参照画像において探索範囲が設定されうる領域、
すなわち、見かけ上の探索範囲が大きくなっている。

【００１３】図２５を用いて具体的に説明すると、着目
画像からの参照画像のフレーム間距離が２以上の場合、
まず、図２５（ａ）に示すように、着目画像からのフレ
ーム間距離が１であるフレームを参照画像とし、着目画
像内の各探索単位について動きベクトルが検出される。
この動きベクトル検出の探索範囲は、参照画像中におい
て着目画像中の探索単位と同一位置にある領域を中心と
し、垂直方向に３Ｈ、水平方向に３Ｄの領域である。図
２５（ａ）では、前記探索範囲の右下隅の探索単位が、
着目画像中の探索単位に対して最も相関性の高い画像と
して検出され、図のような動きベクトルが検出されてい
る。

【００１４】次に、図２５（ｂ）に示すように、フレー
ム間距離が２となるフレームを参照画像とし、着目画像
内の各探索単位について動きベクトルが検出される。こ
の際、フレーム間距離が１の参照画像において検出され
た図２５（ａ）の動きベクトルから、フレーム間距離が
２の参照画像中の探索範囲のオフセットが設定される。
前記オフセットは、フレーム間距離が１の参照画像中で
着目画像中の前記探索単位に対して最も相関性の高かっ
た領域が探索範囲の中心に位置するよう設定される。図
２５（ｂ）に示すように、この探索範囲においても、右
下隅の領域が着目画像中の探索単位に対して最も相関性
の高い画像として検出されており、同図に示す動きベク
トルが検出されている。

【００１５】このように、フレーム間距離が２の参照画
像においては、動きベクトル検出の探索範囲は、着目画
像中の探索単位と同一位置にある領域から見て、一定の
領域に定まらず、当該参照画像よりフレーム間距離が１
小さい、フレーム間距離が１の参照画像において検出さ
れた動きベクトルに応じて異なる位置に設定される。具
体的には、着目画像中の探索単位と同一位置にある等大
の矩形領域を中心として、最大、垂直方向に５Ｈ、水平
方向に５Ｄの見かけ上の探索範囲内で定められる。

【００１６】以降、図２５（ａ）から図２５（ｃ）に示
すように、フレーム間距離が１小さい参照画像における
動きベクトルから、次の参照画像における探索範囲のオ
フセットが設定され、順次、動きベクトルが検出され
る。このため、参照画像中において、着目画像中の探索
単位と同一位置にある領域を中心とした見かけ上の探索
範囲は、着目画像からのフレーム間距離が大きくなるに
従って、拡大することになる。

【００１７】一般に、動きベクトル検出回路（図２４の
構成では、それぞれフォワード動きベクトル検出部５
２、バックワード動きベクトル検出部５３が対応す
る。）は、探索範囲が大きいほど、動きベクトル検出精
度が向上し、符号化画像の高画質化に貢献することが知
られている。従って、図２５に示したように、テレスコ
ピック探索は、ノン・テレスコピック探索に比べ見かけ
上の探索範囲が広がっているため、より予測画像の精度
が高く、高画質化に有利である。

【００１８】しかし、前記動きベクトル検出回路におい
ては、ノン・テレスコピック探索を行う場合でも、着目
画像の１つの探索単位内の画像を表すデータ量に対し、
参照画像の探索範囲内のデータ量は、画像によっても異
なるが、数倍以上になる。例えば、画素数で比較する
と、探索単位のサイズが１６画素×１６画素で、探索範
囲が前記探索単位のサイズに対して±１６画素×±１６
画素の領域の場合、探索範囲の総画素数は４８画素×４
８画素となるので着目画像の９倍になる。このような参
照画像データを、着目画像中の各探索単位について動き
ベクトルを検出する際に、その都度、入力する場合に
は、動きベクトル検出回路において参照画像データの入
力に要求されるバンド幅は、着目画像の入力に要求され
るバンド幅の約９倍になる。

【００１９】これに対して、公開特許公報平４−５３３
８９に開示されているように、着目画像中の１つの探索
単位に対応する探索範囲内の参照画像データをすべて、
キャッシュメモリ内に保持し、着目画像中で隣合う探索
単位に共通した探索範囲の参照画像データがキャッシュ
メモリ内に保持されている状態で、共通でない部分の参
照画像データのみが新たに入力されるように工夫し、参
照画像データ入力のバンド幅を低減する試みがなされて
いる。

【００２０】図２７は、着目画像中で隣り合う２つの探
索単位ＭＢ１、探索単位ＭＢ２に共通した探索範囲を示
す説明図である。図２７（ａ）は、ノン・テレスコピッ
ク探索およびフレーム間距離が１の参照画像のテレスコ
ピック探索における前記探索範囲を示す。図２７（ｂ）
はフレーム間距離が２の参照画像における場合、図２７
（ｃ）はフレーム間距離が３の参照画像における場合の
テレスコピック探索の前記探索範囲を示す。図２７にお
いて、探索単位ＭＢ１、探索単位ＭＢ２に共通する探索
範囲は、斜線部で示す。

【００２１】図２７（ａ）に示すように、ノン・テレス
コピック探索では、着目画像中の隣合う探索単位ＭＢ
１、探索単位ＭＢ２に共通の探索範囲は、参照画像のフ
レーム間距離にかかわらず、探索単位ＭＢ１および探索
単位ＭＢ２に対して一定の領域であり、探索単位ＭＢ
１、探索単位ＭＢ２それぞれに対して設定される探索範
囲に比較して大きな割合を占める。従って、ノン・テレ
スコピック探索では、上記試みは有効であって、動きベ
クトルを検出する都度、着目画像中の各探索単位に対す
る探索範囲の参照画像データを入力する場合に比べて、
参照画像データ入力のバンド幅を有効に低減することが
できる。

【００２２】ところが、テレスコピック探索において
は、フレーム間距離が１の場合は、ノン・テレスコピッ
ク探索と同様に、着目画像中で隣合う探索単位ＭＢ１、
探索単位ＭＢ２に共通した探索範囲は一定の領域で、着
目画像中のそれぞれ１つの探索単位に対して参照される
探索範囲に比べて大きな割合を占めるが、図２７（ｂ）
および図２７（ｃ）に示すように、フレーム間距離が２
以上の場合は、着目画像中で隣合う探索単位ＭＢ１、探
索単位ＭＢ２のそれぞれに与えられるオフセットが必ず
しも等しいとは限らず、着目画像中で隣合う探索単位Ｍ
Ｂ１、探索単位ＭＢ２に共通した探索範囲は一定の領域
とはならない。そればかりでなく、図２７（ｃ）に示す
ように、着目画像中で隣合う探索単位ＭＢ１および探索
単位ＭＢ２のそれぞれに対する探索範囲が、全く共通の
領域を持たない場合も生じる。

【００２３】そのため、テレスコピック探索を用いる動
きベクトル検出回路では、着目画像中のひとつの探索単
位に対応する探索範囲の参照画像データは、それに隣り
合う探索単位、すなわち、次に動きベクトルが検出され
る探索単位に対応した探索範囲の参照画像データとして
利用することが困難である。しかし、前述の例と同様に
してキャッシュメモリを利用し、参照画像データの入力
バンド幅の低減を図る方法として、動きベクトル検出の
ための実際の探索範囲に代えて、フレーム間距離が最大
となる参照画像における見かけ上の探索範囲をキャッシ
ュメモリに保持する方法が考えられる。

【００２４】上記方法においては、例えば、最大フレー
ム間距離が３の場合には、着目画像中の１つの探索単位
から、それに隣り合う次の探索単位についての動きベク
トルを検出する際に、探索範囲として新たに入力すべき
参照画像データの領域はＤ×７Ｈであり、着目画像中の
各探索単位について保持するべき参照画像データの領域
は７Ｄ×７Ｈとなる。例えば、探索単位のサイズが１６
画素×１６画素で、探索範囲が前記探索単位のサイズに
対して±１６画素×±１６画素の領域の場合、フレーム
間距離が３の参照画像の動きベクトルを求めるために
は、１１２画素×１１２画素の領域の参照画像データを
キャッシュメモリに蓄えておかなければならない。それ
はフレーム間距離が１の場合に必要なキャッシュメモリ
の約５．４倍にあたり、ＬＳＩ化には不利である。その
ため、多くの場合、動きベクトル検出方法として、ノン
・テレスコピック探索が用いられている。

【００２５】これに対し、テレスコピック探索を用いる
ための他の参照画像データ入力方法として、着目画像中
の各探索単位に対応した探索範囲の参照画像データを、
動きベクトル検出の都度、すべて入力する方法につい
て、さらに検討する。なお、以上に説明したように、着
目画像内の各探索単位について、それぞれ、対象とする
参照画像まで、フレーム間距離が１のフレームから順
次、動きベクトルを検出していく場合には、１フレーム
時間内に参照画像メモリ内に書き込まれ、読み出される
べき参照画像データの量および１フレーム時間内に行な
うべき動きベクトル検出の計算量が、ともに、簡易な構
成でリアルタイム処理までを行なおうとする動きベクト
ル検出回路にとっては、非現実的な量となってしまう。
このため、以下では、フレーム間距離が１のフレームか
ら順次、すでに検出されている動きベクトルに基づい
て、対象とする参照画像における探索範囲のオフセット
を設定し、動きベクトルを検出する場合について検討す
る。この場合、時間的に連続するフレーム内を画像が変
形しながら移動するときには、テレスコピック探索が必
ずしも有効でない場合を生じるが、画像が変形しないで
移動するときには有効である。

【００２６】探索単位のサイズを１６画素×１６画素、
探索範囲を前記探索単位のサイズに対して±１６画素×
±１６画素の領域とした場合、探索単位当たりの参照画
像は４８画素×４８画素となる。入力ビデオデータをＮ
ＴＳＣ（National Television System Comitee:７２０
画素×４８０画素、３０フレーム／秒、画素レート１
３．５ＭＨｚ）とすると、動きベクトル検出をリアルタ
イムに行なう時の探索単位あたりに与えられる時間は、
およそ１９μ秒（１６×１６×７４ｎ秒）になり、その
時間内にその探索単位に対応するすべての参照画像デー
タを動きベクトル検出回路に入力するための転送レート
は、およそ１２０Ｍ画素／秒以上になる。これが、テレ
スコピック探索での参照画像メモリと動きベクトル検出
ユニットとの間に必要な転送レートになる。

【００２７】また、図２８を用いて後述するように、動
きベクトル検出の画像単位をインタレースによるフィー
ルドとし、探索単位のサイズを１６画素×１６画素、探
索範囲を前記探索単位のサイズに対して±１６画素×±
８画素の領域とした場合、探索単位当たりの参照画像デ
ータはフィールドあたり４８画素×３２画素、フレーム
あたり４８画素×６４画素となり、前記転送レートはお
よそ１６０Ｍ画素／秒以上になる。以下、テレスコピッ
ク探索を用いたリアルタイム動きベクトル検出処理にお
いて、参照画像メモリと動きベクトル検出ユニットとの
間に必要な転送レートを１６０Ｍ画素／秒として説明す
る。

【００２８】また、画素あたりのデータ量を８ビットと
すると、ＮＴＳＣによる１フレームの画像を保持するた
めに必要なメモリ容量はおよそ２．６Ｍビットとなる。
これに対し、入力ビデオデータをＰＡＬ（phase altern
ation line:７２０画素×５７６画素、２５フレーム／
秒、画素レート１３．５ＭＨｚ）とすると、１フレーム
の画像を保持するために必要なメモリ容量は３．３Ｍビ
ットとなり、ＨＤＴＶ（high-definition television）
などではさらに増える。

【００２９】すなわち、テレスコピック探索を用いたリ
アルタイム動きベクトル検出回路においては、非常に高
速なアクセスを可能とする大容量のメモリが必要にな
る。大容量のメモリを構成するにはＤＲＡＭ（dynamic
RAM）が有利であるが、ＤＲＡＭのＣＡＳ（column addr
ess strobe）サイクルは５０ナノ秒以下（２０ＭＣＡＳ
サイクル／秒以上）を実現するのは難しく、１６０Ｍ画
素／秒の転送レートを実現するためにはページ切り替え
時のＲＡＳ（row address strobe）の再立ち上げ時間に
よる転送効率の低下を無視したとしても８並列６４ビッ
ト程度のデータバス構成が必要となり、データバス幅は
膨大になる。

【００３０】また、ＲＡＳの立ち上げ時間による転送効
率の低下を避けるためには、独立した記憶領域（バン
ク）を交互にアクセスするインターリーブ構成などをと
る必要があり、２バンクのインターリーブとすれば１６
並列１２８ビットのデータバス構成となり、さらにバス
幅を増大させる。しかし、インターリーブ機能を装備し
た高速な同期型ＤＲＡＭを利用すれば、現在入手できる
ものでも（例えば、日立製作所製 ＨＭ５２４１６０５
シリーズなど）２バンクのインターリーブメモリが１チ
ップ化されており、またＣＡＳサイクルも４０Ｍサイク
ル／秒程度を容易に実現できる。この同期型ＤＲＡＭに
よって１６０Ｍ画素／秒の転送レートを実現するには４
並列３２ビット程度でよい。

【００３１】図２９は、ＭＰＥＧに従う従来の動きベク
トル検出回路５６の構成を示すブロック図である。図２
９に示す動きベクトル検出回路５６は、図２４のフォワ
ード動きベクトル検出部５２およびバックワード動きベ
クトル検出部５３のそれぞれに対応している。図２４の
フォワード動きベクトル検出部５２およびバックワード
動きベクトル検出部５３では、フレームを単位として動
きベクトルの検出を行ったが、ここでは、インタレース
によるフィールドごとに動きベクトルの検出を行う。

【００３２】図２９に示すように、動きベクトル検出回
路５６は、トップフィールド参照画像メモリ５７、ボト
ムフィールド参照画像メモリ５８および動きベクトル探
索ユニット５９を備える。動きベクトル探索ユニット５
９は、さらに、キャッシュメモリ６０、キャッシュメモ
リ６１およびローカルメモリ６２を備える。なお、動き
ベクトル検出回路５６に入力される符号化対象画像デー
タおよび参照画像データは、予めトップフィールドとボ
トムフィールドとに分けられ、それぞれ、トップフィー
ルド参照画像メモリ５７およびボトムフィールド参照画
像メモリ５８に入力される。

【００３３】また、図２８は、ＭＰＥＧ２のＭ＝１フィ
ールド構造を有する符号化対象画像データおよび参照画
像データを時系列で示した説明図である。図２８におい
て、「Ｉ０ｔ」は、そのフィールドが０番目のフレーム
のトップフィールドで、ピクチャ構造がＩピクチャであ
ることを示し、「Ｐ２ｂ」は、そのフィールドが２番目
のフレームのボトムフィールドで、ピクチャ構造がＰピ
クチャであることを示している。なお、ＭＰＥＧ２のＭ
＝１フィールド構造とは、ＰピクチャとＩピクチャある
いはＰピクチャとのフィールド間隔が１であることを示
す。また、Ｉピクチャとは動き補償を行わないフィール
ド内符号化画像をいい、Ｐピクチャとは時間的に前のフ
ィールドを参照画像として順方向動き補償が行われるフ
ィールド間予測符号化画像をいう。

【００３４】トップフィールド参照画像メモリ５７は、
参照画像データのトップフィールドを記憶する。図２８
に示すように、参照画像データのトップフィールドは、
符号化対象画像データがトップフィールドからボトムフ
ィールドに移る時に更新される。ボトムフィールド参照
画像メモリ５８は、トップフィールド参照画像メモリ５
７と同様の構成からなり、参照画像データのボトムフィ
ールドを記憶する。参照画像のボトムフィールドは符号
化対象画像データがボトムフィールドからトップフィー
ルドに移る時に更新される。

【００３５】このように、参照画像メモリを同期型ＤＲ
ＡＭでトップフィールド参照画像メモリ５７とボトムフ
ィールド参照画像メモリ５８とに分離して構成する場
合、１６０Ｍ画素／秒の転送レートを実現するには、参
照画像のフレームあたり４画素並列に読み出す必要があ
ることから、それぞれのフィールドは２画素並列に読み
出す必要がある。従って、トップフィールド参照画像メ
モリ５７およびボトムフィールド参照画像メモリ５８で
は、それぞれ、同一アドレスに２画素のデータを保持す
る。

【００３６】動きベクトル探索ユニット５９は、トップ
フィールド参照画像メモリ５７およびボトムフィールド
参照画像メモリ５８に対して、読み出しアドレスおよび
読み出し制御信号を生成して、２画素データずつ参照画
像データを読み出し、入力される符号化対象画像データ
の動きベクトルを検出する。また、動きベクトル探索ユ
ニット５９は、１フィールドの符号化対象画像データに
ついて、それぞれ、その符号化対象画像データより以前
に入力された連続する２フィールドを参照画像として、
それぞれ動きベクトルを検出する。例えば、符号化対象
画像データＰ２ｔの動きベクトルとして、参照画像Ｐ１
ｔを参照画像とする動きベクトルと、参照画像Ｐ１ｂを
参照画像とする動きベクトルとが検出される。さらに、
動きベクトル探索ユニット５９は、リアルタイムに動き
ベクトルを検出する場合には、１つのフレームが入力さ
れてから次のフレームが入力されるまでの間に、当該フ
レーム中のトップフィールドおよびボトムフィールドの
両方の符号化対象画像データについて、動きベクトルを
検出する。

【００３７】キャッシュメモリ６０は、２探索範囲分程
度の記憶領域を有し、トップフィールド参照画像メモリ
５７から読み出された参照画像データを、着目画像中の
探索単位に対応する探索範囲の領域分、蓄える。キャッ
シュメモリ６１は、２探索範囲分程度の記憶領域を有
し、ボトムフィールド参照画像メモリ５８から読み出さ
れた参照画像データを、着目画像中の探索単位に対応す
る探索範囲の領域分、蓄える。前記キャッシュメモリ６
０およびキャッシュメモリ６１に蓄えられた参照画像デ
ータは、動きベクトル探索ユニット５９によって読み出
し制御され、動きベクトル検出処理に都合がよい順に読
み出される。

【００３８】ローカルメモリ６２は、入力される符号化
対象画像データを記憶する。ところで、上記構成におい
て、キャッシュメモリ６０、６１を利用する回路の性質
上、キャッシュメモリ６０、６１への書き込み時間と読
み出し時間とはバランスしている必要がある。それは、
動きベクトル探索ユニット５９が、例えば、キャッシュ
メモリ６０から読み出しを行なっている時間内に、キャ
ッシュメモリ６０内の空いている記憶領域内に次に使う
参照画像データを書き込んでおく必要があるからであ
る。このことは、キャッシュメモリ６１に対しても、同
様である。さもなくば、動きベクトル探索ユニット５９
は、次に使われる参照画像データがキャッシュメモリ６
０、６１に書き終わるのを待たなければならず、その
分、回路動作周波数を上げなければならなくなり、不都
合である。

【００３９】従って、参照画像メモリ（図２９では、ト
ップフィールド参照画像メモリ５７、ボトムフィールド
参照画像メモリ５８のそれぞれを指す。）からの読み出
しは、探索範囲の読み出しに最も長い時間を要し、参照
画像メモリからの読み出し効率が最悪となる場合におい
ても、その読み出しが、１探索単位の動きベクトル検出
が終了する時間内に終了する必要があり、１探索単位の
動きベクトル検出が終了する時間内に、参照画像メモリ
からの読み出しを終了できない場合を生じるときには、
それに合わせて読み出し動作周波数を上げる必要があ
る。また、書き込みの場合も同様である。

【００４０】上記のように、参照画像データの動きベク
トル探索ユニット５９への読み出しは非常に高速であ
り、図２８に示した参照画像の切り替え更新時には、新
しい参照画像データを参照画像メモリに書き込む必要が
ある。例えば、図２８に示した符号化対象画像データＰ
２ｔがローカルメモリ６２に入力されるときには、参照
画像Ｐ１ｔと参照画像Ｐ１ｂとがすでにトップフィール
ド参照画像メモリ５７とボトムフィールド参照画像メモ
リ５８とに書き込まれていなければならない。参照画像
Ｐ１ｔは、符号化対象画像データＰ１ｂの動きベクトル
が検出される際にすでにトップフィールド参照画像メモ
リ５７に書き込まれているが、参照画像Ｐ１ｂは、ボト
ムフィールド参照画像メモリ５８内の参照画像Ｐ０ｂを
読み出しながら符号化対象画像データＰ１ｂの動きベク
トルが検出されている間に、ボトムフィールド参照画像
メモリ５８内への書き込みが完了されていなければなら
ない。この参照画像メモリへの参照画像データの書き込
みと、動きベクトル探索ユニット５９への読み出しとを
同時、もしくは、時分割で行なう場合には、参照画像メ
モリの動作周波数をさらに向上させる必要があり、不都
合である。

【００４１】図３０は、バッファメモリ７３、７４を備
える従来の参照画像メモリ７９の構成を示すブロック図
である。ここで、参照画像メモリ７９は、図２９のトッ
プフィールド参照画像メモリ５７およびボトムフィール
ド参照画像メモリ５８のそれぞれに対応する。参照画像
メモリ７９は、データセレクタ７０、２つのアドレスセ
レクタ７１、２つの制御信号セレクタ７２、バッファメ
モリ７３、バッファメモリ７４および２つの３ステート
バッファ７８を備える。また、動きベクトル探索ユニッ
ト５９は、キャッシュメモリ７５、読み出しアドレス生
成回路７６および読み出し制御回路７７を備える。

【００４２】データセレクタ７０は、バッファメモリ７
３またはバッファメモリ７４から読み出される参照画像
データを選択的にキャッシュメモリ７５に出力する。２
つのアドレスセレクタ７１のうち、一方のアドレスセレ
クタ７１はバッファメモリ７３に、他方のアドレスセレ
クタ７１はバッファメモリ７４に接続される。２つのア
ドレスセレクタ７１には、それぞれ、参照画像書き込み
アドレスおよび読み出しアドレス生成回路７６からの参
照画像読み出しアドレスが入力されており、バッファメ
モリ７３に接続されているアドレスセレクタ７１は、バ
ッファメモリ７３に参照画像データが書き込まれるとき
にはバッファメモリ７３に参照画像書き込みアドレスを
選択的に出力する。これと同時に、バッファメモリ７４
に接続されているアドレスセレクタ７１は、バッファメ
モリ７４に読み出しアドレスを選択的に出力する。

【００４３】２つの制御信号セレクタ７２のうち、一方
の制御信号セレクタ７２はバッファメモリ７３に、他方
の制御信号セレクタ７２はバッファメモリ７４に接続さ
れる。２つの制御信号セレクタ７２には、それぞれ、参
照画像書き込み制御信号および読み出し制御回路７７か
らの参照画像読み出し制御信号が入力されており、バッ
ファメモリ７３に接続されている制御信号セレクタ７２
は、バッファメモリ７３に参照画像データが書き込まれ
るときにはバッファメモリ７３に参照画像書き込み制御
信号を選択的に出力する。これと同時に、バッファメモ
リ７４に接続されている制御信号セレクタ７２は、バッ
ファメモリ７４に読み出し制御信号を選択的に出力す
る。

【００４４】バッファメモリ７３およびバッファメモリ
７４は、それぞれ、接続されているアドレスセレクタ７
１および制御信号セレクタ７２から入力される読み出し
／書き込みアドレスおよび読み出し／書き込み制御信号
に従って、参照画像データの更新毎に、参照画像データ
の書き込みと読み出しとが並行して、交互に行われ、そ
れぞれ、１フィールド分の参照画像データを記憶する。
具体的には、例えば、図２８に示した符号化対象画像デ
ータが入力されるタイミングで、まず、バッファメモリ
７３にフィールド内符号化画像Ｉ０ｔが書き込まれたと
すると、次のフィールド間予測符号化画像Ｐ０ｂは、バ
ッファメモリ７４に書き込まれる。フィールド間予測符
号化画像Ｐ０ｂがバッファメモリ７４に書き込まれいる
間、これと並行して、バッファメモリ７４からフィール
ド内符号化画像Ｉ０ｔが読み出され、フィールド内符号
化画像Ｉ０ｔを参照画像とした、フィールド間予測符号
化画像Ｐ０ｂの動きベクトルの検出が行われる。

【００４５】キャッシュメモリ７５は、動きベクトル検
出の探索範囲としてデータセレクタ７０から入力される
参照画像データを記憶する。読み出しアドレス生成回路
７６は、バッファメモリ７３およびバッファメモリ７４
の読み出しアドレスを生成する。読み出し制御回路７７
は、バッファメモリ７３およびバッファメモリ７４の読
み出し制御信号を出力する。

【００４６】２つの３ステートバッファ７８は、バッフ
ァメモリ７３に接続されるデータバスおよびバッファメ
モリ７４に接続されるデータバスのそれぞれを選択的に
ドライブする。具体的には、バッファメモリ７３に参照
画像データが書き込まれるときには、バッファメモリ７
３に接続されているデータバス側の３ステートバッファ
７８が導通状態となり、バッファメモリ７３に参照画像
データを供給する。この間、バッファメモリ７４に接続
されているデータバス側の３ステートバッファ７８は遮
断状態となる。これにより、バッファメモリ７４から読
み出された参照画像データが、バッファメモリ７４に接
続されているデータバスを介して、データセレクタ７０
に供給される。

【００４７】以上のように、バッファメモリ７４から動
きベクトル探索ユニット５９への参照画像データの読み
出しが行われているときには、読み出しに利用されてい
ないバッファメモリ７３に予め新しい参照画像データを
書き込んでおき、参照画像の切り替え時には、読み出さ
れるバンクをバッファメモリ７３に切り替えることによ
り、参照画像メモリの動作周波数の上昇を防止すること
ができる。

【００４８】

【発明が解決しようとする課題】しかしながら、上記構
成では、バッファメモリ７３とバッファメモリ７４とを
備える構成であるために、参照画像メモリに必要な記憶
容量が倍になるのみならず、アドレス、データ、制御系
においてマルチプレクサなどの周辺回路が必要となり、
回路規模が大きくなりコストが増大するという問題点が
あった。

【００４９】また、１フィールドあるいは１フレームの
参照画像データを、２バンクインターリーブの同期型Ｄ
ＲＡＭの各バンクに配分して記憶し、記憶されている参
照画像データの中から矩形領域で指定された参照画像デ
ータを読み出す場合には、高速な同期型ＤＲＡＭであっ
ても、各バンクの１ページモードで連続して読み出しが
できる範囲の境界を越える際に他のバンクにインターリ
ーブできない場合が発生する。この場合、同一バンク内
でページの切り換えが発生し、ＲＡＳ立ち上げなどの待
ち時間が生じることにより、参照画像メモリからの読み
出し効率が低下するという問題点があった。さらに、読
み出すべき矩形領域とページ境界との相対的位置関係に
よっては、画像データの読み出しのために生成されるメ
モリサイクルが複雑になるという問題点があった。前記
問題点については、図２９を用いて、後に詳述する。

【００５０】また、参照画像メモリなどのフレームメモ
リあるいはフィールドメモリ内に、画像データをＮＴＳ
ＣフォーマットあるいはＰＡＬフォーマットに対応した
アドレスで記憶させる場合には、画像メモリ内に使用さ
れない記憶領域ができ、画像メモリの利用効率が低下す
るという問題点があった。また、アドレス変換によっ
て、画像メモリ内の前記空き記憶領域内に、ＮＴＳＣフ
ォーマットあるいはＰＡＬフォーマットの画像データを
割当てようとする場合には、アドレス変換のために乗算
器などの構成が必要となることから、メモリ制御のため
の回路規模が大きくなるとともに、演算による遅延時間
が生じるなどの問題点があった。前記問題点について
は、図３３を用いて、後に詳述する。

【００５１】図３１は、１フィールドの画像データを２
バンク同期型ＤＲＡＭのバンク０とバンク１とに配分す
る場合のフィールド上の画像データのページ配分を示す
説明図である。図３１において、空白部はバンク０のペ
ージとして配分されるフィールド内の画像データを示
し、網掛け部はバンク１のページとして配分されるフィ
ールド内の画像データを示している。図３１（ａ）はバ
ンク０とバンク１との１ページを、それぞれ、１フィー
ルドの走査線方向に５１２画素ずつ交互に配分する場合
のページ配分、図３１（ｂ）はフィールド内の画像デー
タを、１走査線毎に、バンク０とバンク１とに交互に配
分する場合のページ配分を示す。また、図３１（ａ）と
図３１（ｂ）とに示す矩形領域８０と矩形領域８１と
は、フィールド内の同一位置にあるものとする。

【００５２】１６ビット入出力の同期型４ＭビットＤＲ
ＡＭは、それぞれ、１ワードを１６ビットとする２５６
ワードのページを５１２ページ持つバンクを、２バンク
内蔵する。この同期型ＤＲＡＭにおいて、１つのアドレ
スから読み出される１６ビットのデータを水平方向の２
画素とすると、１つのページには５１２画素のデータが
格納され、１フィールドの水平方向の解像度を１０２４
画素とすると、１フィールドの画像に対して２つのバン
クの１ページずつを割り当てれば良く、１つの同期型Ｄ
ＲＡＭで１０２４画素×５１２画素のフィールドメモリ
が構成される。例えば、図３１（ａ）の左側の５１２画
素×５１２画素の領域はバンク０に記憶され、右側の５
１２画素×５１２画素はバンク１に記憶される。この画
像メモリの構成では、同一走査線上のデータを連続して
アクセスする場合には、ページ境界においてバンク切り
替えが起こるため、効率的な画像データの読み出しを行
なうことができる。しかし、図３１（ａ）に示す矩形領
域８０あるいは矩形領域８１などを読み出す場合には、
矩形領域内８０、８１において読み出すべき画像データ
を一つの走査線上から隣接する次の走査線上の画像デー
タに切り替える時、同一バンク内でページを切り替える
必要があり、読み出し効率が低下するという問題点があ
る。

【００５３】図３１（ｂ）では、矩形領域８０および矩
形領域８１内で読み出しを行う画像データを隣接する次
の走査線上の画像データに切り替える時には、バンク０
とバンク１とを切り替えてインターリーブすることがで
きるため、矩形領域８０および矩形領域８１内の画像デ
ータを効率的に読み出すことができる。しかし、矩形領
域８２では、読み出しを行う画像データを、隣接する次
の走査線上の画像データに切り替える時に、同一バンク
内でページを切り替える必要があり、画像データの読み
出し効率が低下してしまう。

【００５４】図３２は、１フィールドの画像データを２
バンク同期型ＤＲＡＭのバンク０とバンク１とに矩形状
に配分する場合のフィールド上の画像データのページ配
分を示す説明図である。同図において、空白部はバンク
０のページとして配分されるフィールド内の画像データ
を示し、網掛け部はバンク１のページとして配分される
フィールド内の画像データを示している。

【００５５】図３２（ａ）は１フィールドを３２画素×
１６画素の矩形領域に分割し、前記矩形領域をフィール
ドの左上から交互にバンク０とバンク１とに配分した場
合のページ配分を示し、図３２（ｂ）は１フィールドを
６４画素×８画素の矩形領域に分割し、上記と同様に配
分した場合のページ配分を示す。また、図３２（ａ）と
図３２（ｂ）とに示す矩形領域８３と矩形領域８４と
は、フィールド内の同一位置にあるものとする。

【００５６】１６ビット入出力の前記同期型４Ｍビット
ＤＲＡＭは１ページあたり２５６ワードであるので、図
３２（ａ）に示す場合では、読み出される矩形領域のサ
イズを３２画素×１６画素とし、走査線方向の読み出し
効率の向上のため、水平方向で隣り合う矩形領域は相異
なるバンクに配置されるように構成した。図３２（ａ）
に示す場合では、このように参照画像データが各バンク
に配分された参照画像メモリから、４８画素×３２画素
の探索範囲を読み出すとすると、矩形領域８３を読み出
す場合には、一方のバンクでページを切り替える時に
は、必ず他のバンクにインターリーブすることができる
ので、効率的に読み出しを行なうことができる。これに
対し、矩形領域８４を読み出す場合には、矩形領域８４
内の一つの走査線上の画像データを読み終わり、隣接す
る次の走査線上の画像データを読み出す時に、同一バン
ク内でページを切り替る必要があり、読み出し効率が低
下してしまう。

【００５７】図３２（ｂ）に示す場合は、矩形領域８４
における問題点を解決するために、各バンクのページに
配分される矩形領域のサイズを６４画素×８画素とし
た。ところが、今度は、矩形領域８５を読み出す場合
に、図３１（ａ）に示した例において矩形領域８１を読
み出す場合と同様、矩形領域８５内の一つの走査線上の
画像データから次の走査線上の画像データを読み出すと
きに、同一バンク内でページ切り替えをする必要があ
り、読み出し効率が低下してしまう。

【００５８】図３３は、所定のデータフォーマットの画
像データを一定の記憶領域を有する画像メモリに格納す
る場合に、使用される画像メモリの記憶領域を示す説明
図である。図３３（ａ）は、７２０画素×５７６画素の
ＰＡＬフォーマットの画像データを、そのまま、１０２
４画素×１０２４画素のフレームメモリに格納する場合
に、使用されるフレームメモリ内の記憶領域を示す。図
３３（ｂ）は、１フレーム分の前記ＰＡＬフォーマット
の画像データに対するフレームメモリの記憶領域を１０
２４画素×５１２画素にした場合に、格納できなくなる
画像データの領域を示す。

【００５９】図３３（ａ）に示すように、ＰＡＬフォー
マットの画像データをフレームメモリに格納する場合の
特徴は、画像の位置を表す論理アドレスであるＸアドレ
スおよびＹアドレスの各ビットを並べるだけでメモリア
ドレスを生成できることである。しかしながら、この場
合、フレームメモリを画像データの格納にしか利用しな
いとすると、その使用効率は４０％にすぎない。そこ
で、１フレーム分のＰＡＬフォーマットの画像データに
対するフレームメモリの記憶領域を、前記記憶領域の１
／２である１０２４画素×５１２画素にすると、図３３
（ｂ）に示すようなメモリアドレス生成方法では、画像
データの一部の領域がアドレスできなくなってしまうと
いう問題点があった。

【００６０】これに対し、フレームメモリの記憶領域を
さらに効率的に使う方法として、画像データを１次元的
にアドレスする方法が知られている。たとえば、ＰＡＬ
フォーマットの画像データのように、水平方向の解像度
が７２０画素の場合、最初の走査線上の画像データは０
番地から７１９番地に格納され、２番目の走査線上の画
像データを７２０番地から１４３９番地に格納し、以降
（Ｎ＋１）番目の走査線上の画像データを、Ｎ番目の走
査線上の画像データの直後に配置する方法である。この
場合、ＰＡＬフォーマットの１フレームにおいて、アド
レスが一番大きくなる画像データは、７２０×５７６−
１＝４１４７１９番地となる。また、１０２４画素×５
１２画素に相当するフレームメモリの最大アドレスは５
２４２８７番地であるので、図３３（ａ）の画像データ
格納方法に比べて、１／２の記憶領域内にすべてのデー
タを格納することができるという効果がある。

【００６１】しかしながら、（０、０）を原点とする座
標（ｘ、ｙ）の画素をアクセスする際には、メモリアド
レスを生成するために（７２０ｙ＋ｘ）という複雑な計
算が必要であり、特に、７２０ｙという乗算が必要なこ
とから、乗算器が必要となり、このアドレス生成回路を
ゲートアレイなどに組み込む場合には回路規模が膨大に
なるとともに、演算による遅延時間が生じるなど、問題
点が多かった。

【００６２】本発明は、上記課題に鑑みてなされたもの
であり、有効に記憶領域を活用するとともに、簡易な構
成により、安定して高速に、かつ効率よく画像データの
読み出し書き込みを行うことができる画像メモリ装置お
よび前記画像メモリ装置を備える動きベクトル検出回路
を提供することを目的とする。

【００６３】

【課題を解決するための手段】請求項１記載の画像メモ
リ装置は、画像メモリ内に書き込むべき画像データに対
して、１組のＸアドレスとＹアドレスとからなる書き込
みアドレスを生成する書き込みアドレス生成手段と、生
成された書き込みアドレスが同一Ｙアドレスで、Ｘアド
レスが連続した画像データを、Ｘアドレスの前記１連続
長毎に、前記２つの記憶領域に交互に書き込み、同一Ｘ
アドレスを有する画像データのＹアドレスが１異なる毎
に、２つの記憶領域に交互に書き込む画像データ書き込
み手段と、指定された矩形領域に対して、同一Ｙアドレ
スを有する前記矩形領域内の画像データを含む奇数個連
続した前記連続長からなる最小の区間を、画像データの
Ｙアドレスが１異なる毎に、特定する区間特定手段と、
前記２つの記憶領域から交互に、特定された区間を読み
出す区間読み出し手段とを備える。

【００６４】請求項２記載の画像メモリ装置は、請求項
１記載の画像メモリ装置において、前記２つの記憶領域
は、ダイナミックＲＡＭより構成された独立してアクセ
スされる２つのバンクであって、さらに、生成された書
き込みアドレスまたは読み出しアドレスのうち、２のＮ
（Ｎは自然数）乗が前記連続長となるＸアドレスの下位
から第Ｎ番目のビットと、Ｙアドレスの最下位ビットと
の排他的論理和に応じてバンクを選択するバンク選択手
段と、前記画像データ書き込み手段は、選択されたバン
クに１連続長の画像データを書き込むバンク書き込み手
段を備え、前記区間特定手段は、特定された区間に対し
て、１組のＸアドレスとＹアドレスとからなる読み出し
アドレスを生成する読み出しアドレス生成手段を備え、
前記区間読み出し手段は、前記バンク選択手段によって
選択されたバンクから１連続長の画像データを読み出
す。

【００６５】請求項３記載の画像メモリ装置は、静止画
像を表す外部から入力された画像データのうち、所定量
を一時滞留するＦＩＦＯメモリと、ＦＩＦＯメモリより
大きい記憶容量を有するデータメモリと、前記静止画像
内の所定の矩形領域内の画像を表し、データメモリ中に
ない画像データは、ＦＩＦＯメモリから読み出して出力
するとともに、ＦＩＦＯメモリから読み出した画像デー
タをデータメモリに書き込む転送手段と、前記静止画像
内の所定の矩形領域内の画像を表し、データメモリ中に
ある画像データは、データメモリから読み出して出力す
る読み出し手段とを備える。

【００６６】請求項４記載の動きベクトル検出回路は、
外部から入力された所定量の参照画像を一時滞留するＦ
ＩＦＯメモリと、参照画像を蓄積し、少なくとも１つ分
の参照画像を保持する参照画像メモリと、着目画像中で
動きベクトル検出の対象となる対象探索単位を隣接する
ブロックに順次シフトしながら、参照画像中で各対象探
索単位と相対的に一定の位置にある一定の大きさを有す
る矩形領域の探索範囲を設定する探索範囲設定手段と、
対象探索単位に対応して設定された探索範囲を保持する
探索範囲メモリと、設定された探索範囲内の領域であっ
て、同一参照画像中で新たに探索範囲内に含まれる領域
の参照画像を、ＦＩＦＯメモリから読み出して参照画像
メモリと探索範囲メモリとに書き込む第１参照画像書き
込み手段と、設定された探索範囲内の領域であって、同
一参照画像中ですでに探索範囲としてＦＩＦＯメモリか
ら読み出された領域の参照画像を、参照画像メモリから
読み出して探索範囲メモリに書き込む第２参照画像書き
込み手段と、探索範囲メモリ内に保持されている探索範
囲内で、対象探索単位との差分が最も小さくなる等大の
参照画像を探索し、探索の結果得られた参照画像を指し
示す動きベクトルを検出する動きベクトル検出手段とを
備える。

【００６７】請求項５記載の動きベクトル検出回路は、
請求項４記載の動きベクトル検出回路において、同一画
像を参照画像とする、時間的に連続した第１着目画像と
第２着目画像とのうち、第１着目画像の動きベクトルが
すでに検出されており、新たに第２着目画像の動きベク
トルを検出する場合には、前記第１参照画像書き込み手
段を停止する第１書き込み制御手段とを備え、前記探索
範囲設定手段は、第２着目画像内の各対象探索単位につ
いて、前記対象探索単位と第１着目画像内で同一位置に
あるブロックに対してすでに検出されている動きベクト
ルに従って、当該対象探索単位に対応する探索範囲を設
定する。

【００６８】請求項６記載のアドレス変換回路は、ｉ、
ｊ、ｋをそれぞれ自然数とし、 ｐ＝２^s-i×（２ⁱ−ｋ） ｑ＝２^t-j×（２_j＋１） ２ⁱ−ｋ≦２^j×ｋ−１ なる関係が成り立つとき、前記画像データを、２^s-i画
素×２^t-j画素からなるブロックに分割して得られる
（２^i-ｋ）×（２^j＋１）個のブロックと、前記画像メ
モリを、第１の方向に２ⁱ等分し、第２の方向に２^j等分
して得られるブロックとに関して、前記画像データのう
ち、第２の方向のアドレスが２^t以上である２ⁱ−ｋ個の
ブロックのアドレスを、画像メモリ上の第２の方向のア
ドレスが２^tよりも小さく第１の方向のアドレスがｐよ
りも大きいブロックのアドレスに変換する。

【００６９】請求項７記載のアドレス変換回路は、請求
項６記載のアドレス変換回路は、i=jである場合に、画
像データの第１の方向のsビットのアドレスS[(s-1):
0]、第２の方向の(t+1)ビットのアドレスT[t:0]を生成
するアドレス生成手段と、選択信号と第１入力と第２入
力とが入力され、選択信号が「０」のときは第１入力を
選択し、選択信号が「１」のときは第２入力を選択する
第１選択手段と、選択信号と、第３入力と第４入力とを
入力し、選択信号が「０」のときは第３入力を選択し、
選択信号が「１」のときは第４入力を選択する第２選択
手段と、前記第１選択手段に、生成されたT[t]を選択信
号とし、S[(s-1):(s-i)]を第１入力とし、T[(t-1):(t-
j)]の各ビットの反転値又はjビットの「１」を第２入力
として入力する第１入力手段と、前記第２選択手段に、
生成されたT[t]を選択信号とし、T[(t-1):(t-j)]を第３
入力とし、S[(s-1):(s-i)]を第４入力として入力する第
２入力手段と、前記第１選択手段によって選択された方
を変換アドレスS_t[(s-1):(s-i)]として出力する第１ア
ドレス出力手段と、前記第２選択手段によって選択され
た方を変換アドレスT_t[(t-1):(t-j)]として出力する第
２アドレス出力手段とを備える。

【００７０】請求項８記載のアドレス変換回路は、請求
項６記載のアドレス変換回路は、i>jである場合に、画
像データの第１の方向のsビットのアドレスS[(s-1):
0]、第２の方向の(t+1)ビットのアドレスT[t:0]を生成
するアドレス生成手段と、選択信号と第１入力と第２入
力とが入力され、選択信号が「０」のときは第１入力を
選択し、選択信号が「１」のときは第２入力を選択する
第１選択手段と、選択信号と、第３入力と第４入力とを
入力し、選択信号が「０」のときは第３入力を選択し、
選択信号が「１」のときは第４入力を選択する第２選択
手段と、選択信号と、第５入力と第６入力とを入力し、
選択信号が「０」のときは第５入力を選択し、選択信号
が「１」のときは第６入力を選択する第３選択手段と、
前記第１選択手段に、生成されたT[t]を選択信号とし、
T[(t-1):(t-j)]を第１入力とし、S[(s-i+j-1):(s-i)]を
第２入力として入力する第１入力手段と、前記第２選択
手段に、生成されたT[t]を選択信号とし、S[(s-j-1):(s
-i)]を第３入力とし、S[(s-1):(s-i+j)]の各ビットの反
転値を第４入力として入力する第２入力手段と前記第３
選択手段に、生成されたT[t]を選択信号とし、S[(s-1):
(s-j)]を第５入力とし、T[(t-1):(t-j)]の各ビットの反
転値を第６入力として入力する第２入力手段と、前記第
１選択手段によって選択された方を変換アドレスT_t[(t-
1):(t-j)]として出力する第１アドレス出力手段と、前
記第２選択手段によって選択された方を変換アドレスS_t
[(s-j-1):(s-i)]として出力する第２アドレス出力手段
と前記第３選択手段によって選択された方を変換アドレ
スS_t[(s-1):(s-j)]として出力する第３アドレス出力手
段とを備える。

【００７１】

【作用】請求項１記載の画像メモリ装置において、書き
込みアドレス生成手段は、画像メモリ内に書き込むべき
画像データに対して、１組のＸアドレスとＹアドレスと
からなる書き込みアドレスを生成する。画像データ書き
込み手段は、生成された書き込みアドレスが同一Ｙアド
レスで、Ｘアドレスが連続した画像データを、Ｘアドレ
スの前記１連続長毎に、前記２つの記憶領域に交互に書
き込み、同一Ｘアドレスを有する画像データのＹアドレ
スが１異なる毎に、２つの記憶領域に交互に書き込む。
区間特定手段は、指定された矩形領域に対して、同一Ｙ
アドレスを有する前記矩形領域内の画像データを含む奇
数個連続した前記連続長からなる最小の区間を、画像デ
ータのＹアドレスが１異なる毎に特定する。区間読み出
し手段は、前記２つの記憶領域から交互に、特定された
区間を読み出す。

【００７２】従って、請求項１記載の画像メモリ装置
は、簡単な制御で、簡単な構成により、所望の矩形領域
内の画像データを、その矩形領域の画像データ中の位置
や、矩形領域の大きさにかかわらず、一定の所要時間
で、効率よく、連続して読み出すことができる。請求項
２記載の画像メモリ装置において、請求項１記載の画像
メモリ装置では、前記２つの記憶領域は、ダイナミック
ＲＡＭより構成された独立してアクセスされる２つのバ
ンクであって、さらに、バンク選択手段は、生成された
書き込みアドレスまたは読み出しアドレスのうち、２の
Ｎ（Ｎは自然数）乗が前記連続長となるＸアドレスの下
位から第Ｎ番目のビットと、Ｙアドレスの最下位ビット
との排他的論理和に応じてバンクを選択する。前記画像
データ書き込み手段において、バンク書き込み手段は、
選択されたバンクに１連続長の画像データを書き込む。
前記区間特定手段において、読み出しアドレス生成手段
は、特定された区間に対して、１組のＸアドレスとＹア
ドレスとからなる読み出しアドレスを生成する。前記区
間読み出し手段は、前記バンク選択手段によって選択さ
れたバンクから１連続長の画像データを読み出す。

【００７３】従って、請求項２記載の画像メモリ装置
は、前記２つの記憶領域として、ダイナミックＲＡＭよ
り構成された独立してアクセスされる２つのバンクを用
いることにより、上記効果を得ることができる。請求項
３記載の画像メモリ装置において、ＦＩＦＯメモリは、
静止画像を表す外部から入力された画像データのうち、
所定量を一時滞留する。データメモリは、ＦＩＦＯメモ
リより大きい記憶容量を有する。転送手段は、前記静止
画像内の所定の矩形領域内の画像を表し、データメモリ
中にない画像データは、ＦＩＦＯメモリから読み出して
出力するとともに、ＦＩＦＯメモリから読み出した画像
データをデータメモリに書き込む。読み出し手段は、前
記静止画像内の所定の矩形領域内の画像を表し、データ
メモリ中にある画像データは、データメモリから読み出
して出力する。

【００７４】従って、請求項３記載の画像メモリ装置で
は、データメモリは、少なくとも静止画像一つ分の画像
データを書き込むだけの記憶領域を有していれば、転送
手段と読み出し手段とによって、１つの静止画像を表す
画像データが出力される間に、当該静止画像を表す全画
像データをデータメモリに書き込むことができる。請求
項４記載の動きベクトル検出回路において、ＦＩＦＯメ
モリは、外部から入力された所定量の参照画像を一時滞
留する。参照画像メモリは、参照画像を蓄積し、少なく
とも１つ分の参照画像を保持する。探索範囲設定手段
は、着目画像中で動きベクトル検出の対象となる対象探
索単位を隣接するブロックに順次シフトしながら、参照
画像中で各対象探索単位と相対的に一定の位置にある一
定の大きさを有する矩形領域の探索範囲を設定する。探
索範囲メモリは、対象探索単位に対応して設定された探
索範囲を保持する。第１参照画像書き込み手段は、設定
された探索範囲内の領域であって、同一参照画像中で新
たに探索範囲内に含まれる領域の参照画像を、ＦＩＦＯ
メモリから読み出して参照画像メモリと探索範囲メモリ
とに書き込む。第２参照画像書き込み手段は、設定され
た探索範囲内の領域であって、同一参照画像中ですでに
探索範囲としてＦＩＦＯメモリから読み出された領域の
参照画像を、参照画像メモリから読み出して探索範囲メ
モリに書き込む。動きベクトル検出手段は、探索範囲メ
モリ内に保持されている探索範囲内で、対象探索単位と
の差分が最も小さくなる等大の参照画像を探索し、探索
の結果得られた参照画像を指し示す動きベクトルを検出
する。

【００７５】従って、請求項４記載の動きベクトル検出
回路は、従来の動きベクトル検出回路のように、書き込
み用と読み出し用との２つのバッファを備える必要がな
く、このような従来の構成と比較して、２つのバッファ
にアドレスおよび書き込み／読み出し制御信号を切り換
えるためのセレクタなどの分だけ、回路規模を縮小する
ことができる。また、参照画像メモリに大きな記憶容量
を必要とせず、時間的に連続した２つの画像の一方を着
目画像とし、他方を参照画像とする場合に、第１参照画
像書き込み手段と第２参照画像書き込み手段とによっ
て、着目画像内の最後の探索単位に対応する探索範囲が
探索範囲メモリ内に書き込まれるまでの間に、当該参照
画像の参照画像メモリへの書き込みを完了することがで
きる。

【００７６】請求項５記載の動きベクトル検出回路にお
いて、請求項４記載の動きベクトル検出回路では、第１
書き込み制御手段は、同一画像を参照画像とする、時間
的に連続した第１着目画像と第２着目画像とのうち、第
１着目画像の動きベクトルがすでに検出されており、新
たに第２着目画像の動きベクトルを検出する場合には、
前記第１参照画像書き込み手段を停止する。前記探索範
囲設定手段は、第２着目画像内の各対象探索単位につい
て、前記対象探索単位と第１着目画像内で同一位置にあ
るブロックに対してすでに検出されている動きベクトル
に従って、当該対象探索単位に対応する探索範囲を設定
する。

【００７７】従って、請求項５記載の動きベクトル検出
回路は、参照画像メモリにすでに書き込まれている参照
画像を用いて、すでに検出されている動きベクトルに従
ってその参照画像内に探索範囲を設定し、当該探索範囲
を探索することによって、簡単な構成で、簡単な制御に
より、精度の高い動きベクトルを検出することができ
る。

【００７８】請求項６記載のアドレス変換回路におい
て、ｉ、ｊ、ｋをそれぞれ自然数とし、 ｐ＝２^s-i×（２ⁱ−ｋ） ｑ＝２^t-j×（２^j＋１） ２ⁱ−ｋ≦２^j×ｋ−１ なる関係が成り立つとき、前記画像データを、２^s-i画
素×２^t-j画素からなるブロックに分割して得られる
（２^i-ｋ）×（２^j＋１）個のブロックと、前記画像メ
モリを、第１の方向に２ⁱ等分し、第２の方向に２^j等分
して得られるブロックとに関して、前記画像データのう
ち、第２の方向のアドレスが２^t以上である２ⁱ−ｋ個の
ブロックのアドレスを、画像メモリ上の第２の方向のア
ドレスが２^tよりも小さく第１の方向のアドレスがｐよ
りも大きいブロックのアドレスに変換する。

【００７９】従って、請求項６記載のアドレス変換回路
は、ｐ画素×ｑ画素の解像度を有する全画像データを、
２^s画素×２^t画素の画像メモリ内の記憶領域に配置する
ことができ、画像メモリ内の記憶領域を効率よく利用す
ることができる。請求項７記載のアドレス変換回路にお
いて、請求項６記載のアドレス変換回路は、i=jである
場合に、画像データの第１の方向のsビットのアドレスS
[(s-1):0]、第２の方向の(t+1)ビットのアドレスT[t:0]
を生成するアドレス生成手段と、選択信号と第１入力と
第２入力とが入力され、選択信号が「０」のときは第１
入力を選択し、選択信号が「１」のときは第２入力を選
択する第１選択手段と、選択信号と、第３入力と第４入
力とを入力し、選択信号が「０」のときは第３入力を選
択し、選択信号が「１」のときは第４入力を選択する第
２選択手段と、前記第１選択手段に、生成されたT[t]を
選択信号とし、S[(s-1):(s-i)]を第１入力とし、T[(t-
1):(t-j)]の各ビットの反転値又はjビットの「１」を第
２入力として入力する第１入力手段と、前記第２選択手
段に、生成されたT[t]を選択信号とし、T[(t-1):(t-j)]
を第３入力とし、S[(s-1):(s-i)]を第４入力として入力
する第２入力手段と、前記第１選択手段によって選択さ
れた方を変換アドレスS\st\s[(s-1):(s-i)]として出力
する第１アドレス出力手段と、前記第２選択手段によっ
て選択された方を変換アドレスT\st\s[(t-1):(t-j)]と
して出力する第２アドレス出力手段とを備える。

【００８０】従って、請求項７記載のアドレス変換回路
は、テーブルを参照する場合と比較して、簡単な構成
で、より高速にアドレス変換を行うことができ、第２の
方向に画像メモリの記憶領域よりアドレスが大きくなる
部分の画像データを含んだ領域を第１の方向に分割し、
分割して得られたブロックを、第１の方向のアドレスの
順に、画像メモリ内で使用されていない領域の第２の方
向に配置することができる。

【００８１】請求項８記載のアドレス変換回路におい
て、請求項６記載のアドレス変換回路は、i>jである場
合に、画像データの第１の方向のsビットのアドレスS
[(s-1):0]、第２の方向の(t+1)ビットのアドレスT[t:0]
を生成するアドレス生成手段と、選択信号と第１入力と
第２入力とが入力され、選択信号が「０」のときは第１
入力を選択し、選択信号が「１」のときは第２入力を選
択する第１選択手段と、選択信号と、第３入力と第４入
力とを入力し、選択信号が「０」のときは第３入力を選
択し、選択信号が「１」のときは第４入力を選択する第
２選択手段と、選択信号と、第５入力と第６入力とを入
力し、選択信号が「０」のときは第５入力を選択し、選
択信号が「１」のときは第６入力を選択する第３選択手
段と、前記第１選択手段に、生成されたT[t]を選択信号
とし、T[(t-1):(t-j)]を第１入力とし、S[(s-i+j-1):(s
-i)]を第２入力として入力する第１入力手段と、前記第
２選択手段に、生成されたT[t]を選択信号とし、S[(s-j
-1):(s-i)]を第３入力とし、S[(s-1):(s-i+j)]の各ビッ
トの反転値を第４入力として入力する第２入力手段と前
記第３選択手段に、生成されたT[t]を選択信号とし、S
[(s-1):(s-j)]を第５入力とし、T[(t-1):(t-j)]の各ビ
ットの反転値を第６入力として入力する第２入力手段
と、前記第１選択手段によって選択された方を変換アド
レスT_t[(t-1):(t-j)]として出力する第１アドレス出力
手段と、前記第２選択手段によって選択された方を変換
アドレスS_t[(s-j-1):(s-i)]として出力する第２アドレ
ス出力手段と前記第３選択手段によって選択された方を
変換アドレスS_t[(s-1):(s-j)]として出力する第３アド
レス出力手段とを備える。

【００８２】従って、請求項８記載のアドレス変換回路
は、テーブルを参照する場合と比較して、簡単な構成
で、より高速にアドレス変換を行うことができ、第２の
方向に画像メモリの記憶領域よりアドレスが大きくなる
部分の画像データを含んだ領域を第１の方向に分割し、
分割して得られたブロックの第１の方向のアドレスの順
に、画像メモリ内の記憶領域の第１の方向のアドレスが
大きい方から、第２の方向に順次、配置することができ
る。

【００８３】

【実施例】

（実施例１）以下では、本実施例の参照画像メモリおよ
び動きベクトル検出回路について、図２〜図１を用いて
説明する。また、以下では、テレスコピック探索によっ
てフレームごとに動きベクトルを検出するものとする。

【００８４】図１は、本発明の第１実施例である動きベ
クトル検出回路１６０の一部構成を示すブロック図であ
る。図１には、図３０の参照画像メモリ７９および動き
ベクトル探索ユニット５９に対応する構成部分を示して
いる。動きベクトル検出回路１６０は、参照画像メモリ
１６１および動きベクトル探索ユニット１６２を備え
る。参照画像メモリ１６１は、ＦＩＦＯメモリ１６８、
３ステートバッファ１７０およびフレームメモリ１６９
を備える。また、動きベクトル探索ユニット１６２は、
ローカルメモリ１６４、メモリ制御部１６５、アドレス
生成部１６６およびキャッシュメモリ１６７を備える。

【００８５】動きベクトル探索ユニット１６２は、キャ
ッシュメモリ１６７内に読み込まれた参照画像の探索範
囲内を探索し、ローカルメモリ１６４に入力された着目
画像中の探索単位に対して最も相関性の高い画像を指し
示す動きベクトルを検出して図示しない画像符号化部に
出力する。フレームリオーダリング部１６３は、従来の
フレームリオーダリング部５１と同様、前処理を施され
た入力ビデオデータとして、一定時間間隔で入力された
数フレームの画像データを蓄えるとともに、符号化対象
画像データをローカルメモリ１６４および図示しない画
像符号化部に供給する。また、フレームリオーダリング
部１６３は、蓄えた参照画像データを、ＦＩＦＯ書き込
み信号とともにＦＩＦＯメモリ１６８に供給する。

【００８６】ローカルメモリ１６４は、着目画像内の少
なくとも１探索単位に相当する符号化対象画像データを
保持する。メモリ制御部１６５は、フレームメモリ１６
９への読み出し制御信号および書き込み制御信号を生成
する。また、メモリ制御部１６５は、キャッシュメモリ
１６７およびフレームメモリ１６９内の参照画像データ
を更新するタイミングで、ＦＩＦＯメモリ１６８の読み
出し信号を生成し、３ステートバッファ１７０を開い
て、メモリデータバス上に参照画像データを送出する。
これにより、メモリデータバス上に送出された参照画像
データが、フレームメモリ１６９とキャッシュメモリ１
６７とに供給される。これと同時に、メモリ制御部１６
５は、フレームメモリ１６９に書き込み制御信号を出力
し、メモリデータバス上の参照画像データをフレームメ
モリ１６９内に書き込む。

【００８７】アドレス生成部１６６は、フレームメモリ
１６９のメモリアドレスを生成する。キャッシュメモリ
１６７は、ローカルメモリ１６４に入力された着目画像
内の各探索単位に対応する探索範囲の参照画像データを
保持する。ＦＩＦＯメモリ１６８は、ローカルメモリ１
６４に入力された探索単位について、フレームリオーダ
リング部１６３から探索範囲分の矩形領域として読み出
された参照画像であって、キャッシュメモリ１６７およ
びフレームメモリ１６９を更新するための参照画像デー
タを保持する。ＦＩＦＯメモリ１６８が保持する参照画
像のデータ量は、矩形領域の大きさで２探索単位程度で
よい。ＦＩＦＯメモリ１６８は、１フレーム時間で１フ
レーム分の参照画像を更新するので、その書き込みレー
トは高だかビデオレートである。

【００８８】フレームメモリ１６９は、１フレーム分の
参照画像データを保持する。ローカルメモリ１６４に入
力された探索単位について、まだフレームメモリ１６９
に格納されていない参照画像データは、ＦＩＦＯメモリ
１６８から読み出され、フレームメモリ１６９に書き込
まれる。３ステートバッファ１７０は、メモリ制御部１
６５からの制御信号に従って動作するゲート回路であ
り、ＦＩＦＯメモリ１６８から参照画像データが読み出
される際にはバッファ動作をして、ＦＩＦＯメモリ１６
８から読み出された参照画像データをメモリデータバス
に送出する。また、フレームメモリ１６９から参照画像
データが読み出される際にはハイインピーダンス状態と
なり、ＦＩＦＯメモリ１６８からメモリデータバスへの
画像データの送出を遮断する。

【００８９】図１に示した参照画像メモリ１６１を、図
３０に示したダブルバッファを備えた参照画像メモリ７
９と比較すると、更新する参照画像データを蓄えるため
のＦＩＦＯメモリ１６８が必要になるが、フレームメモ
リ１６９に必要なメモリ容量は半分になる。また、図３
０におけるバッファメモリ７３およびバッファメモリ７
４の参照画像データを更新するための書き込みアドレス
生成回路や、書き込みのメモリ制御回路が不要になるの
で、フレームリオーダリング部１６３の構成を簡素化す
ることができる。さらに、フレームリオーダリング部１
６３は、キャッシュメモリ１６７との間にＦＩＦＯメモ
リ１６８を介しているので、キャッシュメモリ１６７の
更新タイミングに厳密な同期をとる必要がなく、また、
ＦＩＦＯメモリ１６８への参照画像の更新レートは、ビ
デオレート程度であるので、従来のフレームリオーダリ
ング部５１と同程度の動作速度で参照画像データの転送
を行えばよい。このため、フレームリオーダリング部１
６３は、参照画像の更新データの矩形領域を読み出す手
段を付加する必要があるが、特別な高速化は不要であ
り、従来のフレームリオーダリング部５１と同様の構成
で実現することができる。動きベクトル検出回路１６０
は、データセレクタ７０、アドレスセレクタ７１、制御
信号セレクタ７２などが不要になるので、動きベクトル
検出回路１６０の構成を簡素化することができる。

【００９０】図２は、動きベクトル検出回路１６０に入
力される符号化対象画像データ、参照画像データおよび
オフセットベクトルを時系列で示す説明図である。図２
において、「Ｉ０」はピクチャ構造がＩピクチャである
０番目のフレームを示し、「Ｂ１」はピクチャ構造がＢ
ピクチャである１番目のフレームを示し、「Ｐ３」はピ
クチャ構造がＰピクチャである３番目のフレームを示
す。また、Ｂピクチャとは、時間的に前のフレームを参
照画像として順方向動き補償が行われるとともに、時間
的に後のフレームを参照画像として逆方向動き補償が行
われる双方向フレーム間予測符号化画像をいう。このＢ
ピクチャは参照画像とされることがなく、Ｉピクチャま
たはＰピクチャが参照画像として用いられる。

【００９１】図２において、着目画像Ｂ１は、参照画像
をＩ０としてフレーム間距離１の順方向動きベクトルを
検出するため、着目画像Ｂ１内の探索単位に対する参照
画像Ｉ０内の探索範囲のオフセットベクトルは０であ
る。また、着目画像をＢ２としたときには、参照画像Ｉ
０までのフレーム間距離は２であるので、参照画像をＩ
０とする着目画像Ｂ１の順方向動きベクトルから、参照
画像Ｉ０内の探索範囲のオフセットベクトルを生成して
順方向動きベクトルを検出する。

【００９２】さらに、着目画像Ｐ３は、参照画像Ｉ０ま
でのフレーム間距離が３であるので、参照画像をＩ０と
し着目画像をＢ２としたときの動きベクトルから、オフ
セットベクトルを生成して順方向動きベクトルを検出す
る。同様に、着目画像Ｂ４は、参照画像Ｐ３までのフレ
ーム間距離１の動きベクトルを検出するため、オフセッ
トベクトルは０である。着目画像Ｂ５は参照画像Ｐ３ま
でのフレーム間距離が２であるので、参照画像をＰ３と
する着目画像Ｂ４の動きベクトルからオフセットベクト
ルを生成して動きベクトルを検出する。

【００９３】さらに着目画像Ｐ６は参照画像Ｐ３までの
フレーム間距離が３であるので、参照画像をＰ３とする
着目画像Ｂ５の動きベクトルからオフセットベクトルを
生成して動きベクトルを検出する。このようにテレスコ
ピック探索であってもフレーム間距離が１であるときは
オフセットベクトルは０であり、隣り合う探索単位の探
索範囲は図２７（ａ）で示したように規則的に大きく重
なり合う。

【００９４】図３は、水平方向と、さらに垂直方向とに
隣り合う探索単位に対応して、共通する探索範囲を示す
説明図である。例えば、図３（ａ）に示す１つの探索単
位ＭＢ４の探索範囲において、着目画像中で探索単位Ｍ
Ｂ４と水平方向に隣り合う探索単位ＭＢ３の探索範囲
と、着目画像中で探索単位ＭＢ４と垂直方向に隣り合う
探索単位ＭＢ２の探索範囲とに共通しない領域は、斜線
で示す右下の領域である。

【００９５】この特徴を利用すると、あらかじめフレー
ムメモリ１６９の参照画像データを更新しておかなくて
も、図３（ｂ）に示すように、すでに動きベクトル検出
を完了した探索単位の探索範囲と共通する探索範囲につ
いてはフレームメモリ１６９から参照画像データを読み
出し、当該探索単位に対して参照画像データがフレーム
メモリ１６９内に保持されていない探索範囲について
は、新たに、フレームメモリ１６９への書き込みをおこ
なって参照画像データを更新するとともに、キャッシュ
メモリ１６７への参照画像データの入力を行うことがで
きる。すなわち、図３（ａ）に示す探索範囲について、
探索単位ＭＢ２と探索単位ＭＢ３とは、すでに動きベク
トル検出を終えた探索単位であり、その参照画像データ
は探索単位ＭＢ４の動きベクトル検出の際にはすでに、
フレームメモリ１６９内に書き込まれている。従って、
探索単位ＭＢ４の動きベクトル検出においては、探索単
位ＭＢ２および探索単位ＭＢ３の探索範囲と共通する領
域内の参照画像データは、フレームメモリ１６９からキ
ャッシュメモリ１６７に読み出される。探索単位ＭＢ４
以前の探索単位について、まだ動きベクトル検出が行わ
れていない領域の参照画像データは、フレームメモリ１
６９内に新たに書き込まれると同時に、キャッシュメモ
リ１６７に書き込まれる。

【００９６】このようにして、例えば、参照画像Ｉ０に
対するフレーム間距離１の着目画像Ｂ１について、すべ
ての動きベクトルが検出される時点では、フレームメモ
リ１６９内に、参照画像Ｉ０の１フレーム分すべての参
照画像データが書き込まれていることになる。これによ
り、参照画像をＩ０とするフレーム間距離２の着目画像
Ｂ２について動きベクトルが検出される際には、参照画
像Ｉ０の参照画像データは、すべてフレームメモリ１６
９内に保持されている。従って、前記テレスコピック探
索により、着目画像Ｂ２内の各探索単位に対して、参照
画像Ｉ０中のどの位置に探索範囲が設定されたとして
も、その探索範囲の参照画像データをフレームメモリ１
６９からキャッシュメモリ１６７に読み出すことができ
る。

【００９７】なお、本実施例においては、動きベクトル
検出回路１６０がテレスコピック探索によってフレーム
ごとに動きベクトルを検出する場合について説明した
が、図３０に示した参照画像メモリ７９と同様、フレー
ムメモリ１６９をフィールドメモリとし、トップフィー
ルドとボトムフィールドとのそれぞれに、キャッシュメ
モリとフィールドメモリとを備え、テレスコピック探索
によってフィールドごとに動きベクトルを検出するよう
構成してもよい。 （実施例２）図４は、本発明の第２実施例である動きベ
クトル検出回路１２０の一部構成を示すブロック図であ
る。図４において、ａ、ｂ、ｃを０または正の整数と
し、画像データの走査線方向の画素毎に定められるアド
レスをＸアドレス、走査線に垂直方向の画素毎に定めら
れるアドレスをＹアドレスすると、Ｘ［ａ：ｂ］は第ａ
ビットから第ｂビットまでの（ａ−ｂ＋１）ビットの２
値数で表されているＸアドレスを示し、Ｙ［ｃ］は２値
数で表されているＹアドレスの第ｃビットの値を示す。

【００９８】なお、図４に示すローカルメモリ１６４
は、図１に示した動きベクトル検出回路１６０の説明に
おいて、すでに説明しているので、同一参照符号を付
し、説明を省略する。また、図４に示すフィールドメモ
リ１２１、動きベクトル探索ユニット１２２、メモリ制
御部１２３、アドレス生成回路１２６およびキャッシュ
メモリ１２８は、図１に示したフレームメモリ１６９、
動きベクトル探索ユニット１６２、メモリ制御部１６
５、アドレス生成部１６６およびキャッシュメモリ１６
７に対応している。

【００９９】動きベクトル検出回路１２０は、フィール
ドメモリ１２１および動きベクトル探索ユニット１２２
を備える。動きベクトル探索ユニット１２２は、さら
に、メモリ制御部１２３、アドレス生成回路１２６、キ
ャッシュメモリ書き込み制御回路１２７およびキャッシ
ュメモリ１２８を備える。メモリ制御部１２３は、バン
クセレクト回路１２５およびアドレスマルチプレクサ／
ＤＲＡＭ制御回路１２４を備える。

【０１００】フィールドメモリ１２１は、例えば、日立
製作所製 ＨＭ５２４１６０５シリーズなどの市販され
ている１チップの同期型ＤＲＡＭによって実現される。
前記ＨＭ５２４１６０５シリーズは、１ワードを１６ビ
ットとし、１３１０７２ワードの記憶容量を有する２つ
のメモリバンク（バンク０およびバンク１）を内蔵し
た、データ入出力幅１６ビット（２画素）、総記憶容量
４Ｍビットの同期型ＤＲＡＭである。なお、本実施例で
は、フィールドメモリ１２１に対して一回のアクセスで
読み書きできるデータ量を「ワード」とする。また、同
期型ＤＲＡＭは、外部から入力されるシステムクロック
に同期して動作し、入力ピンの組み合わせによって与え
られるコマンドに従って機能するという特徴がある。前
記コマンドについては、図５〜図７を用いて後述する。

【０１０１】なお、動きベクトル検出回路１２０は、ト
ップフィールドとボトムフィールドとのそれぞれについ
て前記同期型ＤＲＡＭからなるフィールドメモリ１２１
を備えるよう構成してもよい。また、フィールドメモリ
１２１を構成する同期型ＤＲＡＭは、単なる画像メモリ
であるので、必ずしもフィールドを書き込む必要はな
い。従って、フレーム間の動きベクトル検出のみを行う
場合には、１つの前記フィールドメモリ１２１をフレー
ムメモリとして備えるよう構成してもよい。

【０１０２】アドレスマルチプレクサ／ＤＲＡＭ制御回
路１２４は、９ビットのＹアドレスをロウアドレスと
し、Ｘアドレスの第９ビットから第４ビットまでの６ビ
ットのさらに下位２ビットに２進数で「００」を付加し
た８ビットをカラムアドレスとして、バンクセレクト回
路１２５の生成するバンクセレクト信号と多重化してＤ
ＲＡＭアドレスを生成する。また、アドレスマルチプレ
クサ／ＤＲＡＭ制御回路１２４は、ＤＲＡＭの制御信号
を生成してフィールドメモリ１２１に出力する。

【０１０３】バンクセレクト回路１２５は、Ｘアドレス
の第３ビットとＹアドレスの第０ビットとの排他的論理
和（ＥＸＯＲ）を取り、バンクセレクト信号を生成す
る。これにより、１０２４画素×５１２画素の１フィー
ルドの参照画像データに対して、アドレス生成回路１２
６によって生成されるアドレス領域が、８（画素）×１
（画素）の矩形領域に区分され、バンク０とバンク１と
に市松状に配分される。ここでは、参照画像中の水平方
向の８画素を各バンクの１ページモードサイクルとし、
水平方向の同一位置で垂直方向に隣接する画素は、相互
に異なるバンクに配分する。なお、ページモードサイク
ルとは、その長さが同期型ＤＲＡＭ内のレジスタに「バ
ースト長」として設定されるもので、一回のコマンドの
発行に対して実行される連続した画像データの読み出
し、あるいは、書き込み動作をいう。前記ページモード
サイクルにおいては、１つのバンクに対して、同一ロウ
アドレスで、前記バースト長の画像データが連続して読
み出され、あるいは、書き込まれる。また、ここでは、
各バンクのページモードサイクルの大きさを、８画素の
画像データが連続して読み出される時間として説明する
が、各バンクのページモードサイクルの大きさは、読み
出される矩形領域の大きさに応じて、２のｎ乗（ｎは正
の整数）で適当な大きさに定められればよく、８画素×
１画素に限定されない。一般に、各バンクのページモー
ドサイクルの大きさを２のｎ乗とするときには、バンク
セレクト回路１２５にＸアドレスの第ｎビットとＹアド
レスの第０ビットとを入力すればよい。

【０１０４】アドレス生成回路１２６は、フィールドメ
モリ１２１のメモリアドレスとして、１０ビットのＸア
ドレスおよび９ビットのＹアドレスを生成する。キャッ
シュメモリ書き込み制御回路１２７は、アドレス生成回
路１２６が生成したＸアドレスの第２ビットから第０ビ
ットまでを入力し、フィールドメモリ１２１から読み出
されてくる参照画像データのうち、読み出しグループに
対するオフセットから必要なデータを判別するととも
に、読み出された参照画像データの配列を修正してキャ
ッシュメモリ１２８に書き込む。

【０１０５】図５は、フィールドメモリ１２１のバンク
０およびバンク１への画像データのページ配分と、それ
に対応する読み出し動作を示すタイミング図である。図
５の上段は、同期型ＤＲＡＭ全体から見て、入力される
コマンドとそれに応じて読み出される画像データとを示
す。同図中段には、同期型ＤＲＡＭに入力されコマンド
のうち、バンク０を指定したコマンドとそれに応じた出
力とを示し、同図下段には、バンク１を指定したコマン
ドとそれに応じた出力とを示す。

【０１０６】なお、図５と、後に示す図７、図１１、図
１３、図１５および図１７とに示されている「act」、
「read」、「pre」および「rda」は、それぞれ、同期型
ＤＲＡＭの機能を指定するためのコマンドである。それ
ぞれ、「act」はコマンドＡＣＴ（row address strobe
and bank act）、「read」はコマンドＲＥＡＤ（column
address strobe and read command）、「pre」はコマ
ンドＰＲＥ（precharge select bank）、「rda」はコマ
ンドＲＤＡ（read with auto precharge）を示す。コマ
ンドＡＣＴによって、ロウアドレスが指定されるととも
に、バンク０およびバンク１のうち指定されたバンクが
活性化される。コマンドＲＥＡＤによって、読み出し動
作、すなわち、ページモードが開始され、このときのカ
ラムアドレスで指定された格納位置から、画像データが
連続的に読み出される。コマンドＰＲＥによって、指定
されたバンクが非活性化される。すなわち、これによ
り、読み出しによって活性化された状態にあるバンク
が、次の読み出しのために非活性化される。また、コマ
ンドＲＤＡによって、指定されたバンクに対し、コマン
ドＲＥＡＤに続いて自動的にコマンドＰＲＥが実行され
る。

【０１０７】なお、以下では、同期型ＤＲＡＭを４０Ｍ
Ｈｚ程度の動作周波数で動作させるために、ＡＣＴ→Ｒ
ＥＡＤ間の遅延時間、すなわち、コマンドＡＣＴとコマ
ンドＲＥＡＤとの間の時間間隔を２クロックに、ＰＲＥ
→ＡＣＴ間の遅延時間、すなわち、コマンドＰＲＥとコ
マンドＡＣＴとの間の時間間隔を２クロックに、また、
ＣＡＳレイテンシー（Latency）、すなわち、コマンド
ＲＥＡＤが発行されてから、それに対応するデータが出
力されるまでの遅延時間を２クロックに初期設定する。
このため、図５に示す場合では、前記同期型ＤＲＡＭの
ページモードサイクル長を４クロックに設定する。なぜ
ならば、ＲＡＳを再立ち上げるには、読み出しによって
活性化されたバンクを非活性の状態に戻し、さらに、ロ
ウアドレスを指定し、再度そのバンクを活性化しなけれ
ばならないからである。これに要する時間は、ＰＲＥ→
ＡＣＴ→ＲＥＡＤの４クロックであるので、ページモー
ドのサイクル長を４クロック以上とすることにより、イ
ンターリーブによって一方のバンクを読み出している間
に、他方のバンクのＲＡＳサイクルの再起動を完了する
ことができる。図５の上段に示すように、これによっ
て、同期型ＤＲＡＭからは、ＲＡＳ再立ち上げによる待
ち時間を生じることなく、バンク０とバンク１とから連
続して画像データが読み出されることが判る。

【０１０８】また、この場合、１クロックで１ワードの
画像データが読み出されるので、ページモードのサイク
ル長は、最低４ワード必要である。また、１６０Ｍ画素
／秒の転送レートを実現するためには２画素並列に読み
出す必要があることから、ページモードサイクル長は最
低８画素となる。以下では、ページモードサイクル長を
８画素として説明する。

【０１０９】図６は、フィールドメモリ１２１から水平
方向に連続して読み出すべき１６画素の画像データと、
それに対応して読み出される読み出しグループとの関係
を示す説明図である。図６において、１フィールドの画
像データは、水平方向８画素×垂直方向１画素の領域ご
とに市松状に異なるバンクにページ配分されている。図
６に示すように、水平方向のどの位置から連続する１６
画素の画像データも、当該１６画素の画像データの先頭
画素に対して０画素〜７画素のオフセットをもって選ば
れた、水平方向に連続した３ページモードサイクル２４
画素の画像データからなる読み出しグループの中に含ま
れる。すなわち、任意のＸ方向１６画素の領域を読み出
すためには、３回のページモードサイクルからなる２４
画素の読み出しグループ（例えば、読み出しグループ
Ａ、または、読み出しグループＢ）を読み出し、そこか
ら所望の１６画素を取り出せば良い。このように水平方
向に連続した３ページモードサイクルの読み出しグルー
プを読み出す場合には、ページモードサイクルの切り換
えに際して、図６に示すように、バンク０→バンク１→
バンク０の順、あるいは、バンク１→バンク０→バンク
１の順にインターリーブすることができ、水平方向のど
の位置から連続する１６画素に対しても、４クロック×
３ページモードサイクル＝１２クロックで読み出しを完
了することができる。

【０１１０】図７は、１６画素×２画素の矩形領域を、
図６に示した読み出しグループを単位として読み出す場
合のタイミング図である。１６画素×２画素の矩形領域
を読み出す場合には、前記矩形領域内の第０列にある１
６画素に対して、３ページモードサイクルの読み出しグ
ループをすべて読み出し、第１列にある１６画素に対し
ても同様に、対応する読み出しグループをすべて読み出
す。図６に示したように、水平方向のページモードサイ
クル切り換えに際して、一方のバンクから他方のバンク
にインターリーブすることができるとともに、第０列目
の読み出しグループの読み出しを完了し、第１列目の読
み出しグループの読み出しを開始する際にも、一方のバ
ンクから他方のバンクにインターリーブすることができ
る。従って、図７に示すように、このように矩形領域の
読み出しを行うことにより、第０列の読み出しグループ
の読み出し開始から、第１列の読み出しグループの最後
のデータまで、２４クロックで読み出しを完了すること
ができる。従って、フィールドメモリ１２１から１６画
素×Ｎ（Ｎは自然数）画素の矩形領域の画像データを、
バンクセレクト回路１２５によって読み出すとすると、
前記矩形領域がフレーム内のどの位置にある場合であっ
ても、矩形領域内のすべての画像データの読み出しを１
２Ｎクロックで完了することができる。

【０１１１】図８は、フィールドメモリ１２１のバンク
セレクト回路の構成と、その画像データ書き込み時のペ
ージ配分動作を示す説明図である。図８（ａ）は、バン
クセレクト回路に入力される画像データのＸ、Ｙアドレ
スと、それに対応して出力されるバンクセレクト信号と
の関係を示す。図８（ｂ）は、Ｘアドレスの第３ビット
をそのままバンクセレクト信号とした場合における画像
データのアドレスとバンクセレクト信号との関係を示
す。

【０１１２】Ｘ方向にページモードサイクル長（８画
素）ごとの画像データを、順次、異なるバンクに格納す
るためには、図８（ｂ）に示すように、画像データのＸ
アドレスの第３ビットをそのままバンクセレクト信号と
してバンクを選択すればよい。この場合、図８（ｂ）の
右側に示すように、Ｙアドレスが同一の画像データは同
一のバンクに格納される。

【０１１３】また、上下に隣接する画素を異なるバンク
に格納するためには、さらに、Ｙアドレスの第０ビット
に応じてバンクを選択する必要がある。従って、図８
（ａ）に示すように、Ｘアドレスの第３ビットとＹアド
レスの第０ビットとの排他的論理和をとれば、垂直方向
に偶数番目の列上の画像データの最初の８画素はバンク
０に、次の８画素はバンク１に格納され、以後、８画素
ごとに、バンク０とバンク１とに交互に格納される。ま
た奇数番目の列上の画像データは、最初の８画素はバン
ク１に、次の８画素はバンク０に格納され、以後、８画
素ごとに、バンク１とバンク０とに交互に格納される。

【０１１４】図９は、フィールドメモリ１２１から水平
方向に連続して読み出すべき３２画素の画像データと、
それに対応して読み出される読み出しグループとの関係
を示す説明図である。図９において、フィールドメモリ
１２１内の１フィールドの画像データは、水平方向８画
素×垂直方向１画素の領域ごとに市松状に異なるバンク
にページ配分されている。図９（ａ）に示すように、水
平方向のどの位置から連続する３２画素の画像データ
も、当該３２画素の画像データの先頭画素に対して０画
素〜７画素のオフセットをもって選ばれた、水平方向に
連続した５ページモードサイクル４０画素の画像データ
からなる読み出しグループの中に含まれる。すなわち、
図６と同様に、任意のＸ方向３２画素の領域を読み出す
ためには、５回のページモードサイクルで４０画素の読
み出しグループ（例えば、読み出しグループＣ、また
は、読み出しグループＤ）を読み出し、そこから所望の
３２画素を取り出せば良い。

【０１１５】このように、任意のＸ方向３２画素の領域
の読み出しに、５回のページモードサイクルで４０画素
の読み出しグループを読み出して、そこから所望の３２
画素を取り出すことにより、水平方向にも垂直方向に
も、ページモードサイクルの切り換えに際して、常に、
バンク０とバンク１とにインターリーブすることがで
き、常に、４クロック×５ページモードサイクル＝２０
クロックで読み出しを完了することができる。従って、
このようにして、３２画素×Ｎ画素の矩形領域内の画像
データを読み出す場合には、常に、２０Ｎクロックで読
み出しを完了することができる。

【０１１６】図９（ｂ）は、水平方向８画素×垂直方向
１画素の領域ごとに市松状に異なるバンクにページ配分
されたフィールド内で、水平方向に連続して読み出すべ
き４８画素の画像データと、それに対応して読み出され
る読み出しグループとの関係を示す。図９（ｂ）に示す
ように、水平方向のどの位置から連続する４８画素の画
像データも、当該４８画素の画像データの先頭画素に対
して０画素〜７画素のオフセットをもって選ばれた、水
平方向に連続した７ページモードサイクル５６画素の画
像データからなる読み出しグループの中に含まれる。従
って、図６に示した場合と同様に、任意のＸ方向４８画
素の領域を読み出すためには、７回のページモードサイ
クルで５６画素の読み出しグループ（例えば、読み出し
グループＥ、または、読み出しグループＦ）を読み出
し、そこから所望の４８画素を取り出せば良い。

【０１１７】任意のＸ方向４８画素の領域の読み出し
に、７回のページモードサイクルで５６画素の読み出し
グループを読み出して、そこから所望の４８画素を取り
出すことにより、水平方向にも垂直方向にも、ページモ
ードサイクルの切り換えに際して、常に、バンク０とバ
ンク１とにインターリーブすることができ、常に、４ク
ロック×７ページモードサイクル＝２８クロックで読み
出しを完了することができる。従って、このようにし
て、４８画素×Ｎ画素の矩形領域内の画像データを読み
出す場合には、常に、２８Ｎクロックで読み出しを完了
することができる。

【０１１８】このように画像圧縮などの画像処理で比較
的良く用いられるＸ方向の画素数が１６画素、３２画
素、４８画素などの矩形領域の読み出しでは、本発明を
適応すれば走査線あたり奇数回のページモードサイクル
を起こす必要があり、その場合図８（ｂ）に示すように
Ｘアドレスのビット３のみでバンク選択をすると前の走
査線の最後の読み出しバンクが次の走査線の最初の読み
出しバンクと同一になってしまい、そこでページモード
サイクル切り替えのためのＲＡＳサイクルの再起動が必
要となりメモリの読み出し効率が低下してしまう。

【０１１９】探索単位のサイズを１６画素×１６画素、
探索範囲を±１６画素×±１６画素とした場合、探索単
位当たりの参照画像は４８画素×４８画素となる。動画
像をＮＴＳＣ（７２０画素×４８０画素、３０フレーム
／秒、画素レート１３．５ＭＨｚ）とすると、動きベク
トル検出をリアルタイムに行なう時の探索単位あたりに
与えられる時間はおよそ１９μ秒（１６×１６×７４ｎ
秒）になり、その時間内にその探索単位に対応するすべ
ての参照画像を動きベクトル検出回路に入力するための
転送レートはおよそ１２０Ｍ画素／秒以上になる。これ
が、テレスコピック探索での参照画像メモリと探索ユニ
ットとの間に必要な転送レートになる。

【０１２０】以下では、図７〜図１７を参照しながら、
上記のようにページ配分されたフィールドメモリ１２１
から矩形領域で指定された画像データを読み出す場合
と、図３１（ａ）から図３２（ｂ）に示したような従来
のページ配分による２バンク同期型ＤＲＡＭの画像メモ
リから矩形領域で指定された画像データを読み出す場合
とを比較して、検討する。従来の課題として説明したよ
うに、画像メモリからの画像データの読み出しにおい
て、同一バンクをページモードサイクル境界を越えて連
続してアクセスするときに読み出し効率が悪くなる。そ
こで、以下では、Ｘ方向１６画素の矩形領域の第０列の
読み出し開始から、第２列の最初のデータの直前までに
必要なクロック数を調べる。

【０１２１】図１０は、従来の同期型ＤＲＡＭから読み
出されるＸ方向１６画素の矩形領域とページモードサイ
クル境界との相対的位置関係を示す説明図である。図１
０左側（１）〜（８）には、バンク０のページモードサ
イクルと読み出すべき矩形領域との相対的位置関係を示
し、右側には、同期型ＤＲＡＭから読み出すべき矩形領
域を示す。図１１は、従来の同期型ＤＲＡＭから、Ｘ方
向にバンク切り換えが起こらない矩形領域内の画像デー
タが読み出される場合のタイミング図である。具体的に
は図１１は、図３１（ａ）に示したページ配分の同期型
ＤＲＡＭから、矩形領域８０または矩形領域８１のよう
に配置されたＸ方向１６画素の矩形領域内の画像データ
が読み出される場合を示す。

【０１２２】図１１には、図１０左側（１）〜（８）に
示した相対的位置関係を有する矩形領域を読み出す場合
の同期型ＤＲＡＭに対する、バンクを指定したコマンド
列と、そのコマンド列によって読み出される画像データ
を示す。前記コマンド列における「Ａ」はバンク０を示
し、「Ｂ」はバンク１を示す。また、読み出される画像
データを示す図中において、上段の数字は読み出される
画像データの列番号を示し、下段の数字は読み出される
画像データの矩形領域内での相対Ｘアドレスを示す。図
１０左側（１）〜（８）は、破線でページモードサイク
ル境界を示したＸ方向に連続する３ページモードサイク
ルを前記読み出しグループとみなしたときのＸアドレス
のオフセットがそれぞれ０〜７の場合を示している。下
段（９）は、図７に示したように、Ｘ方向に連続する３
ページモードサイクルを前記読み出しグループとして図
１０の右側に示す矩形領域を読み出す場合を示してい
る。また、前記コマンド列における「act」、「rd」、
「pre」および「rda」は、それぞれ、コマンドＡＣＴ、
コマンドＲＥＡＤ、コマンドＰＲＥおよびコマンドＲＤ
Ａを示す。

【０１２３】図１１（１）〜（８）に示すように、図３
１（ａ）に示したページ配分では、矩形領域内の第０列
および第１列のそれぞれの列上の画像データは、一つの
コマンドＡＣＴにより連続的に読み出される。しかし、
第０列の読み出しを完了してから、コマンドＲＥＡＤに
より次の第１列の読み出しを開始するまでの間に、ＰＲ
Ｅ→ＡＣＴ→ＲＥＡＤの４クロックのオーバーヘッドを
生じる。特に、矩形領域の先頭画素のＸアドレスのオフ
セットが奇数のときには、オフセットが偶数のときよ
り、Ｘ方向一列あたり１ワード多く読み出さなければな
らない。このため、矩形領域内の第０列の最初の画像デ
ータが出力されてから、第２列の最初の画像データが出
力される直前までに要する時間は、２６クロックとな
り、（９）に示したように本実施例のフィールドメモリ
１２１から上記矩形領域を読み出す場合に比べて、２ク
ロック長くなる。

【０１２４】図１２および図１４は、従来の同期型ＤＲ
ＡＭから読み出されるＸ方向１６画素の矩形領域と１バ
ンク境界を含んだページモードサイクル境界との相対的
位置関係を示す説明図である。図１３および図１５は、
従来の同期型ＤＲＡＭから、Ｘ方向に一回のバンク切り
換えで矩形領域が読み出される場合のタイミング図であ
る。具体的には、図１３および図１５は、図３２（ａ）
または図３２（ｂ）のようにページ配分された同期型Ｄ
ＲＡＭから、矩形領域８３または矩形領域８４のように
配置されたＸ方向１６画素の矩形領域内の画像データが
読み出される場合を示す。

【０１２５】図１３（１）から（８）では、図１２に示
した（１）から（８）の境界との位置関係に対応して、
矩形領域の各列１６画素が読み出される際に、バンク０
から１５画素〜８画素の画像データが読み出された後、
バンク１から残りの１画素〜８画素の画像データが読み
出される場合のタイミングを示している。これに対し
て、図１５（１）〜（７）では、矩形領域の各列１６画
素が読み出される際に、バンク０から７画素〜１画素の
画像データが読み出された後、バンク１から残りの９画
素〜１５画素の画像データが読み出される場合のタイミ
ングを示している。また、図１２および図１４におい
て、（９）は、図７に示したように、Ｘ方向に連続する
３ページモードサイクルを前記読み出しグループとして
図１２および図１４右側に示す矩形領域を読み出す場合
を示している。

【０１２６】図１２および図１４において、読み出され
る画像データのうち斜線部で示した画像データは、一旦
読み出された後、廃棄されるよう制御されてもよいし、
読み出されないよう制御されてもよい。しかし、当該画
像データは、読み出されないよう制御されたとしても、
他方のバンクに対するＰＲＥ→ＡＣＴ→ＲＥＡＤ間のそ
れぞれ２クロックの遅延時間により、この画像データの
読み出しに要する時間分はオーバーヘッドとなる。

【０１２７】図１２の（１）と図１４の（７）とに示す
ように、前記矩形領域の読み出しに最も長い時間を要す
るのは、矩形領域のＸ方向１６画素のうち、１画素だけ
が一方のバンクに、残りの１５画素が他方のバンクに配
分されている場合である。この場合、矩形領域内の第０
列の最初の画像データが読み出されてから、第２列の最
初の画像データが読み出される直前までに要する時間
が、２４クロックとなり、（９）に示した読み出し時間
と同じである。

【０１２８】図１６は、本実施例のフィールドメモリ１
２１から読み出されるＸ方向１６画素の矩形領域とペー
ジモードサイクル境界との相対的位置関係を示す説明図
である。図１７は、本実施例のフィールドメモリ１２１
から、Ｘ方向１６画素の矩形領域を従来と同様にして読
み出す場合のタイミング図である。図１７（１）〜
（８）は、前記矩形領域のページモードサイクル境界に
対するＸアドレスのオフセットが０画素〜７画素の場合
のタイミングを示す。（９）は、上記と同様、図７に示
したように、Ｘ方向に連続する３ページモードサイクル
を前記読み出しグループとして図１６右側に示す矩形領
域を読み出す場合を示している。

【０１２９】図１７（１）〜（８）に示すように、矩形
領域内の第０列の最初の画像データが読み出されてか
ら、第２列の最初の画像データが読み出される直前まで
に要する時間は、すべて２４クロック以内に収まってお
り、データ読み出し効率としては（９）と同等である。
しかしながら、図１７に示した場合では、（３）と
（４）においてコマンドのタイミングが一致している以
外は、すべて異なるタイミングでコマンドを発行しなけ
ればならない。このような場合には、ページモードサイ
クル境界に対する矩形領域のＸアドレスのオフセットに
応じて、異なる読み出し制御動作を行うことができる複
雑なＤＲＡＭ制御回路が必要となる。

【０１３０】図１１、図１３、図１５の（１）〜（８）
に示した場合も、同様に、図１３において（２）と
（３）、（４）と（５）、（６）と（７）において、コ
マンド発行のタイミングが一致している以外は、すべて
異なるタイミングでコマンドが発行されている。しかし
ながら、従来のページ配分では、図１７の（１）〜
（８）に示した場合と比較しても、ページモードサイク
ル境界に対するＸアドレスのオフセットと、バンク境界
に対する読み出し領域の位置関係とに応じて、さらに複
雑なＤＲＡＭ制御回路が必要になる。これに対し、本実
施例では、図６および図７に示したように、バンク０、
バンク１の順序の前後はあるが、単一のメモリサイクル
で任意の矩形領域を読み出すことができ、メモリ制御部
１２３を非常に簡略化することができる。

【０１３１】なお、ページモードサイクル切り替えの早
い一部の品種の同期型ＤＲＡＭや、特殊な機能を備えた
品種の同期型ＤＲＡＭを用いれば、従来のページ配分を
行った同期型ＤＲＡＭでも、本発明と同等の読み出し効
率を実現できる可能性はある。しかしながら、量産性を
考慮すれば、同期型ＤＲＡＭの品種が限定されると画像
メモリの設計上、不都合である。これに対し、本実施例
によれば、簡単な構成で、上記ページ配分で画像データ
をフィールドメモリ１２１の各バンクに書き込むことが
できるとともに、それにより、簡単な制御で、安定し
て、効率よく矩形領域の画像データを読み出すことがで
きるフィールドメモリ１２１を提供することができる。

【０１３２】また、図４のキャッシュメモリ書き込み制
御回路１２７において、図１１〜図１７の（１）〜
（８）に示した読み出しでは、矩形領域内のＸ方向に同
一列上の画像データは、上述したようなオーバーヘッド
によって、必ずしも時間的に連続して入力されるとは限
らないため、有効なデータを判別するためにはハンドシ
ェイクなどの回路が必要であったり、あるいはデータを
連続させるためにコマンド発生方法を変更することによ
って読み出し効率を低下させる必要があった。

【０１３３】ところが本実施例によれば、単一のメモリ
サイクルを連続させるという特徴から、矩形領域内でＸ
方向に同一列上の画像データは必ず連続して入力され
る。このため、キャッシュメモリ書き込み制御回路１２
７では、読み出された画像データのＸアドレスの第２ビ
ットから第０ビットによって、読み出し開始から何ワー
ド目からが有効なデータであるかを容易に判定すること
ができ、その後、必要な画素数だけ連続して、読み出さ
れた画像データをキャッシュメモリに書き込めばよい。
このように、本実施例によれば、キャッシュメモリへの
書き込みに関しても、制御を簡略化することができる。 （実施例３）図１８は、本実施例のアドレス変換回路１
１０の構成および入出力を示す説明図である。図１８
（ａ）は、マルチプレクサによって実現されるアドレス
変換回路１１０の構成とその入出力とを示す。

【０１３４】図１８（ａ）に示すように、アドレス変換
回路１１０は、Ｘアドレス変換回路１１１およびＹアド
レス変換回路１１２を備える。Ｘアドレス変換回路１１
１とＹアドレス変換回路１１２とは、Ｙアドレスの第９
ビット（Ｙ［９］）を選択信号としたマルチプレクサに
よって実現される。アドレス変換回路１１０は、７６８
画素×６４０画素の領域を表すアドレスを、１０２４画
素×５１２画素の領域を表すアドレスに変換する。すな
わち、アドレス変換回路１１０は、１０ビットのＸアド
レス（Ｘ［９：０］）と１０ビットのＹアドレス（Ｙ
［９：０］）とから、１０ビットの変換Ｘアドレス（Ｘ
ｔ［９：０］）と９ビットの変換Ｙアドレス（Ｙｔ
［８：０］）とを生成する。

【０１３５】実際には、２５６画素×１２８画素のブロ
ック単位で変換を行うため、 （Ｘ［９：８］、Ｙ［９：７］）→（Ｘｔ［９：８］、
Ｙｔ［８：７］） のアドレス変換を行う。Ｘアドレス変換回路１１１は、
Ｘアドレスの第９ビットおよび第８ビット（Ｘ［９：
８］）と、Ｙアドレスの第８ビットおよび第７ビット
（Ｙ［８：７］）の反転出力とを入力する。Ｘアドレス
変換回路１１１は、選択信号であるＹアドレスの第９ビ
ット（Ｙ［９］）が０のときは、入力されたＸアドレス
の第９ビットおよび第８ビット（Ｘ［９：８］）を、変
換Ｘアドレスの第９ビットおよび第８ビット（Ｘｔ
［９：８］）として選択し、選択信号であるＹアドレス
の第９ビット（Ｙ［９］）が１のときは、入力されたＹ
アドレスの第８ビットおよび第７ビット（Ｙ［８：
７］）の反転出力を変換Ｘアドレスの第９ビットおよび
第８ビット（Ｘｔ［９：８］）として選択する。

【０１３６】Ｙアドレス変換回路１１２は、Ｙアドレス
の第８ビットおよび第７ビット（Ｙ［８：７］）と、Ｘ
アドレスの第９ビットおよび第８ビット（Ｘ［９：
８］）とを入力する。Ｙアドレス変換回路１１２は、選
択信号であるＹアドレスの第９ビット（Ｙ［９］）が０
のときは、入力されたＹアドレスの第８ビットおよび第
７ビット（Ｙ［８：７］）を、変換Ｙアドレスの第８ビ
ットおよび第７ビット（Ｙｔ［８：７］）として選択
し、選択信号であるＹアドレスの第９ビット（Ｙ
［９］）が１のときは、入力されたＸアドレスの第９ビ
ットおよび第８ビット（Ｘ［９：８］）を変換Ｙアドレ
スの第８ビットおよび第７ビット（Ｙｔ［８：７］）と
して選択する。

【０１３７】図１９は、メモリ内に書き込むべき画像デ
ータの大きさと、画像メモリ内の実記憶領域との関係を
示す説明図である。図１９（ａ）は、ＰＡＬフォーマッ
トの画像データと、４Ｍビットのメモリによって提供さ
れる１画素あたり８ビットで解像度１０２４画素×５１
２画素の実記憶領域を示す。なお、図１９では、それぞ
れの画像領域を２５６画素×１２８画素のブロックに区
切り、それぞれのブロックに対して、０〜１８のブロッ
ク番号を付して説明する。

【０１３８】図１９（ａ）に示すように、ＰＡＬフォー
マットの画像データは、１フレーム７２０画素×５７６
画素の解像度で与えられる。従って、各画素に対応する
ＰＡＬフォーマットの画像データを、各画素の座標をそ
のままアドレスとしてメモリ内に書き込んだ場合でも、
実記憶領域内の前記ブロックを最小単位とした７６８画
素×６４０画素の領域に格納することができる。この場
合には、１０２４画素×５１２画素の実記憶領域に対し
て、第１６ブロック〜第１８ブロックがオーバーフロー
するが、第３ブロック、第７ブロック、第１１ブロック
および第１５ブロックの４ブロックは使用されていな
い。

【０１３９】このようなＰＡＬフォーマットの１画面分
の画像データに対して、各画素の座標をそのままアドレ
スとしてアドレス変換回路１１０に入力した場合、画像
データのＹアドレスは５１２以上、５７６以下である。
また、図１９（ａ）の実記憶領域からオーバーフローし
たブロックのＹアドレスは５１２以上、６３９以下であ
る。このため、入力されるＹアドレスの第９ビットが１
のとき、Ｙアドレスの第９ビットより下位のビットで１
となるのは、高々、第６ビットまでである。従って、Ｙ
アドレス変換回路１１２に入力されるＹアドレスの第８
ビットおよび第７ビット（Ｙ［８：７］）は、必ず、２
進数で「００」であり、Ｘアドレス変換回路１１１に入
力されるＹ［８：７］の反転入力は、必ず、２進数で
「１１」である。

【０１４０】図１９（ｂ）は、アドレス変換回路１１０
によるアドレス変換前のブロックと、アドレス変換後の
ブロックとの対応を示す。図１９（ａ）においてオーバ
ーフローしたブロックのうち、第１６ブロック、第１７
ブロックおよび第１８ブロックは、Ｙアドレスの第９ビ
ット（Ｙ［９］）が１である。従って、Ｘアドレス変換
回路１１１において、変換Ｘアドレスの第９ビットおよ
び第８ビット（Ｘｔ［９：８］）として、Ｙ［８：７］
の反転入力が選択され、その値は、２進数の「１１」と
なる。２進数のＸアドレス「１ １０００ ００００」
は１０進数で７６８であり、Ｘアドレス（Ｘ［７：
０］）で表されるアドレスの範囲は０以上、５１１以下
であるから、変換後のＸアドレス（Ｘｔ［９：０］）
は、７６８以上、１０２４以下となる。

【０１４１】また、第１６ブロック、第１７ブロックお
よび第１８ブロックについては、Ｙアドレス変換回路１
１２により、変換Ｙアドレスの第８ビットおよび第７ビ
ット（Ｙｔ［８：７］）として、Ｘアドレスの第９ビッ
トおよび第８ビット（Ｘ［９：８］）が選択される。第
１６ブロックのＸアドレスの第９ビットおよび第８ビッ
ト（Ｘ［９：８］）は、２進数の「００」である。従っ
て、変換Ｙアドレスの第８ビットおよび第７ビット（Ｙ
ｔ［８：７］）は２進数の「００」となり、変換Ｙアド
レス（Ｙｔ［８：０］）の取りうる値は、０以上、１２
７以下となる。すなわち、第１６ブロックは、アドレス
変換回路１１０のアドレス変換によって、図１９（ｂ）
に示すように、図１９（ａ）の第３ブロックの位置に配
置されることになる。

【０１４２】同様に、第１７ブロックのＸアドレスの第
９ビットおよび第８ビット（Ｘ［９：８］）は、２進数
の「０１」である。従って、変換Ｙアドレスの第８ビッ
トおよび第７ビット（Ｙｔ［８：７］）は２進数の「０
１」となり、変換Ｙアドレス（Ｙｔ［８：０］）の取り
うる値は、１２８以上、２５５以下となる。従って、第
１７ブロックは、アドレス変換回路１１０のアドレス変
換によって、図１９（ａ）の第７ブロックの位置に配置
されることになる。全く同様にして、第１８ブロック
は、アドレス変換回路１１０のアドレス変換によって、
図１９（ａ）の第１１ブロックの位置に配置される。こ
の結果、図１９（ｂ）に示すように、割当てられた実記
憶領域からオーバーフローした図１９（ａ）の各ブロッ
クが、本実施例のアドレス変換回路１１０によるアドレ
ス変換によって、使用されていないメモリ領域に配置さ
れる。

【０１４３】図１８（ｂ）は、論理回路によって実現さ
れる本実施例のアドレス変換回路１１３の論理構成を示
す。図１８（ｂ）および以下の図１８（ｃ）において、
「|」は論理和を示し、「&」は論理積を示す。変換Ｘア
ドレスの第９ビット（Ｘｔ［９］）を生成する回路は、
入力されるＸアドレスの第９ビット（Ｘ［９］）とＹア
ドレスの第９ビット（Ｙ［９］）とのいずれかが１のと
き１を出力するＯＲ回路によって実現される。

【０１４４】また、変換Ｘアドレスの第８ビット（Ｘｔ
［８］）を生成する回路は、入力されるＸアドレスの第
８ビット（Ｘ［８］）とＹアドレスの第９ビット（Ｙ
［９］）とのいずれかが１のとき１を出力するＯＲ回路
によって実現される。変換Ｙアドレスの第８ビット（Ｙ
ｔ［８］）を生成する回路は、入力されるそれぞれＹア
ドレスの第９ビット（Ｙ［９］）の反転出力とＹアドレ
スの第８ビット（Ｙ［８］）との論理積と、入力される
それぞれＹアドレスの第９ビット（Ｙ［９］）とＸアド
レスの第９ビット（Ｘ［９］）との論理積との論理和を
出力するＡＮＤ回路とＯＲ回路との組み合わせによって
実現される。これにより、入力されるＹアドレスの第９
ビット（Ｙ［９］）が１でないときは入力されたＹアド
レスの第８ビット（Ｙ［８］）を出力し、入力されるＹ
アドレスの第９ビット（Ｙ［９］）が１のときは入力さ
れたＸアドレスの第９ビット（Ｘ［９］）を変換Ｙアド
レスの第８ビット（Ｙｔ［８］）として出力する。

【０１４５】同様に、変換Ｙアドレスの第７ビット（Ｙ
ｔ［７］）を生成する回路は、入力されるそれぞれＹア
ドレスの第９ビット（Ｙ［９］）の反転出力とＹアドレ
スの第７ビット（Ｙ［７］）との論理積と、入力される
それぞれＹアドレスの第９ビット（Ｙ［９］）とＸアド
レスの第８ビット（Ｘ［８］）との論理積との論理和を
出力するＡＮＤ回路とＯＲ回路との組み合わせによって
実現される。これにより、入力されるＹアドレスの第９
ビット（Ｙ［９］）が１でないときは入力されたＹアド
レスの第７ビット（Ｙ［７］）を出力し、入力されるＹ
アドレスの第９ビット（Ｙ［９］）が１のときは入力さ
れたＸアドレスの第８ビット（Ｘ［８］）を変換Ｙアド
レスの第７ビット（Ｙｔ［７］）として出力する。

【０１４６】このように、アドレス変換回路１１３に用
いられるＡＮＤ回路やＯＲ回路は回路規模も小さく、ま
た、ＰＬＡ（programmable logic arrays）デバイスを
用いて容易に実現することができるので、低コストで、
容易に画像メモリの記憶領域の有効利用を図ることがで
きる。しかしながら、図１８（ｂ）示したアドレス変換
回路１１３において、７６８画素×６４０画素を越える
領域のアドレス、例えば、図１９（ａ）に示した第３ブ
ロック、第７ブロックおよび第１１ブロックのアドレス
を入力した場合には、変換後のアドレスが、７６８画素
×６４０画素の領域内のアドレスを示してしまうという
問題点がある。例えば、（Ｘ、Ｙ）アドレスが（９０
０、２００）の画素は、図１９（ａ）に示した第７ブロ
ックに含まれる。ところが、第７ブロックは、第１７ブ
ロックがアドレス変換後に配置されるブロックであるの
で、（９００、２００）への書き込みを行うと、第１７
ブロックに属する画素データを書き換えてしまうことに
なる。そこで、７６８画素×６４０画素の領域外のブロ
ックを、すべて使われていない第１５ブロックへ割り当
てることができれば、このような問題点を防ぐことがで
きる。

【０１４７】図１８（ｃ）は、（ｍａｓｋ）項生成回路
を備えるアドレス変換回路１１４の論理構成を示す。
（ｍａｓｋ）項生成回路は、Ｙアドレスの第９ビット
（Ｙ［９］）と第８ビット（Ｙ［８］）との論理積と、
Ｙアドレスの第９ビット（Ｙ［９］）と第７ビット（Ｙ
［７］）との論理積と、Ｘアドレスの第９ビット（Ｘ
［９］）と第８ビット（Ｘ［８］）との論理積との論理
和を出力する。すなわち、Ｙアドレスの第９ビット（Ｙ
［９］）と第８ビット（Ｙ［８］）との論理積が１とな
るのは、Ｙアドレスが７６８以上となる図示しない領域
である。また、Ｙアドレスの第９ビット（Ｙ［９］）と
第７ビット（Ｙ［７］）との論理積が１となるのは、Ｙ
アドレスが６４０以上となる図示しない領域である。さ
らに、Ｘアドレスの第９ビット（Ｘ［９］）と第８ビッ
ト（Ｘ［８］）との論理積が１となるのは、図１９
（ａ）に示した第３ブロック、第７ブロック、第１１ブ
ロックおよび第１５ブロックを含んだ、Ｘアドレスが７
６８以上となる領域である。

【０１４８】アドレス変換回路１１４は、７６８画素×
６４０画素の領域外のアドレスを検出して１となる上記
（ｍａｓｋ）項を生成し、（ｍａｓｋ）項とＹｔ［８：
７］との論理和をとることにより、領域外のアドレスに
対してＸｔ［９：８］、Ｙｔ［８：７］のすべてのビッ
トを１にする。また、ここに述べた（ｍａｓｋ）項を生
成すれば、図１８（ｂ）においてもＹｔ［８：７］と論
理和をとることにより、対象領域外のアドレスに対して
使用していない第１５ブロックにアドレス変換を行うこ
とができる。

【０１４９】図２０は、本実施例のアドレス変換回路１
３０およびアドレス変換回路１３３の構成を示すブロッ
ク図である。図２０（ａ）はマルチプレクサによって実
現されるアドレス変換回路１３０の構成を示す。図２１
は、アドレス変換回路１３０によるアドレス変換前のブ
ロックとアドレス変換後のブロックとの対応を示す説明
図である。

【０１５０】アドレス変換回路１３０は、Ｘアドレス変
換回路１３１およびＹアドレス変換回路１３２を備え
る。Ｘアドレス変換回路１３１とＹアドレス変換回路１
３２とは、Ｙアドレスの第１０ビット（Ｙ［１０］）を
選択信号としたマルチプレクサによって実現される。ア
ドレス変換回路１３０は、１２８画素×６４画素のブロ
ックをアドレス変換の基本単位として、１９２０画素×
１０８８画素の画像データを、画像メモリ内の２０４８
画素×１０２４画素の実記憶領域に割り当てる。また、
アドレス変換回路１３０によって実際に変換されるアド
レスのビット部分は、（Ｘ［１０：７］、Ｙ［１０：
６］）→（Ｘｔ［１０：７］、Ｙｔ［９：６］）であ
る。

【０１５１】Ｘアドレス変換回路１３１は、Ｘアドレス
の第１０ビット〜第７ビット（Ｘ［１０：７］）と、Ｙ
アドレスの第９ビット〜第６ビット（Ｙ［９：６］）の
反転出力とを入力する。Ｘアドレス変換回路１３１は、
選択信号であるＹアドレスの第１０ビット（Ｙ［１
０］）が０のときは、入力されたＸアドレスの第１０ビ
ット〜第７ビット（Ｘ［１０：７］）を選択し、選択信
号であるＹアドレスの第１０ビット（Ｙ［１０］）が１
のときは、Ｙアドレスの第９ビット〜第６ビット（Ｙ
［９：６］）の反転出力を変換Ｘアドレスの第１０ビッ
ト〜第７ビット（Ｘｔ［１０：７］）として選択する。

【０１５２】Ｙアドレス変換回路１３２は、Ｙアドレス
の第９ビット〜第６ビット（Ｙ［９：６］）と、Ｘアド
レスの第１０ビット〜第７ビット（Ｘ［１０：７］）と
を入力する。Ｙアドレス変換回路１３２は、選択信号で
あるＹアドレスの第１０ビット（Ｙ［１０］）が０のと
きは、入力されたＹアドレスの第９ビット〜第６ビット
（Ｙ［９：６］）を選択し、選択信号であるＹアドレス
の第１０ビット（Ｙ［１０］）が１のときは、入力され
たＸアドレスの第１０ビット〜第７ビット（Ｘ［１０：
７］）を変換Ｙアドレスの第９ビット〜第６ビット（Ｙ
ｔ［９：６］）として選択する。

【０１５３】上記のように、アドレス変換回路１３０
は、Ｙアドレスの第１０ビット（Ｙ［１０］）を選択信
号としているので、Ｙアドレスが１０２４以上となるブ
ロックがアドレス変換されることになる。１９２０画素
×１０８８画素の画像データでは、図２１に示す第１ブ
ロック〜第１５ブロックの１５ブロックがアドレス変換
される。第１ブロック〜第１５ブロックのアドレス変換
前のＹアドレス（Ｙ［１０：０］）は、１０２４以上、
１０８７以下であるので、これらのブロックのＹアドレ
スのうち、第１０ビットを除いて第６ビットより上位の
ビットが１になることはない。従って、Ｘアドレス変換
回路１３１に入力されるＹアドレスのＹ［９：６］の反
転出力は、２進数で「１１１１」としてよい。このた
め、第１ブロック〜第１５ブロックの変換Ｘアドレス
（Ｘｔ［１０：０］）は、１９２０以上、２０４７以下
となる。

【０１５４】また、第１ブロック〜第１５ブロックにつ
いては、Ｙアドレス変換回路１３２により、変換Ｙアド
レスの第９ビット〜第６ビット（Ｙｔ［９：６］）とし
て、Ｘアドレスの第１０ビット〜第７ビット（Ｘ［１
０：７］）が選択される。第１ブロックのＸアドレスの
第１０ビット〜第７ビット（Ｘ［１０：７］）は、２進
数の「００００」である。従って、変換Ｙアドレスの第
９ビット〜第６ビット（Ｙｔ［９：６］）は２進数の
「００００」となり、変換Ｙアドレス（Ｙｔ［９：
０］）の取りうる値は、０以上、１２７以下となる。す
なわち、第１ブロックは、アドレス変換回路１３０のア
ドレス変換によって、図２１に示すように、第１ｔブロ
ックの位置に配置されることになる。

【０１５５】同様に、第２ブロックのＸアドレスの第１
０ビット〜第７ビット（Ｘ［１０：７］）は、２進数の
「０００１」である。従って、変換Ｙアドレスの第９ビ
ット〜第６ビット（Ｙｔ［９：６］）は２進数の「００
０１」となり、変換Ｙアドレス（Ｙｔ［９：０］）の取
りうる値は、１２８以上、２５５以下となる。従って、
第２ブロックは、アドレス変換回路１３０のアドレス変
換によって、図２１の第２ｔブロックの位置に配置され
ることになる。全く同様にして、第３ブロックは、アド
レス変換回路１３０のアドレス変換によって、図２１の
第３ｔブロックの位置に配置される。この結果、図２１
に示すように、第１ブロック〜第１５ブロックの各ブロ
ックが、アドレス変換回路１３０によるアドレス変換に
よって、第１ｔブロック〜第１６ｔブロックを含む、使
用されていないメモリ領域に配置される。

【０１５６】本実施例の上記アドレス変換回路１３０
も、図１８（ｂ）に示したアドレス変換回路１１３と同
様に、ＡＮＤ回路とＯＲ回路との組み合わせによって実
現することができる。図２０（ｂ）は、（ｍａｓｋ）項
生成回路を備えた論理回路によって実現されるアドレス
変換回路１３３の論理構成を示す。図２０（ｂ）におい
て、図１８（ｂ）と同様、「|」は論理和を示し、「&」
は論理積を示す。

【０１５７】変換Ｘアドレスの第１０ビット（Ｘｔ［１
０］）を生成する回路は、入力されるＸアドレスの第１
０ビット（Ｘ［１０］）とＹアドレスの第１０ビット
（Ｙ［１０］）とのいずれかが１のとき１を出力するＯ
Ｒ回路によって実現される。変換Ｘアドレスの第９ビッ
ト〜第７ビットのそれぞれのビット（Ｘｔ［９］、Ｘｔ
［８］、Ｘｔ［７］）を生成する回路は、変換Ｘアドレ
スの第１０ビットを生成する回路と同様、入力されるＸ
アドレスの第９ビット〜第７ビットのそれぞれのビット
（Ｘ［９］、Ｘ［８］、Ｘ［７］）と、Ｙアドレスの第
１０ビット（Ｙ［１０］）とのいずれかが１のとき１を
出力するＯＲ回路によって実現される。

【０１５８】アドレス変換回路１３３の（ｍａｓｋ）項
生成回路は、Ｙアドレスの第１０ビット（Ｙ［１０］）
と第９ビット（Ｙ［９］）との論理積と、Ｙアドレスの
第１０ビット（Ｙ［１０］）と第８ビット（Ｙ［８］）
との論理積と、Ｙアドレスの第１０ビット（Ｙ［１
０］）と第７ビット（Ｙ［７］）との論理積と、Ｙアド
レスの第１０ビット（Ｙ［１０］）と第６ビット（Ｙ
［６］）との論理積と、Ｘアドレスの第１０ビット（Ｘ
［１０］）と第９ビット（Ｘ［９］）と第８ビット（Ｘ
［８］）と第７ビット（Ｘ［７］）との論理積との論理
和を出力する。

【０１５９】すなわち、Ｙアドレスの第１０ビット（Ｙ
［１０］）と第９ビット（Ｙ［９］）との論理積が１と
なるのは、Ｙアドレスが１５３６以上となる領域であ
る。Ｙアドレスの第１０ビット（Ｙ［１０］）と第８ビ
ット（Ｙ［８］）との論理積が１となるのは、Ｙアドレ
スが１２８０以上となる領域である。また、Ｙアドレス
の第１０ビット（Ｙ［１０］）と第７ビット（Ｙ
［７］）との論理積が１となるのは、Ｙアドレスが１１
５２以上となる領域である。さらに、Ｙアドレスの第１
０ビット（Ｙ［１０］）と第６ビット（Ｙ［６］）との
論理積が１となるのは、Ｙアドレスが１０８８以上とな
る領域である。さらにまた、Ｘアドレスの第１０ビット
（Ｘ［１０］）と第９ビット（Ｘ［９］）と第８ビット
（Ｘ［８］）と第７ビット（Ｘ［７］）との論理積が１
となるのは、図２１に示した第１ｔブロック〜第１６ｔ
ブロックを含んだ、Ｘアドレスが２０４８以上となる領
域である。これにより、（ｍａｓｋ）項生成回路は、１
９２０画素×１０８８画素の領域外のアドレスを検出す
る。

【０１６０】変換Ｙアドレスの第９ビット（Ｘｔ
［９］）を生成する回路は、入力される、それぞれ、Ｙ
アドレスの第１０ビット（Ｙ［１０］）の反転出力とＹ
アドレスの第９ビット（Ｙ［９］）との論理積と、Ｙア
ドレスの第１０ビット（Ｙ［１０］）とＸアドレスの第
１０ビット（Ｘ［１０］）との論理積と、（ｍａｓｋ）
項との論理和を出力するＡＮＤ回路とＯＲ回路とによっ
て実現される。

【０１６１】変換Ｙアドレスの第８ビット（Ｘｔ
［８］）を生成する回路は、入力される、それぞれ、Ｙ
アドレスの第１０ビット（Ｙ［１０］）の反転出力とＹ
アドレスの第８ビット（Ｙ［８］）との論理積と、Ｙア
ドレスの第１０ビット（Ｙ［１０］）とＸアドレスの第
９ビット（Ｘ［９］）との論理積と、（ｍａｓｋ）項と
の論理和を出力するＡＮＤ回路とＯＲ回路とによって実
現される。

【０１６２】変換Ｙアドレスの第７ビット（Ｘｔ
［７］）を生成する回路は、入力される、それぞれ、Ｙ
アドレスの第１０ビット（Ｙ［１０］）の反転出力とＹ
アドレスの第７ビット（Ｙ［７］）との論理積と、Ｙア
ドレスの第１０ビット（Ｙ［１０］）とＸアドレスの第
８ビット（Ｘ［８］）との論理積と、（ｍａｓｋ）項と
の論理和を出力するＡＮＤ回路とＯＲ回路とによって実
現される。

【０１６３】変換Ｙアドレスの第６ビット（Ｘｔ
［６］）を生成する回路は、入力される、それぞれ、Ｙ
アドレスの第１０ビット（Ｙ［１０］）の反転出力とＹ
アドレスの第６ビット（Ｙ［６］）との論理積と、Ｙア
ドレスの第１０ビット（Ｙ［１０］）とＸアドレスの第
７ビット（Ｘ［７］）との論理積と、（ｍａｓｋ）項と
の論理和を出力するＡＮＤ回路とＯＲ回路とによって実
現される。

【０１６４】これによれば、Ｘｔ［１０：７］はＯＲ回
路で、Ｙｔ［９：６］はＡＮＤ−ＯＲ回路で実現でき
る。また、アドレス変換回路１３３に、１９２０画素×
１０８８画素の領域外のアドレスが入力され、（ｍａｓ
ｋ）項が１になるときは、変換Ｙアドレスの第９ビット
〜第６ビット（Ｙｔ［９：６］）は、「１１１１」とな
るので、１９２０画素×１０８８画素の領域外のアドレ
スが指定された画像データは、図２１に示す第１６ｔブ
ロック内に書き込まれることになる。

【０１６５】また、１９２０画素×１０８８画素の領域
外のアドレスが生成されることのないシステムにおいて
は、（ｍａｓｋ）項生成回路を備える必要はない。（ｍ
ａｓｋ）項生成回路の有無にかかわらず、アドレス変換
回路１１３と同様、アドレス変換回路１３３は、ＡＮＤ
回路とＯＲ回路との組み合わせによって実現されるの
で、ＰＬＡデバイスによって容易に実現することができ
るとともに、回路規模を拡張することなく、画像メモリ
の記憶領域の有効利用を図ることができる。

【０１６６】図２２は、マルチプレクサによって実現さ
れるアドレス変換回路１５０の構成を示すブロック図で
ある。図２３は、アドレス変換回路１５０によるアドレ
ス変換前のブロックとアドレス変換後のブロックとの対
応を示す説明図である。アドレス変換回路１５０は、第
１Ｘアドレス変換回路１５１、第２Ｘアドレス変換回路
１５２およびＹアドレス変換回路１５３を備える。第１
Ｘアドレス変換回路１５１、第２Ｘアドレス変換回路１
５２およびＹアドレス変換回路１５３は、いずれも、Ｙ
アドレスの第１０ビット（Ｙ［１０］）を選択信号とし
たマルチプレクサによって実現される。アドレス変換回
路１５０は、６４画素×２５６画素のブロックをアドレ
ス変換の基本単位として、１６００画素×１２８０画素
の画像データを、画像メモリ内の２０４８画素×１０２
４画素の実記憶領域に割り当てる。また、アドレス変換
回路１５０によって実際に変換されるアドレスのビット
部分は、（Ｘ［１０：６］、Ｙ［１０：８］）→（Ｘｔ
［１０：６］、Ｙｔ［９：８］）である。

【０１６７】第１Ｘアドレス変換回路１５１は、Ｘアド
レスの第１０ビットおよび第９ビット（Ｘ［１０：
９］）と、Ｙアドレスの第９ビットおよび第８ビット
（Ｙ［９：８］）の反転出力とを入力する。第１Ｘアド
レス変換回路１５１は、選択信号であるＹアドレスの第
１０ビット（Ｙ［１０］）が０のときは、入力されたＸ
アドレスの第１０ビットおよび第９ビット（Ｘ［１０：
９］）を選択し、選択信号であるＹアドレスの第１０ビ
ット（Ｙ［１０］）が１のときは、Ｙアドレスの第９ビ
ットおよび第８ビット（Ｙ［９：８］）の反転出力を変
換Ｘアドレスの第１０ビットおよび第９ビット（Ｘｔ
［１０：９］）として選択する。従って、Ｙアドレスの
第１０ビット（Ｙ［１０］）が１となる、第１ブロック
〜第２５ブロックでは、Ｙアドレスの第９ビットおよび
第８ビット（Ｙ［９：８］）が「００」であるから、変
換Ｘアドレスの第１０ビットおよび第９ビット（Ｘｔ
［１０：９］）は「１１」となる。これにより、第１ブ
ロック〜第２５ブロックは、Ｘアドレスが１５３６以上
となる領域に配置されることになる。

【０１６８】第２Ｘアドレス変換回路１５２は、Ｘアド
レスの第８ビット〜第６ビット（Ｘ［８：６］）と、Ｘ
アドレスの第１０ビット〜第８ビット（Ｘ［１０：
８］）の反転出力とを入力する。第２Ｘアドレス変換回
路１５２は、選択信号であるＹアドレスの第１０ビット
（Ｙ［１０］）が０のときは、入力されたＸアドレスの
第８ビット〜第６ビット（Ｘ［８：６］）を選択し、選
択信号であるＹアドレスの第１０ビット（Ｙ［１０］）
が１のときは、Ｘアドレスの第１０ビット〜第８ビット
（Ｘ［１０：８］）の反転出力を変換Ｘアドレスの第８
ビット〜第６ビット（Ｘｔ［８：６］）として選択す
る。

【０１６９】従って、Ｙアドレスの第１０ビット（Ｙ
［１０］）が１となる、第１ブロック〜第２５ブロック
のうち、第１ブロックの先頭Ｘアドレスの第１０ビット
〜第８ビット（Ｘ［１０：８］）は「０００」である。
また、第５ブロックの先頭Ｘアドレスの第１０ビット〜
第８ビット（Ｘ［１０：８］）は「００１」である。同
様に、第９ブロックの先頭ＸアドレスのＸ［１０：８］
は「０１０」であり、第１３ブロックの先頭Ｘアドレス
のＸ［１０：８］は「０１１」である。第１７ブロック
の先頭ＸアドレスのＸ［１０：８］は「１００」であ
り、第２１ブロックの先頭ＸアドレスのＸ［１０：８］
は「１０１」であり、第２５ブロックの先頭Ｘアドレス
のＸ［１０：８］は「１１０」である。これらの反転出
力は、それぞれ２進数で、第１ブロックでは「１１
１」、第５ブロックでは「１１０」、第９ブロックでは
「１０１」、第１３ブロックでは「１００」、第１７ブ
ロックでは「０１１」、第２１ブロックでは「０１
０」、第２５ブロックでは「００１」である。

【０１７０】このため、第２Ｘアドレス変換回路１５２
により、第１ブロック〜第４ブロックでは変換Ｘアドレ
スの第８ビット〜第６ビット（Ｘｔ［８：６］）は「１
１１」となり、同様に、第５ブロック〜第８ブロックで
は「１１０」、第９ブロック〜第１２ブロックでは「１
０１」、第１３ブロック〜第１６ブロックでは「１０
０」、第１７ブロック〜第２０ブロックでは「０１
１」、第２１ブロック〜第２４ブロックでは「０１
０」、第２５ブロックでは「００１」となる。これによ
り、第１ブロック〜第４ブロックは変換Ｘアドレス（Ｘ
ｔ［１０：６］）＝「１１１１１」、すなわち、１０進
数の変換Ｘアドレスが、１５３６＋４４８＝１９８４以
上となる領域に配置される。同様に、第５ブロック〜第
８ブロックは変換Ｘアドレスが１９２０以上、１９８３
以下となる領域、第９ブロック〜第１２ブロックは変換
Ｘアドレスが１８５６以上、１９１９以下となる領域、
第１３ブロック〜第１６ブロックは変換Ｘアドレスが１
７９２以上、１８５５以下となる領域、第１７ブロック
〜第２０ブロックは変換Ｘアドレスが１７２８以上、１
７９１以下となる領域、第２１ブロック〜第２４ブロッ
クは変換Ｘアドレスが１６６４以上、１７２７以下とな
る領域、第２５ブロックは変換Ｘアドレスが１６００以
上、１６６３以下となる領域に配置される。

【０１７１】Ｙアドレス変換回路１５３は、Ｙアドレス
の第９ビットおよび第８ビット（Ｙ［９：８］）と、Ｘ
アドレスの第７ビットおよび第６ビット（Ｘ［７：
６］）とを入力する。Ｙアドレス変換回路１５３は、選
択信号であるＹアドレスの第１０ビット（Ｙ［１０］）
が０のときは、入力されたＹアドレスの第９ビットおよ
び第８ビット（Ｙ［９：８］）を選択し、選択信号であ
るＹアドレスの第１０ビット（Ｙ［１０］）が１のとき
は、Ｘアドレスの第７ビットおよび第６ビット（Ｘ
［７：６］）を変換Ｙアドレスの第９ビットおよび第８
ビット（Ｙｔ［９：８］）として選択する。従って、Ｘ
アドレスの第７ビットおよび第６ビット（Ｘ［７：
６］）が「００」となる第１ブロック、第５ブロック、
第９ブロック、第１３ブロック、第１７ブロック、第２
１ブロックおよび第２５ブロックは、変換Ｙアドレスの
第９ビットおよび第８ビット（Ｙｔ［９：８］）が「０
０」となる、すなわち、変換Ｙアドレスが０以上、２５
５以下の領域に配置される。同様に、Ｘアドレスの第７
ビットおよび第６ビット（Ｘ［７：６］）が「０１」と
なる各ブロックは変換Ｙアドレスが２５６以上、５１１
以下の領域に、Ｘ［７：６］が「１０」となる各ブロッ
クは変換Ｙアドレスが５１２以上、７６７以下の領域
に、Ｘ［７：６］が「１１」となる各ブロックは変換Ｙ
アドレスが７６８以上、１０２３以下の領域に配置され
る。

【０１７２】従って、アドレス変換回路１５０のアドレ
ス変換により、図２３に示した第１ブロック〜第２５ブ
ロックの各ブロックは、それぞれ、第１ｔブロック〜第
２５ｔブロックに配置されることになる。なお、以下で
は、上記アドレス変換を図１９に示したＰＡＬフォーマ
ットの例と対照しながら、一般化して説明する。入力さ
れる画像のＸアドレス方向の解像度をｐ（ｐは自然数）
画素、Ｙアドレス方向の解像度をｑ（ｑは自然数）画素
とする。

【０１７３】一般的に、ｉ、ｊ、およびｋを自然数と
し、 ｐ＝２^s-i×（２ⁱ−ｋ） ｑ＝２^t-j×（２^j-1＋１） （２ⁱ−ｋ）＝２^j×ｋ−１ なる関係が成り立つとき、（２^s-i）画素×（２^t-j）画
素の大きさのブロックを基本単位として、ｐ画素×ｑ画
素の画像領域を（２ⁱ−ｋ）×（２^j-1＋１）個のブロッ
クに分割し、２^s画素×２^t-1画素の画像メモリを２ⁱ×
２^j-1個のブロックに分割する。

【０１７４】これは、図１９に示したＰＡＬフォーマッ
トでは、ｐ＝７２０、ｑ＝５７６であり、基本単位とな
るブロックの大きさを、Ｘアドレス方向に（２^s-i）画
素＝２５６画素、Ｙアドレス方向に（２^t-j）画素＝１
２８画素とし、ｋ＝１、ｉ＝２、ｊ＝２としている。さ
らに、画像領域のうちＹアドレスが２^t-1よりも小さい
ｐ画素×２^t-1画素の領域はアドレス変換をせずに、そ
のまま画像メモリに割り当て、Ｙアドレスが２ ^t-1以上
の（２^j−ｋ）個の基本ブロックを、Ｙアドレスが２^t-1
よりも小さいブロックが割り当てられていないｋ×２
^t-j個の画像メモリのブロックに割り当てる。

【０１７５】以上のように、本実施例によれば、マルチ
プレクサや論理回路によってアドレス変換回路を構成す
ることによって、簡単な構成で、回路規模を拡大するこ
となく、画像メモリ内の記憶領域を有効に利用すること
ができる。また、前記論理回路にＰＬＡデバイスを用い
ることにより、量産性の高いアドレス変換回路を提供す
ることができる。

【０１７６】また、上記第１〜第３実施例は、便宜上、
それぞれ別個に説明したが、１つの画像メモリあるい
は、一つの動きベクトル検出回路内に、同時に備えられ
てもよい。この場合、第３実施例の各アドレス変換回路
は、アドレス生成回路とバンクセレクト回路との間に備
えられる。これにより、メモリ内の記憶領域を効率よく
利用するとともに、簡単な制御で、効率よく、かつ高速
に矩形領域内の画像データを読み出すことができる画像
メモリを提供することができる。また、このような画像
メモリを備えることにより、参照画像メモリへの高速ア
クセスを必要とするテレスコピック探索を用いて、精度
良く動きベクトルを検出することができる動きベクトル
検出回路を提供することができる。

【０１７７】また、本発明の動きベクトル検出回路は、
探索範囲の設定方法を本実施例の設定方法に限定されな
い。具体的には、本実施例においては、フレーム間距離
１の場合、動きベクトル検出の探索範囲を、参照画像中
において着目画像中の探索単位と同一位置にある等大の
矩形領域と、その矩形領域を中央とする周囲８個の矩形
領域とからなる領域としたが、必ずしも参照画像中にお
いて着目画像中の探索単位と同一位置にあるを中央とし
て探索範囲を設定する必要はなく、また、探索範囲の大
きさは、前記等大の矩形領域と、その矩形領域を中央と
する周囲８個の矩形領域とからなる領域としたが、必ず
しも前記領域と等大の領域に設定する必要はなく、ま
た、探索単位と等大の矩形領域を単位として設定する必
要はない。

【０１７８】なお、本実施例においては、動きベクトル
検出回路に備えられる画像メモリについて説明したが、
本発明の画像メモリは、その用途を、動きベクトル検出
回路内の参照画像メモリに限定されない。すなわち、本
発明によれば、一般的な画像メモリとその制御回路とに
おいて、画像データの記憶領域配分に工夫を加えること
により、画像データの読み出し効率の向上、メモリ動作
の高速化、メモリ制御回路の簡素化、メモリ内の記憶領
域の使用効率の向上を図ることができる。

【０１７９】

【発明の効果】従って、請求項１記載の画像メモリ装置
は、簡単な制御で、簡単な構成により、所望の矩形領域
内の画像データを、その矩形領域の画像データ中の位置
や、矩形領域の大きさにかかわらず、一定の所要時間
で、効率よく、連続して読み出すことができる。

【０１８０】従って、請求項２記載の画像メモリ装置
は、前記２つの記憶領域として、ダイナミックＲＡＭよ
り構成された独立してアクセスされる２つのバンクを用
いることにより、上記効果を得ることができる。従っ
て、請求項３記載の画像メモリ装置では、データメモリ
は、少なくとも静止画像一つ分の画像データを書き込む
だけの記憶領域を有していれば、転送手段と読み出し手
段とによって、１つの静止画像を表す画像データが出力
される間に、当該静止画像を表す全画像データをデータ
メモリに書き込むことができる。

【０１８１】従って、請求項４記載の動きベクトル検出
回路は、従来の動きベクトル検出回路のように、書き込
み用と読み出し用との２つのバッファを備える必要がな
く、このような従来の構成と比較して、２つのバッファ
にアドレスおよび書き込み／読み出し制御信号を切り換
えるためのセレクタなどの分だけ、回路規模を縮小する
ことができる。また、参照画像メモリに大きな記憶容量
を必要とせず、時間的に連続した２つの画像の一方を着
目画像とし、他方を参照画像とする場合に、第１参照画
像書き込み手段と第２参照画像書き込み手段とによっ
て、着目画像内の最後の探索単位に対応する探索範囲が
探索範囲メモリ内に書き込まれるまでの間に、当該参照
画像の参照画像メモリへの書き込みを完了することがで
きる。

【０１８２】従って、請求項５記載の動きベクトル検出
回路は、参照画像メモリにすでに書き込まれている参照
画像を用いて、すでに検出されている動きベクトルに従
ってその参照画像内に探索範囲を設定し、当該探索範囲
を探索することによって、簡単な構成で、簡単な制御に
より、精度の高い動きベクトルを検出することができ
る。

【０１８３】従って、請求項６記載のアドレス変換回路
は、ｐ画素×ｑ画素の解像度を有する全画像データを、
２^s画素×２^t画素の画像メモリ内の記憶領域に配置する
ことができ、画像メモリ内の記憶領域を効率よく利用す
ることができる。従って、請求項７記載のアドレス変換
回路は、テーブルを参照する場合と比較して、簡単な構
成で、より高速にアドレス変換を行うことができ、第２
の方向に画像メモリの記憶領域よりアドレスが大きくな
る部分の画像データを含んだ領域を第１の方向に分割
し、分割して得られたブロックを、第１の方向のアドレ
スの順に、画像メモリ内で使用されていない領域の第２
の方向に配置することができる。

【０１８４】従って、請求項８記載のアドレス変換回路
は、テーブルを参照する場合と比較して、簡単な構成
で、より高速にアドレス変換を行うことができ、第２の
方向に画像メモリの記憶領域よりアドレスが大きくなる
部分の画像データを含んだ領域を第１の方向に分割し、
分割して得られたブロックの第１の方向のアドレスの順
に、画像メモリ内の記憶領域の第１の方向のアドレスが
大きい方から、第２の方向に順次、配置することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例である動きベクトル検出回
路１６０の一部構成を示すブロック図である。

【図２】動きベクトル検出回路１６０に入力される符号
化対象画像データ、参照画像データおよびオフセットベ
クトルを時系列で示す説明図である。

【図３】水平方向と、さらに垂直方向とに隣り合う探索
単位に対応して、共通する探索範囲を示す説明図であ
る。

【図４】本発明の第２実施例である動きベクトル検出回
路１２０の一部構成を示すブロック図である。

【図５】フィールドメモリ１２１のバンク０およびバン
ク１への画像データのページ配分と、それに対応する読
み出し動作を示すタイミング図である。

【図６】フィールドメモリ１２１から水平方向に連続し
て読み出すべき１６画素の画像データと、それに対応し
て読み出される読み出しグループとの関係を示す説明図
である。

【図７】１６画素×２画素の矩形領域を、図６に示した
読み出しグループを単位として読み出す場合のタイミン
グ図である。

【図８】フィールドメモリ１２１のバンクセレクト回路
の構成と、その画像データ書き込み時のページ配分動作
を示す説明図である。

【図９】フィールドメモリ１２１から水平方向に連続し
て読み出すべき３２画素の画像データと、それに対応し
て読み出される読み出しグループとの関係を示す説明図
である。

【図１０】従来の同期型ＤＲＡＭから読み出されるＸ方
向１６画素の矩形領域とページモードサイクル境界との
相対的位置関係を示す説明図である。

【図１１】従来の同期型ＤＲＡＭから、Ｘ方向にバンク
切り換えが起こらない矩形領域内の画像データが読み出
される場合のタイミング図である。

【図１２】従来の同期型ＤＲＡＭから読み出されるＸ方
向１６画素の矩形領域と１バンク境界を含んだページモ
ードサイクル境界との相対的位置関係を示す説明図であ
る。

【図１３】従来の同期型ＤＲＡＭから、Ｘ方向に一回の
バンク切り換えで矩形領域が読み出される場合のタイミ
ング図である。

【図１４】従来の同期型ＤＲＡＭから読み出されるＸ方
向１６画素の矩形領域と１バンク境界を含んだページモ
ードサイクル境界との相対的位置関係を示す説明図であ
る。

【図１５】従来の同期型ＤＲＡＭから、Ｘ方向に一回の
バンク切り換えで矩形領域が読み出される他の場合のタ
イミング図である。

【図１６】本実施例のフィールドメモリ１２１から読み
出されるＸ方向１６画素の矩形領域とページモードサイ
クル境界との相対的位置関係を示す説明図である。

【図１７】本実施例のフィールドメモリ１２１から、Ｘ
方向１６画素の矩形領域を従来と同様にして読み出す場
合のタイミング図である。

【図１８】本実施例のアドレス変換回路１１０の構成お
よび入出力を示す説明図である。

【図１９】メモリ内に書き込むべき画像データの大きさ
と、画像メモリ内の実記憶領域との関係を示す説明図で
ある。

【図２０】本実施例のアドレス変換回路１３０およびア
ドレス変換回路１３３の構成を示すブロック図である。

【図２１】アドレス変換回路１３０によるアドレス変換
前のブロックとアドレス変換後のブロックとの対応を示
す説明図である。

【図２２】マルチプレクサによって実現されるアドレス
変換回路１５０の構成を示すブロック図である。

【図２３】アドレス変換回路１５０によるアドレス変換
前のブロックとアドレス変換後のブロックとの対応を示
す説明図である。

【図２４】従来の画像符号化装置５０の概略的構成を示
すブロック図である。

【図２５】ノン・テレスコピック探索およびテレスコピ
ック探索による動きベクトル検出方法を示す説明図であ
る。

【図２６】ノン・テレスコピック探索およびテレスコピ
ック探索におけるフレーム間距離と探索範囲との関係を
垂直方向の探索幅について示す説明図である。

【図２７】着目画像中で隣り合う２つの探索単位ＭＢ
１、探索単位ＭＢ２に共通した探索範囲を示す説明図で
ある。

【図２８】ＭＰＥＧ２のＭ＝１フィールド構造を有する
符号化対象画像データおよび参照画像データを時系列で
示した説明図である。

【図２９】ＭＰＥＧに従う従来の動きベクトル検出回路
５６の構成を示すブロック図である。

【図３０】バッファメモリ７３、７４を備える従来の参
照画像メモリ７９の構成を示すブロック図である。

【図３１】１フィールドの画像データを２バンク同期型
ＤＲＡＭのバンク０とバンク１とに配分する場合のフィ
ールド上の画像データのページ配分を示す説明図であ
る。

【図３２】１フィールドの画像データを２バンク同期型
ＤＲＡＭのバンク０とバンク１とに矩形状に配分する場
合のフィールド上の画像データのページ配分を示す説明
図である。

【図３３】所定のデータフォーマットの画像データを一
定の記憶領域を有する画像メモリに格納する場合に、使
用される画像メモリの記憶領域を示す説明図である。

【符号の説明】

１６０ 動きベクトル検出回路 １６１ 参照画像メモリ １６２ 動きベクトル探索ユニット １６３ フレームリオーダリング部 １６４ ローカルメモリ １６５ メモリ制御部 １６６ アドレス生成部 １６７ キャッシュメモリ １６８ ＦＩＦＯメモリ １６９ フレームメモリ １７０ ３ステートバッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 独立してアクセスされる２つの記憶領域
   を有し、一方の記憶領域にオーバーヘッドなくアクセス
   される所定の連続長毎に、画像データを前記各記憶領域
   に配分して記憶する画像メモリ装置であって、 画像メモリ内に書き込むべき画像データに対して、１組
   のＸアドレスとＹアドレスとからなる書き込みアドレス
   を生成する書き込みアドレス生成手段と、 生成された書き込みアドレスが同一Ｙアドレスで、Ｘア
   ドレスが連続した画像データを、Ｘアドレスの前記１連
   続長毎に、前記２つの記憶領域に交互に書き込み、同一
   Ｘアドレスを有する画像データのＹアドレスが１異なる
   毎に、２つの記憶領域に交互に書き込む画像データ書き
   込み手段と、 指定された矩形領域に対して、同一Ｙアドレスを有する
   前記矩形領域内の画像データを含む奇数個連続した前記
   連続長からなる最小の区間を、画像データのＹアドレス
   が１異なる毎に、特定する区間特定手段と、 前記２つの記憶領域から交互に、特定された区間を読み
   出す区間読み出し手段とを備えることを特徴とする画像
   メモリ装置。
2. 【請求項２】 請求項１記載の画像メモリにおいて、前
   記２つの記憶領域は、ダイナミックＲＡＭより構成され
   た独立してアクセスされる２つのバンクであって、さら
   に、 生成された書き込みアドレスまたは読み出しアドレスの
   うち、２のＮ（Ｎは自然数）乗が前記連続長となるＸア
   ドレスの下位から第Ｎ番目のビットと、Ｙアドレスの最
   下位ビットとの排他的論理和に応じてバンクを選択する
   バンク選択手段と、 前記画像データ書き込み手段は、 選択されたバンクに１連続長の画像データを書き込むバ
   ンク書き込み手段を備え、 前記区間特定手段は、 特定された区間に対して、１組のＸアドレスとＹアドレ
   スとからなる読み出しアドレスを生成する読み出しアド
   レス生成手段を備え、 前記区間読み出し手段は、前記バンク選択手段によって
   選択されたバンクから１連続長の画像データを読み出す
   ことを特徴とする画像メモリ装置。
3. 【請求項３】 静止画像を表す外部から入力された画像
   データのうち、所定量を一時滞留するＦＩＦＯメモリ
   と、 ＦＩＦＯメモリより大きい記憶容量を有するデータメモ
   リと、 前記静止画像内の所定の矩形領域内の画像を表し、デー
   タメモリ中にない画像データは、ＦＩＦＯメモリから読
   み出して出力するとともに、ＦＩＦＯメモリから読み出
   した画像データをデータメモリに書き込む転送手段と、 前記静止画像内の所定の矩形領域内の画像を表し、デー
   タメモリ中にある画像データは、データメモリから読み
   出して出力する読み出し手段とを備えることを特徴とす
   る画像メモリ装置。
4. 【請求項４】 等大に分割された複数のブロックからな
   る、時間的に連続した２つの画像の一方を着目画像と
   し、他方を参照画像とする場合に、着目画像中の１ブロ
   ックを探索単位として、参照画像中で探索単位と相対的
   に一定の位置にある一定の大きさを有する矩形領域とな
   る探索範囲内を探索して当該探索単位の動きベクトルを
   検出する動きベクトル検出回路であって、 外部から入力された所定量の参照画像を一時滞留するＦ
   ＩＦＯメモリと、 参照画像を蓄積し、少なくとも１つ分の参照画像を保持
   する参照画像メモリと、 着目画像中で動きベクトル検出の対象となる対象探索単
   位を隣接するブロックに順次シフトしながら、参照画像
   中で各対象探索単位と相対的に一定の位置にある一定の
   大きさを有する矩形領域の探索範囲を設定する探索範囲
   設定手段と、 対象探索単位に対応して設定された探索範囲を保持する
   探索範囲メモリと、 設定された探索範囲内の領域であって、同一参照画像中
   で新たに探索範囲内に含まれる領域の参照画像を、ＦＩ
   ＦＯメモリから読み出して参照画像メモリと探索範囲メ
   モリとに書き込む第１参照画像書き込み手段と、 設定された探索範囲内の領域であって、同一参照画像中
   ですでに探索範囲としてＦＩＦＯメモリから読み出され
   た領域の参照画像を、参照画像メモリから読み出して探
   索範囲メモリに書き込む第２参照画像書き込み手段と、 探索範囲メモリ内に保持されている探索範囲内で、対象
   探索単位との差分が最も小さくなる等大の参照画像を探
   索し、探索の結果得られた参照画像を指し示す動きベク
   トルを検出する動きベクトル検出手段と、 を備えることを特徴とする動きベクトル検出回路。
5. 【請求項５】 請求項４記載の動きベクトル検出回路に
   おいて、 同一画像を参照画像とする、時間的に連続した第１着目
   画像と第２着目画像とのうち、第１着目画像の動きベク
   トルがすでに検出されており、新たに第２着目画像の動
   きベクトルを検出する場合には、前記第１参照画像書き
   込み手段を停止する第１書き込み制御手段とを備え、 前記探索範囲設定手段は、第２着目画像内の各対象探索
   単位について、前記対象探索単位と第１着目画像内で同
   一位置にあるブロックに対してすでに検出されている動
   きベクトルに従って、当該対象探索単位に対応する探索
   範囲を設定することを特徴とする動きベクトル検出回
   路。
6. 【請求項６】 第１の方向に２^s画素、第１の方向と直
   交する第２の方向に２^t画素を記憶する容量をもつ画像
   メモリに対して、第１の方向にｐ画素、第２の方向にｑ
   画素からなる画像データをマッピングするアドレス変換
   装置であって、 ｉ、ｊ、ｋをそれぞれ自然数とし、 ｐ＝２^s-i×（２ⁱ−ｋ） ｑ＝２^t-j×（２^j＋１） ２ⁱ−ｋ≦２^j×ｋ−１ なる関係が成り立つとき、 前記画像データを、２^s-i画素×２^t-j画素からなるブロ
   ックに分割して得られる（２^i-ｋ）×（２^j＋１）個の
   ブロックと、 前記画像メモリを、第１の方向に２ⁱ等分し、第２の方
   向に２^j等分して得られるブロックとに関して、 前記画像データのうち、第２の方向のアドレスが２\tt\
   t以上である２ⁱ−ｋ個のブロックのアドレスを、画像メ
   モリ上の第２の方向のアドレスが２^tよりも小さく第１
   の方向のアドレスがｐよりも大きいブロックのアドレス
   に変換することを特徴とするアドレス変換回路。
7. 【請求項７】 請求項６記載のアドレス変換回路は、 i=jである場合に、画像データの第１の方向のsビットの
   アドレスS[(s-1):0]、第２の方向の(t+1)ビットのアド
   レスT[t:0]を生成するアドレス生成手段と、 選択信号と第１入力と第２入力とが入力され、選択信号
   が「０」のときは第１入力を選択し、選択信号が「１」
   のときは第２入力を選択する第１選択手段と、 選択信号と、第３入力と第４入力とを入力し、選択信号
   が「０」のときは第３入力を選択し、選択信号が「１」
   のときは第４入力を選択する第２選択手段と、 前記第１選択手段に、生成されたT[t]を選択信号とし、
   S[(s-1):(s-i)]を第１入力とし、T[(t-1):(t-j)]の各ビ
   ットの反転値又はjビットの「１」を第２入力として入
   力する第１入力手段と、 前記第２選択手段に、生成されたT[t]を選択信号とし、
   T[(t-1):(t-j)]を第３入力とし、S[(s-1):(s-i)]を第４
   入力として入力する第２入力手段と、 前記第１選択手段によって選択された方を変換アドレス
   S_t[(s-1):(s-i)]として出力する第１アドレス出力手段
   と、 前記第２選択手段によって選択された方を変換アドレス
   T_t[(t-1):(t-j)]として出力する第２アドレス出力手段
   とを備えることを特徴とするアドレス変換回路。
8. 【請求項８】 請求項６記載のアドレス変換回路は、 i>jである場合に、画像データの第１の方向のsビットの
   アドレスS[(s-1):0]、第２の方向の(t+1)ビットのアド
   レスT[t:0]を生成するアドレス生成手段と、 選択信号と第１入力と第２入力とが入力され、選択信号
   が「０」のときは第１入力を選択し、選択信号が「１」
   のときは第２入力を選択する第１選択手段と、 選択信号と、第３入力と第４入力とを入力し、選択信号
   が「０」のときは第３入力を選択し、選択信号が「１」
   のときは第４入力を選択する第２選択手段と、 選択信号と、第５入力と第６入力とを入力し、選択信号
   が「０」のときは第５入力を選択し、選択信号が「１」
   のときは第６入力を選択する第３選択手段と、 前記第１選択手段に、生成されたT[t]を選択信号とし、
   T[(t-1):(t-j)]を第１入力とし、S[(s-i+j-1):(s-i)]を
   第２入力として入力する第１入力手段と、 前記第２選択手段に、生成されたT[t]を選択信号とし、
   S[(s-j-1):(s-i)]を第３入力とし、S[(s-1):(s-i+j)]の
   各ビットの反転値を第４入力として入力する第２入力手
   段と、 前記第３選択手段に、生成されたT[t]を選択信号とし、
   S[(s-1):(s-j)]を第５入力とし、T[(t-1):(t-j)]の各ビ
   ットの反転値を第６入力として入力する第２入力手段
   と、 前記第１選択手段によって選択された方を変換アドレス
   T_t[(t-1):(t-j)]として出力する第１アドレス出力手段
   と、 前記第２選択手段によって選択された方を変換アドレス
   S_t[(s-j-1):(s-i)]として出力する第２アドレス出力手
   段と前記第３選択手段によって選択された方を変換アド
   レスS_t[(s-1):(s-j)]として出力する第３アドレス出力
   手段とを備えることを特徴とするアドレス変換回路。