JPH08123953A - 画像処理装置 - Google Patents

画像処理装置

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JPH08123953A
JPH08123953A JP25707594A JP25707594A JPH08123953A JP H08123953 A JPH08123953 A JP H08123953A JP 25707594 A JP25707594 A JP 25707594A JP 25707594 A JP25707594 A JP 25707594A JP H08123953 A JPH08123953 A JP H08123953A
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JP
Japan
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pixel data
address
data
banks
pixels
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JP25707594A
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Mitsuo Hanami
充雄 花見
Shinichi Nakagawa
伸一 中川
Tetsuya Matsumura
哲哉 松村
Hiroshi Segawa
浩 瀬川
Kazuya Ishihara
和哉 石原
Satoru Kumaki
哲 熊木
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 画素データを高速に転送することができる画
像処理装置を提供する。 【構成】 フィールド画面の垂直方向に配置された４列
の画素に対応する４列の画素データごとに、フレームバ
ッファメモリ７内の複数のバンクのうち異なるバンクに
４列の画素データを記憶するとともに、４列の画素デー
タのうち、垂直方向に隣接した４個の画素データを１つ
のデータブロックとして１つのアドレスを付与する。次
に、バンクＢａｎｋ０が書込動作にあるとき、バンクＢ
ａｎｋ１のプリチャージを行ない、また、バンクＢａｎ
ｋ１が書込動作にあるとき、バンクＢａｎｋ０のプリチ
ャージを行なうことにより、プリチャージ動作と書込動
作とを並列に行なうことができ、書込時間が短縮され、
画素データが高速に転送される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画面内の画素を規定す
るための画素データを記憶するための記憶手段を含む画
像処理装置に関し、特に、画像符復号化処理に用いる画
素データを記憶する画像データメモリを備える画像処理
装置に関するものである。
【０００２】
【従来の技術】従来より、画像データを圧縮および伸張
するための国際標準規格の作成が、国際標準化機構（In
ternational Organization for Standardization；以下
「ＩＳＯ」という）、国際電信電話諮問委員会（Intern
ational Telegraph and Telephone Consultative Commi
ttee；以下「ＣＣＩＴＴ」という、ただし、現在はＩＴ
ｕ−Ｔと改称）、国際電気標準会議（International El
ectrical Committee；以下「ＩＥＣ」という）により進
められている。
【０００３】国際標準規格の中で、ＪＰＥＧ規格は、Ｉ
ＳＯおよびＣＣＩＴＴによるJointPhotographic Expert
Group により作成され、カラー静止画のための圧縮お
よび伸張アルゴリズムを規定している。一方、ＭＰＥＧ
規格は、ＩＳＯおよびＩＥＣのMoving Picture Expert
Group により作成中であり、カラー動画のための圧縮お
よび伸張アルゴリズムを規定している。さらに、Ｈ．２
６１規格は、ＣＣＩＴＴにより作成中の規格であり、テ
レビ会議およびテレビ電話に適した圧縮および伸張アル
ゴリズムを規定している。
【０００４】上記のＪＰＥＧ、ＭＰＥＧおよびＨ．２６
１の各規格は、画像圧縮処理において、離散コサイン変
換、量子化処理およびハフマン符号化処理を含んでい
る。たとえば、カラー静止画処理のためのＪＰＥＧ規格
は、基本システムとして、適応ＤＣＴ処理、量子化処理
ならびにＤＰＣＭ処理およびハフマン符号化処理を含
む。ＪＰＥＧ規格は、拡張システムとして、適応ＤＣＴ
処理および階層符号化処理ならびに算術符号化処理およ
び適応ハフマン符号化処理を含む。また、動画像蓄積処
理のためのＭＰＥＧ規格は、動き補償／フレーム間予測
処理、ＤＣＴ処理、量子化処理およびハフマン符号化処
理を含む。テレビ電話およびテレビ会議のためのＨ．２
６１規格は、動き補償処理／フレーム間予測処理、ＤＣ
Ｔ処理、量子化処理およびハフマン符号化処理を含む。
【０００５】上記の国際標準規格に従う画像処理用ＬＳ
Ｉ、すなわち、画像処理装置の開発が進められており、
以下、従来の画像処理装置について説明する。図１７
は、従来の画像処理装置のフレームバッファメモリのア
ドレッシングを説明するための画素データのレイアウト
図である。
【０００６】従来の画像処理装置では、上記の各処理を
行なうための画素データを記憶するためにフレームバッ
ファメモリを具備する。フレームバッファメモリは、合
計３２プレーンのメモリセルアレイを具備している。こ
のメモリセルアレイでは、１つの行アドレスＲＡおよび
１つの列アドレスＣＡが与えられるとき、各メモリセル
アレイから１ビットのデータが読出される（または書込
まれる）。したがって、１つの行アドレスＲＡおよび１
つの列アドレスＣＡが与えられたとき、メモリセルアレ
イから合計３２ビットのデータが読出される。一般に、
１つの画素を示すのに８ビットのデータが必要とされ
る。したがって、合計３２ビットのデータにより、４つ
の画素を示すことができる。言い換えると、１つの行ア
ドレスＲＡおよび１つの列アドレスＣＡを与えることに
より、４つの画素に対応する４つの画素データを扱うこ
とができる。
【０００７】以下、上記のフレームバッファメモリのア
ドレッシングについて説明する。図１７では、縦１６画
素、横８画素の画素データをフレーム構成かつ縦４画素
単位でフレームバッファメモリに格納する例を示してい
る。図１７を参照して、データブロックＤ０〜Ｄ３１の
各々には、トップフィールドの画素データＴＦＰ０およ
びＴＦＰ１、ならびにボトムフィールドの画素データＢ
ＦＰ０およびＢＦＰ１が交互に格納される。したがっ
て、データブロックＤ０〜Ｄ３１には、トップフィール
ドの画素データＴＦＰとボトムフィールドの画素データ
ＢＦＰが１列ごとに交互に格納される。上記のトップフ
ィールドの画素データおよびボトムフィールドの画素デ
ータによりフレーム構成の画素データが構成される。
【０００８】各データブロックＤ０〜Ｄ３１には、１つ
の行アドレスおよび１つの列アドレスが与えられる。た
とえば、データブロックＤ０には、行アドレスＲＡ０お
よび列アドレスＣＡ０が与えられる。したがって、行ア
ドレスＲＡ０および列アドレスＣＡ０が与えられると、
フレームバッファメモリはデータブロックＤ０に格納さ
れた４つの画素データを読出し、または、４つの画素デ
ータをデータブロックＤ０に書込む。
【０００９】上記のように画素データがフレームバッフ
ァメモリに格納される場合、画素データの転送は以下の
ように行なわれる。まず、フレーム構成の画像データを
転送する場合、たとえば、縦８画素×横８画素のフレー
ム構成の画素データが必要とされるとき、たとえば、デ
ータブロックＤ０〜Ｄ１５に格納された画素データが転
送される。この場合、各データブロックＤ０〜Ｄ１５に
は、トップフィールドの画素データおよびボトムフィー
ルドの画素データが格納されているので、必要な画素デ
ータのみを転送することができる。一方、フィールド構
成のデータを転送する場合、たとえば、縦８画素×横８
画素のフィールド構成の画素データを必要とするとき、
データブロックＤ０〜Ｄ３１に格納された画素データを
転送する必要がある。すなわち、フィールド構成の画素
データの場合、トップフィールドの画素データまたはボ
トムフィールドの画素データの一方のみが必要とされる
が、各データブロックには、トップフィールドの画素デ
ータおよびボトムフィールドの画素データが各々２画素
データずつ格納されているため、不要な画素データまで
転送する必要がある。したがって、フィールド構成の画
素データを転送する場合、必要な画素データに対して２
倍の画素データを転送していた。
【００１０】
【発明が解決しようとする課題】上記の従来の画像処理
装置では、フィールド構成の画素データを転送する場
合、必要な画素データの２倍の画素データを転送する必
要があり、画素データの転送速度が遅くなるという問題
点があった。また、転送された画素データを受けるバッ
ファメモリは、必要な画素データの２倍の画素データを
格納できるメモリ容量を必要とするため、バッファメモ
リの容量が大きくなるという問題点もあった。
【００１１】さらに、異なる行アドレスに跨がるデータ
の書込みを行なう際、数サイクルのプリチャージ期間が
必要となり、データの転送時間が長くなるという問題点
もあった。
【００１２】本発明は、上記課題を解決するためのもの
であって、画素データを高速に転送することができる画
像処理装置を提供することを目的とする。
【００１３】本発明の他の目的は、画像処理に必要な画
素データのみを転送することができる画像処理装置を提
供することである。
【００１４】本発明のさらに他の目的は、異なる行アド
レスに格納された画素データを高速に転送することがで
きる画像処理装置を提供することである。
【００１５】
【課題を解決するための手段】請求項１記載の画像処理
装置は、画面内の画素を規定するための画素データを記
憶するための記憶手段を含み、上記記憶手段は、画素デ
ータを記憶するための複数のバンクと、複数のバンクの
うち所定のバンクをプリチャージするプリチャージ手段
とを含み、上記画面は、フィールド画面を含み、上記記
憶手段は、ｎ列（ｎは整数）の画素データごとに複数の
バンクのうち異なるバンクに記憶するとともに、ｎ個の
画素データに１つのアドレスを付与し、上記ｎ列の画素
データは、フィールド画面の第１方向に隣接して配置さ
れたｎ列の画素に対応し、上記ｎ個の画素データは、ｎ
列の画素のうち第１方向と交わる第２方向に隣接して配
置されたｎ個の画素に対応し、上記プリチャージ手段
は、複数のバンクのうち１つのバンクが書込動作にある
とき、他のバンクのプリチャージを行なう。
【００１６】請求項２記載の画像処理装置は、請求項１
記載の画像処理装置の構成に加え、上記複数のバンク
は、２つのバンクを含み、上記画像処理装置は、さら
に、画面の垂直および水平方向のアドレスを生成するア
ドレス生成器と、アドレス生成器から出力される垂直方
向のアドレスの最下位ビットに応じて、２つのバンクの
うち一方を選択する選択手段とを含む。
【００１７】請求項３記載の画像処理装置は、請求項２
記載の画像処理装置の構成に加え、上記記憶手段は、シ
ンクロナスダイナミックランダムアクセスメモリを含
み、上記シンクロナスダイナミックランダムアクメモリ
は、ページモードを用いて画素データを記憶する。
【００１８】請求項４記載の画像処理装置は、画面内の
画素を規定するための画素データを記憶するための記憶
手段を含み、上記記憶手段は、画素データを記憶するた
めの複数のバンクと、複数のバンクのうち所定のバンク
をプリチャージするプリチャージ手段とを含み、上記記
憶手段は、複数列の画素データごとに複数のバンクのう
ち異なるバンクに記憶するとともに、複数の画素データ
に１つのアドレスを付与し、上記複数列の画素データ
は、画面の第１方向に隣接して配置された複数列の画素
に対応し、上記複数の画素データは、複数列の画素のう
ち第１方向と交わる第２方向に隣接して配置された複数
の画素に対応し、上記プリチャージ手段は、複数のバン
クのうち１つのバンクが書込動作にあるとき、他のバン
クのプリチャージを行なう。
【００１９】請求項５記載の画像処理装置は、画面内の
画素を規定するための画素データを記憶するための記憶
手段を含み、上記記憶手段は、画面の第１方向に隣接し
て配置された複数の画素に対応する複数の画素データに
１つのアドレスを付与し、上記複数の画素データは、同
一フィールド内の画素に対応する複数の画素データを含
み、上記記憶手段は、画素データを転送する際、フィー
ルド単位でデータ転送を行なう。
【００２０】請求項６記載の画像処理装置は、請求項５
記載の画像処理装置の構成に加え、上記複数の画素デー
タは、画面の垂直方向に隣接した４個の画素に対応する
４個の画素データを含み、上記記憶手段は、８画素×４
画素から構成される３２画素に対応した画素データを単
位としてデータ転送を行なう。
【００２１】
【作用】請求項１ないし請求項３記載の画像処理装置に
おいては、フィールド画面の第１方向に隣接して配置さ
れたｎ列の画素に対応するｎ列の画素データごとに複数
のバンクのうち異なるバンクにｎ列の画素データを記憶
するとともに、ｎ列の画素データのうち第１方向と交わ
る第２方向に隣接したｎ個の画素に対応するｎ個の画素
データに１つのアドレスを付与しているので、１つのバ
ンクが書込動作にあるとき、他のバンクをプリチャージ
手段によりプリチャージすることができる。したがっ
て、書込動作とプリチャージ動作とを並列に行なうこと
ができ、画素データを高速に転送することができる。
【００２２】請求項４記載の画像処理装置においては、
画面の第１方向に隣接して配置された複数列の画素に対
応する複数列の画素データごとに、複数のバンクのうち
異なるバンクに複数列の画素データを記憶するととも
に、複数列の画素データのうち前記第１方向と交わる第
２方向に隣接した複数の画素に対応する複数の画素デー
タに１つのアドレスを付与しているので、１つのバンク
が書込動作にあるとき、他のバンクをプリチャージ手段
によりプリチャージすることができる。したがって、書
込動作とプリチャージ動作とを並列に行なうことがで
き、画素データを高速に転送することが可能となる。
【００２３】請求項５および請求項６記載の画像処理装
置においては、同一フィールド内の複数の画素データに
１つのアドレスを付与し、フィールド単位でデータ転送
を行なうため、画像処理に必要な画素データのみを転送
することができる。
【００２４】
【実施例】以下、本発明の一実施例の画像処理装置につ
いて図面を参照しながら説明する。図１は、本発明の一
実施例の画像処理装置の構成を示すブロック図である。
【００２５】図１を参照して、画像処理装置１０は、ホ
ストコンピュータ１１との入出力のためのホストインタ
フェース（Ｉ／Ｆ）回路１、２つのプロセッサ（図示省
略）を備えたコントロールユニット５、ＤＣＴおよび量
子化のためのピクセルプロセシングユニット６、動き予
測（または検出）ユニット９、処理されるべき画素デー
タを記憶するフレームバッファメモリ７、コードデータ
を記憶するバッファメモリ２、さまざまな変換処理にお
いて必要なテーブルデータを記憶するワークメモリ３、
テレビカメラ１３からの画像データを記憶し、および／
または、記憶された画像データを表示装置（ＣＲＴ）１
４に与えるための入出力メモリ４を含む。
【００２６】ホストバスＨＢは、１６ビット（図中「１
６ｂ」により示す）のバス幅を有しており、ホストイン
タフェース回路１、コントロールユニット５、ピクセル
プロセシングユニット６、バッファメモリ２およびワー
クメモリ３の間のデータ転送のために設けられる。ピク
セルデータバスＰＢは、３２ビット（３２ｂ）のバス幅
を有し、コントロールユニット５、ピクセルプロセシン
グユニット６およびフレームバッファメモリ７の間のデ
ータ転送のために設けられる。ローカルデータバスＬＢ
は、３２ビット幅を有し、ピクセルプロセシングユニッ
ト６、動き予測ユニット９およびローカルメモリ８の間
のデータ転送のために設けられる。コードデータバスＣ
Ｂは、１８ビット（１８ｂ）のバス幅を有し、コントロ
ールユニット５およびピクセルプロセシングユニット６
のコードデータ転送のために設けられる。バッファメモ
リバスＢＢは、１６ビット幅を有し、コントロールユニ
ット５およびバッファメモリ２の間のデータ転送のため
に設けられる。入出力バスＩＯＢは、１６ビット（１６
ｂ）のバス幅を有し、コントロールユニット５および入
出力メモリ４の間のデータ転送のために設けられる。
【００２７】ホストインタフェース回路１は、汎用ロジ
ックＬＳＩ（ディスクリート）またはＰＬＤまたはＦＰ
ＧＡなどのようなプログラマブルロジックデバイスによ
り構成された論理回路を備えている。フレームバッファ
メモリ７は、主として、圧縮されるべき画素データおよ
び参照されるべき画素データを一時的に記憶するために
設けられる。フレームバッファメモリ７として、ＳＲＡ
Ｍ（スタティックランダムアクセスメモリ）、ＤＲＡＭ
（ダイナミックランダムアクセスメモリ）シンクロナス
ＤＲＡＭおよびキャッシュＤＲＡＭ等のような大容量メ
モリが用いられる。
【００２８】バッファメモリ２は、画像の符号化により
与えられたビットストリームデータおよびラン／レベル
データを一時的に格納するために設けられる。バッファ
メモリ２は、ＦＩＦＯ（ファーストインファーストアウ
ト）メモリにより構成されるが、場合により、ＤＲＡＭ
またはＳＲＡＭが用いられる。
【００２９】ワークメモリ３は、ＤＣＴ／逆ＤＣＴテー
ブルデータ、量子化／逆量子化テーブルデータ、可変長
処理のためのハフマンテーブルデータ、コントロールユ
ニット５およびピクセルプロセシングユニット６におけ
る処理のためのプログラム（マイクロコード）、および
初期設定用データなどを記憶するために設けられる。ワ
ークメモリ３は、ＳＲＡＭにより構成される。
【００３０】入出力メモリ４は、テレビカメラ１３およ
び／または表示装置１４のための画像データを記憶する
ために設けられる。入出力メモリ４は、ビデオＲＡＭに
より構成される。
【００３１】コントロールユニット２は、全体制御のた
めのマイクロプロセッサ（図示せず）と、可変調処理の
ためのプロセッサ（図示せず）とを備えている。全体制
御のためのプロセッサは、画像圧縮におけるＤＣＴ、量
子化および可変調符号化についてのパイプライン処理、
ならびに画像伸張における可変長復号化、逆量子化およ
び逆ＤＣＴのためのパイプライン処理を制御する。
【００３２】ピクセルプロセシングユニット３は、画像
圧縮におけるＤＣＴおよび量子化処理等の画素演算を実
行し、一方、画像伸張において逆量子化処理および逆Ｄ
ＣＴ処理等を実行する。
【００３３】動き予測ユニット９は、片方向および両方
向についてのフレーム間予測などのような動き検出処理
を実行する。
【００３４】上記の構成により、本実施例の画像処理装
置では、バッファメモリ２および装置外部の通信装置１
２を経由してビットストリームデータが入出力される。
バッファメモリ２には、コントロールユニット５に含ま
れる可変長プロセッサ（図示省略）により画素データを
符号化して得られたビットストリームデータおよびラン
／レベルデータが一時的に記憶される。したがって、ホ
ストコンピュータ１１を介さずに、ビットストリームデ
ータのみのデータ転送を行なうことが可能となり、転送
速度を向上することができる。
【００３５】つまり、ホストコンピュータ１１では、デ
ータ転送処理以外に命令制御等の複雑な処理が多く発生
し、ホストコンピュータ１１に対する負荷が重くなる。
したがって、画像処理装置１０の外部に通信装置１２を
備え、バッファメモリ２からホストコンピュータ１１を
介さず通信装置１２へデータを転送することができ、ホ
ストコンピュータ１１の負荷に依存せず、データを高速
に転送することが可能となる。
【００３６】次に、図１に示すフレームバッファメモリ
７についてさらに詳細に説明する。図２は、図１に示す
フレームバッファメモリにおけるメモリセルアレイの基
本構成図である。
【００３７】図２を参照して、フレームバッファメモリ
は、合計３２プレーンのメモリセルアレイ７０１ないし
７３２を備えている。１つの行アドレスＲＡおよび１つ
の列アドレスＣＡが与えられたとき、各メモリセルアレ
イ７０１ないし７３２から１ビットのデータが読出され
る（または書込まれる）。たとえば、行アドレスＲＡ１
および列アドレスＣＡ１が与えられたとき、メモリセル
アレイ７０１ないし７３２から合計３２ビットのデータ
が読出される。
【００３８】一般に、１つの画素を示すのに、８ビット
のデータが必要とされる。したがって、合計３２ビット
のデータにより、４つの画素ＰＣ１ないしＰＣ４のため
の画素データを扱うことができる。
【００３９】次に、フレームバッファメモリの一例とし
てシンクロナスＤＲＡＭを用いた場合について説明す
る。図３は、シンクロナスＤＲＡＭを用いたフレームバ
ッファメモリのシステム構成図である。
【００４０】図３を参照して、フレームバッファメモリ
７は、合計３２のプレーンに分かれたメモリセルアレイ
７０１ないし７３２を備えたＳＤＲＡＭにより構成され
る。コントロールユニット５内部に具備された全体制御
プロセッサ５１は、フレームバッファメモリ７をアクセ
スするためのアドレス信号ＡＤＲ（ＲＡ、ＣＡ）を生成
するアドレス生成部５２を備える。アドレス生成部５２
は、アドレス信号ＡＤＲとして行アドレス信号ＲＡおよ
び列アドレス信号ＣＡをアドレスバッファＡＢを介して
フレームバッファメモリ７に与えられる。アクセスされ
るべきデータは、ピクセルデータバスＰＢを介してフレ
ームバッファメモリ７に与えられる。全体制御プロセッ
サ５１は、アドレス信号ＡＤＲを発生するためのシステ
ムクロック信号φSCをアドレス生成部５２に与える。
【００４１】動作において、全体制御プロセッサ５１
は、ストアされたプログラムに従って、アドレス生成部
５２を起動する。アドレス生成部５２は、システムクロ
ック信号φSCに応答して、フレームバッファメモリ７内
のシンクロナスＤＲＡＭをアクセスするためのアドレス
信号ＡＤＲを出力する。アドレス生成部５２は、以下に
記載する方法により行アドレス信号ＲＡおよび列アドレ
ス信号ＣＡを生成する。
【００４２】図４は、シンクロナスＤＲＡＭを用いたフ
レームバッファメモリのブロック図である。図４を参照
して、フレームバッファメモリ７は、制御回路７４１
と、メモリセルアレイ７０１ないし７３２を含む。各メ
モリセルアレイ７０１ないし７３２は、ＳＤＲＡＭの場
合、２つのバンクＢａｎｋ０およびＢａｎｋ１に分けら
れている。各メモリセルアレイ７０１ないし７３２に対
応して、センスアンプ７４２、入出力バッファ７４３お
よびプリチャージ回路７４４が設けられる。バンクＢａ
ｎｋ０およびＢａｎｋ１のうち一方が書込動作にあると
き、プリチャージ回路７４４により他方のバンクがプリ
チャージされる。書込動作にあるバンクには、入出力バ
ッファ７４３およびセンスアンプ７４２を介してデータ
が書込まれる。したがって、メモリセルアレイ７０１な
いし７３２に対して３２ビットのデータＰＤ１ないしＰ
Ｄ３２が読出しまたは書込みされる。制御回路７４１
は、アドレス信号ＡＤＲおよび制御信号Ｓｃを受け、メ
モリセルアレイ７０１ないし７３２をアクセスするため
の制御信号を発生する。
【００４３】図５は、ＤＲＡＭを用いたフレームバッフ
ァメモリのブロック図である。ＤＲＡＭを用いた場合、
メモリセルアレイは１つのメモリセルアレイとなる。こ
の場合、各メモリセルアレイをバンクとして使用するこ
とにより、図４に示すシンクロナスＤＲＡＭを用いたフ
レームバッファメモリと同様に動作させることができ
る。
【００４４】次に、図３に示すアドレス生成部について
さらに詳細に説明する。図６は、図３に示すアドレス生
成部のブロック図である。
【００４５】図６を参照して、アドレス生成部は、設定
バンクアドレスレジスタ５０１、オフセットアドレスレ
ジスタ５０２、マクロブロック位置レジスタ５０３、動
きベクトルレジスタ５０４、ページサイズレジスタ５０
５、水平サイズレジスタ５０６、アドレス生成器５０
７、垂直アドレスレジスタ５０８、水平アドレスレジス
タ５０９、出力制御部５１０、セレクタ５１１、インバ
ータ５１２、バンクアドレスレジスタ５１３、行アドレ
スレジスタ５１４、列アドレスレジスタ５１５を含む。
【００４６】アドレス生成器５０７には、オフセットア
ドレスレジスタ５０２からオフセットアドレスが入力さ
れ、マクロブロック位置レジスタ５０３からマクロブロ
ック位置データが入力され、動きベクトルレジスタ５０
４から動きベクトルデータが入力され、ページサイズレ
ジスタ５０５からメモリのページサイズデータが入力さ
れ、さらに、水平サイズレジスタ５０６から画像の水平
サイズデータが入力される。アドレス生成器５０７は、
入力した各データを基に、垂直アドレスおよび水平アド
レスを生成し、垂直アドレスレジスタ５０８および水平
アドレスレジスタ５０９に格納する。出力制御部５１０
には、垂直アドレスレジスタ５０８から垂直アドレスが
入力され、水平アドレスレジスタ５０９から水平アドレ
スが入力され、ページサイズレジスタ５０５からメモリ
のページサイズデータが入力され、さらに、水平サイズ
レジスタ５０６から画像の水平サイズデータが入力され
る。出力制御部５１０は、入力した各データを基に、行
アドレスおよび列アドレスを生成し、行アドレスレジス
タ５１４に行アドレスを格納し、列アドレスレジスタ５
１５に列アドレスを格納する。一方、セレクタ５１１に
は、設定バンクアドレスレジスタ５０１から設定バンク
アドレスが入力され、垂直アドレスレジスタ５０８から
垂直アドレスの最下位ビットの値が入力され、さらに、
インバータ５１２を介して垂直アドレスの最下位ビット
の反転値が入力される。セレクタ５１１は、入力した各
データを基に、バンクアドレスを生成し、バンクアドレ
スレジスタ５１３に格納する。
【００４７】上記の動作により、アドレス生成部では、
行アドレスおよび列アドレスを生成するとともに、複数
のバンクのうち所定のバンクを選択するためのバンクア
ドレスを生成することができる。
【００４８】本実施例の画像処理装置では、画面上で水
平および垂直方向の１６画素または８画素から構成され
る矩形領域に対応した画素データを１つの処理単位とし
ている。このため、上記フレームバッファメモリにおけ
る画素データの転送に関しても、水平および垂直方向に
１６画素または８画素から構成される矩形領域を単位と
してデータ転送が行なわれる。したがって、画像の各成
分（輝度成分、色差成分）に対して２次元アドレッシン
グを行なった場合、予測画像領域の画素データの転送を
行なう際、動きベクトルを用いてアドレスを容易に生成
することができる。
【００４９】また、本実施例において、シンクロナスＤ
ＲＡＭを用いた場合、以下の特徴がある。シンクロナス
ＤＲＡＭは、同一行アドレス内では、許容範囲のクロッ
クに同期して、連続してデータの書込みまたは読出しを
行なうことができる。一方、同一バンク内の異なる行ア
ドレスに跨がる書込みを行なう場合、ある行アドレス内
の最終のデータ書込みから次の行アドレス内の最初のデ
ータ書込みまでに、数サイクルのプリチャージ期間が必
要となる。しかし、バンクの異なる行アドレスに跨がる
書込みを行なう場合、あるバンクの行アドレス内の最初
のデータ書込みに対して異なるバンクの行アドレス内の
最初のデータ書込みは連続して行なうことが可能であ
る。このとき、元のバンクの行アドレス内へ再度書込み
を行なう場合、元のバンクへの書込み終了から数サイク
ルのプリチャージ期間が過ぎていれば、シンクロナスＤ
ＲＡＭは連続して動作することができる。また、データ
読出しに関しては、一度の読出命令に対するデータの出
力に要する時間が、使用するシンクロナスＤＲＡＭのリ
ードサイクルタイムの最小値以上であれば、バンクに関
係なく常に異なる行アドレスに跨がる読出動作が連続し
て可能となる。
【００５０】以下、上記の画像符号化の特徴およびシン
クロナスＤＲＡＭの特徴を利用したフレームバッファメ
モリのアドレッシング方法について説明する。図７は、
図１に示すフレームバッファメモリの第１のアドレッシ
ング方法を説明するための図である。
【００５１】図７に示すアドレッシング方法では、１つ
の行アドレスおよび１つの列アドレスにより表される１
つのアドレスに対してフィールド画面の垂直方向の４画
素に対応する４個の画素データすなわち、３２ビットの
データが格納される。図中、Ａ（ＲＡ、ＣＡ）は、行ア
ドレスＲＡおよび列アドレスＣＡで表されるアドレスを
示しており、たとえば、Ａ（０、０〜２５５）は、行ア
ドレスＲＡ０および列アドレスＣＡ０〜２５５で特定さ
れる画素データに対応する。すなわち、垂直方向に４画
素および水平方向２５６画素から構成される画素に対応
する画素データに対応する。
【００５２】フィールド画面の水平方向のサイズは、４
ページサイズである。ページサイズは、シンクロナスＤ
ＲＡＭの列アドレスの範囲を規定するものである。本実
施例では、たとえば、列アドレスが８ビットで表現され
ると、ページサイズは２５６ワードとなる。したがっ
て、フィールド画面上の水平方向において、フレームバ
ッファメモリ上で４行アドレス分すなわち４ページサイ
ズ分のアドレス空間が１データ行となる。また、上記デ
ータ行を水平方向に積重ねて、フィールド画面上で２次
元アドレスを構成している。したがって、フィールド画
面の垂直方向においては、１データ行ごとに４行アドレ
スずつ行アドレスが増加する。たとえば、アドレスＡ
（０、０〜２５５）の下のアドレスは、Ａ（４、０〜２
５５）となり、行アドレスＲＡ０の領域の下の領域に
は、行アドレスＲＡ４の画素データが格納される。ま
た、フレームバッファメモリ上では、４行アドレスごと
（画面上の１垂直アドレスごと）にバンクのアドレスを
切換えている。すなわち、最上の１データ行の画素デー
タはバンクＢａｎｋ０に記憶され、次の１データ行の画
素データはバンクＢａｎｋ１に格納される。以降同様
に、１データ行ごとに、バンクＢａｎｋ０およびＢａｎ
ｋ１に交互に記憶される。
【００５３】上記のようなアドレッシング方法により画
素データがフレームバッファメモリ上に割付けられた場
合、たとえば、転送矩形領域ＴＲ１を単位として画素デ
ータの転送が行なわれる。図８は、図７に示す転送矩形
領域の拡大図である。
【００５４】図８を参照して、転送矩形領域ＴＲ１は、
上記のように構成された２次元アドレス空間に対して、
水平および垂直８画素データのブロックから構成され
る。たとえば、行アドレスＲＡ０および列アドレスＣＡ
０で特定される画素データは垂直方向に並んだ４つの画
素データであり、この４つの画素データが１つのデータ
ブロックとして同時に転送される。また、４行の画素デ
ータは同一の行アドレス、たとえば、行アドレスＲＡ０
で特定され、水平方向において１画素ごとに列アドレス
がインクリメントされ、たとえば、左端の画素データの
列アドレスはＣＡ０となり、以降、１画素データごとに
列アドレスがＣＡ１、ＣＡ２、…というように１つずつ
増加する。また、上４行の画素データ（図８中斜線のな
い丸印で示す画素データ）は、バンクＢａｎｋ０に格納
され、下４行の画素データ（図８中斜線の丸印で示す画
素データ）は、バンクＢａｎｋ１に格納される。したが
って、図８に示す転送矩形領域の画素データをフレーム
バッファメモリに書込む場合、まず、バンクＢａｎｋ０
に画素データの書込みを行なっている間に、バンクＢａ
ｎｋ１をプリチャージする。通常、プリチャージ時間は
書込時間より短く、バンクＢａｎｋ０の書込動作が終わ
るまでに、バンクＢａｎｋ１のプリチャージ動作は終了
する。したがって、行アドレスＲＡ０を指定し、列アド
レスをＣＡ０からＣＡ７まで順次増加させることによ
り、バンクＢｎａｋ０に４画素データ単位で連続してデ
ータを書込むことが可能となる。また、書込動作中に、
バンクＢａｎｋ１のプリチャージ動作は終了しているの
で、バンクＢａｎｋ０の書込動作終了後、直ちに、バン
クＢａｎｋ１の書込動作を行なうことができる。すなわ
ち、行アドレスＲＡ４を指定するとともに、書込動作の
バンクをバンクＢａｎｋ１に指定し、列アドレスをＣＡ
０からＣＡ７まで順次増加させることにより、４画素デ
ータを連続してバンクＢａｎｋ１に書込むことができ
る。したがって、上記のように、１つの行アドレスで指
定される画素データごとにバンクを切換えることによ
り、一方のバンクの書込動作中に他方のバンクのプリチ
ャージを行なうことができ、データ転送の時間を短縮す
ることが可能となる。
【００５５】次に、フレームバッファメモリとして、８
つのプレーンを具備するフレームバッファメモリを用い
た場合のアドレッシング方法について説明する。８つの
プレーンを用いた場合、８ビットのデータが１つの行ア
ドレスおよび１つの列アドレスにより指定される。した
がって、１つの行アドレスおよび１つの列アドレスを指
定することにより１画素に対応する１画素データの読出
しまたは書込みを行なうことが可能となる。図９は、図
１に示すフレームバッファメモリの第２のアドレッシン
グ方法を説明するための図である。
【００５６】図９を参照して、１つの行アドレスおよび
１つの列アドレスにより示される１つのアドレスに対し
て１画素に対応する１画素データ（８ビットのデータ）
がフレームバッファメモリに格納される。この場合、フ
ィールド画面の水平サイズは、たとえば、２ページサイ
ズとなる。したがって、たとえば、列アドレスが８ビッ
トで表現されるとすると、フレームバッファメモリの列
アドレスは、０〜２５５で表され、ページサイズは２５
６ワードとなる。ここでも、１つの水平サイズ分のアド
レス空間を規定するものとして、１データ行を定義す
る。図９では、水平サイズを２ページサイズとしている
ので、フィールド画面上の水平方向に対応して、フレー
ムバッファメモリ上では、２行アドレス分すなわち２ペ
ージサイズ分のアドレス空間を１データ行としている。
フレームバッファメモリでは、垂直方向に上記１データ
行を積重ねて２次元アドレスを構成している。したがっ
て、垂直方向においては、行アドレスは２ずつ増加す
る。たとえば、アドレスＡ（０、０〜２５５）で表され
る画素データのすぐ下の画素データのアドレスは、Ａ
（２、０〜２５５）で表される。このとき、フレームバ
ッファメモリ上では、２行アドレスごと（フィールド画
面上で１垂直アドレスごと）にバンクアドレスを切換え
ている。上記のような２次元アドレス空間に対して、画
素データは、たとえば、水平および垂直８画素から構成
される転送矩形領域を単位として転送される。図１０
は、図９に示す転送矩形領域ＴＲ２を単位として転送さ
れる。図１０は、図９に示す転送矩形領域の拡大図であ
る。
【００５７】図１０を参照して、各画素データごとに１
つの行アドレスおよび１つの列アドレスが付与される。
たとえば、左上の画素データは、行アドレスＲＡ０およ
び列アドレスＣＡ０により特定される。水平方向におい
て、列アドレスは１画素データごとに１ずつ増加する。
たとえば、行アドレスＲＡ０および列アドレスＣＡ０で
特定される画素データの右隣の画素データは、行アドレ
スＲＡ０および列アドレスＣＡ１により特定される。ま
た、垂直方向には、１つの画素データごとに行アドレス
が２ずつ増加する。たとえば、行アドレスＲＡ０および
列アドレスＣＡ０で特定される画素データの下の画素デ
ータは、行アドレスＲＡ２および列アドレスＣＡ０で特
定される。したがって、水平方向に１列に並んだ８つの
画素データは同一の行アドレスにより特定される。水平
方向に並んだ８つの画素データごとにバンクが切換えら
れ、たとえば図１０に示す例では、行アドレスＲＡ０、
ＲＡ４、ＲＡ８、ＲＡ１２で特定される画素データがバ
ンクＢａｎｋ０に格納され、行アドレスＲＡ２、ＲＡ
６、ＲＡ１０、ＲＡ１４で特定される画素データがバン
クＢａｎｋ１に格納される。したがって、水平方向に並
んだ８つの画素データの書込みを行なっているときに、
フィールド画面上で隣接した直下の水平方向に並んだ８
つの画素データをプリチャージすることができる。この
結果、書込動作とプリチャージ動作とを並行して行なう
ことができるので、データ転送時間が短縮される。
【００５８】上記各アドレッシング方法では、画素デー
タは、１つの方向（水平または垂直方向）には８画素単
位または１６画素単位で１つのページ内に書込まれ、か
つ、フレームバッファメモリの１つのページは、２のべ
き乗のアドレス空間を持つ。したがって画素データの区
切れとページの区切れとが一致し、同じバンクアドレス
内の２つのページに跨がって連続的にデータを書込むこ
とがない。この結果、画像データを連続して書込むこと
ができるので、画素データを高速に転送することが可能
となる。
【００５９】次に、上記のアドレッシング方法によるフ
レームバッファメモリの書込動作について説明する。図
１１は、図１に示すフレームバッファバッファメモリの
第１の書込動作を説明するためのフローチャートであ
る。以下の説明では、図７および図８に示すアドレッシ
ング方法を用いた場合のフレームバッファメモリの書込
動作について説明する。また、図１１に示すステップＳ
１〜Ｓ６は、バンクＢａｎｋ０の動作を示し、ステップ
Ｓ７〜Ｓ１２は、バンクＢａｎｋ１の動作を示してい
る。また、並列に書かれたステップはバンクＢａｎｋ０
およびＢａｎｋ１で同時に行なわれるステップを示して
おり、たとえば、ステップＳ３およびＳ４は、ステップ
Ｓ８と並列に行なわれる。
【００６０】まず、ステップＳ１において、スタートア
ドレスの設定が行なわれる。すなわち、バンクＢａｎｋ
０において、図８に示す上半分の３２個の画素データの
行アドレスＲＡ０を設定する。
【００６１】次に、ステップＳ２において、書込コマン
ドを設定し、クロックに同期してデータを入力する。た
とえば、列アドレスを設定するタイミングで、書込コマ
ンドを設定し、図８に示す左端の４つの画素データをバ
ンクＢａｎｋ０に書込む。続いて、クロックに同期し
て、左端から順に４つの画素データごとにバンクＢａｎ
ｋ０に書込む。これと同時に、ステップＳ７において、
スタートアドレスの設定を行なう。たとえば、バンクＢ
ａｎｋ１において、図８に示す下半分の３２個の画素デ
ータの行アドレスＲＡ４を設定する。
【００６２】次に、ステップＳ８において、バンクＢａ
ｎｋ１において、書込コマンドの設定およびクロックに
同期したデータの入力を行なう。たとえば、図８に示す
上半分の画素データのうち右端の４つの画素データを書
込んだ後、次のサイクルで、列アドレスＣＡ０およびバ
ンクＢａｎｋ１の書込コマンドを設定し、図８に示す下
半分の画素データのうち左端の４つの画素データをバン
クＢａｎｋ１に書込む。続いて、クロックに同期して左
端から順に図８に示す下半分の画素データをバンクＢａ
ｎｋ１に書込む。このとき、バンクＢａｎｋ０では、ス
テップＳ３において、プリチャージ動作が行なわれてい
る。たとえば、バンクＢａｎｋ１の書込動作中に、バン
クＢａｎｋ０のプリチャージ動作が実行されることにな
る。
【００６３】次に、バンクＢａｎｋ０において書込動作
を継続する場合、ステップＳ４において、スタートアド
レスの設定が行なわれる。たとえば、バンクＢａｎｋ０
に対して、図７に示す転送領域ＴＲ１の下の領域に含ま
れる左端の４つの画素データの行アドレスを設定する。
このステップＳ４の処理も、ステップＳ８と並列に行な
われる。
【００６４】以降、ステップＳ５およびＳ６において、
ステップＳ２およびＳ３と同様の処理が行なわれ、ステ
ップＳ５と並行して、バンクＢａｎｋ１側では、ステッ
プＳ３およびＳ４と同様にステップＳ９およびＳ１０が
行なわれる。また、ステップＳ６と並行して、ステップ
Ｓ１１が行なわれ、次に、ステップＳ１２が行なわれ
る。上記のように、本実施例のフレームバッファメモリ
では、一方のバンクの書込動作と並行して、プリチャー
ジ動作およびスタートアドレスの設定が行なわれるた
め、画面上において連続した画素に対応する画素データ
を連続して読出す場合でも、書込動作に要する時間のみ
が必要となり、データ転送を高速に行なうことが可能と
なる。
【００６５】次に、フレームバッファメモリの第２の書
込動作について説明する。第２の書込動作では、フレー
ムバッファメモリのページモードを用いて書込動作を行
なう。ここで、ページモードとは、１つの行アドレスを
指定し、次に、列アドレスを自動的に順次変化させ、連
続的に画素データを読出すモードをいう。図１２は、図
１に示すフレームバッファメモリの第２の書込動作（ペ
ージモードによる書込動作）を説明するためのフローチ
ャートである。図１２中のステップＳ２１〜Ｓ２６は、
バンクＢａｎｋ０の動作を示しており、ステップＳ２７
〜Ｓ３０は、バンクＢａｎｋ１の動作を示している。ま
た、並列に表示された各ステップは並行して行なわれる
ステップであり、たとえば、ステップＳ２４とステップ
Ｓ２８は並行して行なわれる。
【００６６】図１２を参照して、まずステップＳ２１に
おいて、図１１に示すステップＳ１と同様にスタートア
ドレスの設定が行なわれる。次に、ステップＳ２２にお
いて、図１１に示すステップＳ２と同様に書込コマンド
の設定およびクロックごとのデータの入力が行なわれ
る。
【００６７】次に、ステップＳ２３において、ページア
クセスを行なうため、アドレス・コマンドの設定が行な
われる。アドレス・コマンドの設定後、クロックに同期
してデータが順次入力される。このとき、バンクＢａｎ
ｋ１では、ステップＳ２７において、スタートアドレス
の設定が行なわれる。
【００６８】次に、ステップＳ２４において、プリチャ
ージ動作が行なわれる。プリチャージ後、次のページア
クセスを行なう必要がない場合、処理を終了し、行なう
場合は、ステップＳ２５へ移行する。また、ステップＳ
２４と並行して、バンクＢａｎｋ１では、ステップＳ２
８において、書込コマンドの設定およびクロックごとの
データの入力が行なわれる。
【００６９】次に、ステップＳ２９において、バンクＢ
ａｎｋ１において、アドレス・コマンドの設定が行なわ
れる。設定後、クロックに同期して順次データが入力さ
れ書込動作が行なわれる。このとき、バンクＢａｎｋ０
では、次のページアクセスを行なう場合、ステップＳ２
５においてスタートアドレスの設定が行なわれる。
【００７０】次に、ステップＳ３０において、バンクＢ
ａｎｋ１では、プリチャージ動作が行なわれる。プリチ
ャージ動作終了後、次のページアクセスを行なう場合
は、ステップＳ２７へ移行し、以降の処理を継続し、行
なわない場合は処理を終了する。また、このとき、バン
クＢａｎｋ０では、ステップＳ２６において、書込コマ
ンドの設定およびクロックごとのデータ入力が行なわれ
る。データ入力後、ステップＳ２３へ移行し、以降の処
理が継続される。
【００７１】以上のように、ページモードにおいても、
プリチャージ動作と並行して、書込コマンドの設定およ
びクロックごとのデータの入力処理が行なわれ、また、
スタートアドレス設定と並行して、アドレス・コマンド
の設定およびクロックごとのデータの入力が行なわれる
ので、高速に連続してデータをフレームバッファメモリ
に書込むことができ、データを高速に転送することが可
能となる。
【００７２】次に、本実施例による書込時間の短縮の効
果について説明する。図１３は、本実施例による書込時
間の短縮の効果を説明する図である。
【００７３】図１３を参照して、書込動作とプリチャー
ジ動作とを並行して行なわない場合、書込みを行なうバ
ンクに応じて、図１３の（ａ）および（ｂ）に示すよう
に、書込サイクルＷＣの後にプリチャージサイクルＰＣ
が挿入される。したがって、書込時間は、プリチャージ
サイクルＰＣが挿入されるたびに長くなる。一方、本実
施例では、書込動作とプリチャージ動作とを並行して行
なっているので、書込サイクルＷＣの間にプリチャージ
サイクルＰＣは挿入されず、図１３の（ｃ）に示すよう
になる。すなわち、プリチャージサイクルの時間だけ書
込時間が短縮され、この書込時間に併わせて画素データ
を転送することができるので、画素データを高速に転送
することが可能となる。
【００７４】また、本実施例では、常にデータの連続書
込が可能なように、画像処理における処理単位を、２の
べき乗のアドレス空間に格納でき、かつ、メモリのペー
ジサイズより小さいアドレス領域に収まるようにしてい
る。すなわち、動画像符号化処理における処理単位の１
つであるマクロブロックを、図７および図９に示す転送
矩形領域ＴＲ１またはＴＲ２と等しくしている。この結
果、輝度信号に対しては、縦および横ともに１６画素の
領域、色差信号に対しては縦および横ともに８画素の領
域、縦１６画素および横８画素の領域、または縦および
横ともに１６画素の領域を処理単位としており、いずれ
の場合でも２のべき乗で表現することができる。したが
って、通常２のべき乗で構成される汎用メモリのページ
アドレスに対して、本発明を適用することにより、同じ
バンクアドレスの２つの行アドレスに対して連続してア
クセスすることがない。この結果、常にプリチャージ動
作を書込動作と並行して行なうことができ、画素データ
の転送を高速に行なうことが可能となる。
【００７５】また、上記実施例では、２つのバンクにつ
いて説明したが、３つ以上のバンクを備えるときでも、
本発明を上記と同様に適用することができる。また、上
記実施例ではフィールド画面について説明したが、フレ
ーム画面の場合でも、本発明を上記と同様に適用するこ
とができる。
【００７６】次に、図１に示すフレームバッファメモリ
の第３のアドレッシング方法について説明する。図１４
ないし図１６は、図１に示すフレームバッファメモリの
第３のアドレッシング方法を説明するための第１ないし
第３の図である。
【００７７】図１４に示すアドレッシング方法では、１
つの行アドレスおよび１つの列アドレスからなる１つの
アドレスに対して画面の縦方向に並んだ４画素に対応す
る４つの画素データ（３２ビットのデータ）を対応させ
ている。図１４中、データブロックＴ０〜Ｔ１５には、
トップフィールドの画素データが格納されており、各デ
ータブロックには、Ｔｍに示すように、４つのトップフ
ィールドの画素データＴＦＰ０〜ＴＦＰ３が縦方向に並
んで格納される。一方、データブロックＢ０〜Ｂ１５に
はボトムフィールドの画素データが格納されており、各
データブロックＢ０〜Ｂ１５には、Ｂｋに示すように４
つのボトムフィールドの画素データＢＦＰ０〜ＢＦＰ３
が格納されている。また、各データブロックＴ０〜Ｔ１
５、Ｂ０〜Ｂ１５には、１つの行アドレスおよび１つの
列アドレスからなる１つのアドレスが付与される。たと
えば、データブロックＴ０は、行アドレスＲＡ０および
列アドレスＣＡ０により特定され、データブロックＢ０
は、行アドレスＲＡｎおよび列アドレスＣＡ０により特
定される。
【００７８】上記の第３のアドレッシング方法を用いた
フレームバッファメモリでは、上記に説明した第１のア
ドレッシング方法と同様に、４つの画素データを格納し
たデータブロックごとに順次データを転送することがで
きる。したがって、フレーム構成のデータを必要とする
場合、データブロックＴ０〜Ｔ７およびデータブロック
Ｂ０〜Ｂ７のデータを転送することにより、図１５に示
す画素データが転送される。この場合、フレーム構成に
必要なトップフィールドの画素データおよびボトムフィ
ールドの画素データがそれぞれ転送され、画像処理に必
要とされる領域と転送すべき領域とが一致している。一
方、フィールド構成の画素データが必要な場合、たとえ
ば、トップフィールドの画素データが必要な場合、デー
タブロックＴ０〜Ｔ１５の画素データが転送され図１６
に示すようになる。このとき、転送される画素データ
は、トップフィールドの画素データのみであり、不必要
なボトムフィールドの画素データは転送されない。すな
わち、フィールド構成の画素データに対して所定の画像
処理を行なう場合でも、処理に必要とされる領域と転送
すべき領域とが一致している。したがって、第３のアド
レッシング方法によれば、フィールド構成およびフレー
ム構成ともに必要なデータのみを転送することができ、
転送回数が削減され、データ転送を高速に行なうことが
できる。また、不必要なデータを転送する必要がないた
め、フレームバッファメモリから転送された画素データ
を受けるバッファメモリの容量も必要最小限に抑えるこ
とができる。
【００７９】上記のように、第３のアドレッシング方法
では、縦に並んだ複数の画素データを１つのデータとし
て転送する場合、２つのフィールドに分割し、かつ、そ
れぞれのフィールドのみで１つのデータ領域を構成する
とともに、そのデータ領域のデータを転送することがで
きるので、画像の構成（ストラクチャ）にかかわらず、
必要とされる領域のみを転送することができ、画素デー
タを高速に転送することが可能となる。
【００８０】また、上記各アドレッシング方法では、画
面の垂直方向に行アドレスを対応させ、水平方向に列ア
ドレスを対応させたが、逆にした場合でも、本発明と同
様に適用することができる。
【００８１】
【発明の効果】請求項１ないし請求項３記載の画像処理
装置においては、フィールド画面の画素データを書込む
際、複数のバンクのうち１つのバンクが書込動作にある
とき、他のバンクのプリチャージを行なうことができる
ので、書込動作とプリチャージ動作を並列に行なうこと
ができ、画素データを高速に転送することが可能とな
る。
【００８２】請求項４記載の画像処理装置においては、
１つのアドレスが付与された複数の画素データを連続し
て書込む際、複数のバンクのうち１つのバンクが書込動
作にあるとき、他のバンクのプリチャージを行なうこと
ができるので、書込動作とプリチャージ動作を並列に行
なうことができ、画素データを高速に転送することが可
能となる。
【００８３】請求項５および請求項６記載の画像処理装
置においては、同一フィールド内の複数の画素データに
１つのアドレスを付与し、フィールド単位でデータの転
送を行なうことができるので、フレーム構成およびフィ
ールド構成にかかわらず、高速に画素データを転送する
ことができる。さらに、不必要な画素データを転送する
ことがないため、転送された画素データを受けるメモリ
の容量を少なくすることが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施例の画像処理装置の構成を示
すブロック図である。
【図２】 図１に示すフレームバッファメモリにおける
メモリセルアレイの基本構成図である。
【図３】 シンクロナスＤＲＡＭに用いたフレームバッ
ファメモリのシステム構成図である。
【図４】 シンクロナスＤＲＡＭを用いたフレームバッ
ファメモリのブロック図である。
【図５】 ＤＲＡＭを用いたフレームバッファメモリの
ブロック図である。
【図６】 図３に示すアドレス生成部のブロック図であ
る。
【図７】 図１に示すフレームバッファメモリの第１の
アドレッシング方法を説明するための図である。
【図８】 図７に示す転送矩形領域の拡大図である。
【図９】 図１に示すフレームバッファメモリの第２の
アドレッシング方法を説明するための図である。
【図１０】 図９に示す転送矩形領域の拡大図である。
【図１１】 図１に示すフレームバッファメモリの第１
の書込動作を説明するためのフローチャートである。
【図１２】 図１に示すフレームバッファメモリの第２
の書込動作を説明するためのフローチャートである。
【図１３】 本実施例による書込時間の短縮の効果を説
明する図である。
【図１４】 図１に示すフレームバッファメモリの第３
のアドレッシング方法を説明するための第１の図であ
る。
【図１５】 図１に示すフレームバッファメモリの第３
のアドレッシング方法を説明するための第２の図であ
る。
【図１６】 図１に示すフレームバッファメモリの第３
のアドレッシング方法を説明するための第３の図であ
る。
【図１７】 従来の画像処理装置のフレームバッファメ
モリのアドレッシングを説明するための画素データのレ
イアウト図である。
【符号の説明】
１ ホストインタフェース回路、２ バッファメモリ、
３ ワークメモリ、４入出力メモリ、５ コントロール
ユニット、６ ピクセルプロセシングユニット、７ フ
レームバッファメモリ、８ ローカルメモリ、９ 動き
予測ユニット、１０ 画像処理装置、１１ ホストコン
ピュータ、１２ 通信装置、１３ テレビカメラ、１４
表示装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 哲哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 瀬川 浩 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 石原 和哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 熊木 哲 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 画面内の画素を規定するための画素デー
    タを記憶するための記憶手段を含み、 前記記憶手段は、 前記画素データを記憶するための複数のバンクと、 前記複数のバンクのうち所定のバンクをプリチャージす
    るプリチャージ手段とを含み、 前記画面は、 フィールド画面を含み、 前記記憶手段は、 ｎ列（ｎは整数）の画素データごとに前記複数バンクの
    うち異なるバンクに記憶するとともに、ｎ個の画素デー
    タに１つのアドレスを付与し、 前記ｎ列の画素データは、 前記フィールド画面の第１方向に隣接して配置されたｎ
    列の画素に対応し、 前記ｎ個の画素データは、 前記ｎ列の画素のうち前記第１方向と交わる第２方向に
    隣接して配置されたｎ個の画素に対応し、 前記プリチャージ手段は、 前記複数のバンクのうち１つのバンクが書込動作にある
    とき、他のバンクのプリチャージを行なう画像処理装
    置。
  2. 【請求項２】 前記複数のバンクは、 ２つのバンクを含み、 前記画像処理装置は、さらに、 前記画面の垂直および水平方向のアドレスを生成するア
    ドレス生成器と、 前記アドレス生成器から出力される垂直方向のアドレス
    の最下位ビットに応じて、前記２つのバンクのうち一方
    を選択する選択手段とを含む請求項１記載の画像処理装
    置。
  3. 【請求項３】 前記記憶手段は、 シンクロナスダイナミックランダムアクセスメモリを含
    み、 前記シンクロナスダイナミックランダムアクメモリは、 ページモードを用いて前記画素データを記憶する請求項
    ２記載の画像処理装置。
  4. 【請求項４】 画面内の画素を規定するための画素デー
    タを記憶するための記憶手段を含み、 前記記憶手段は、 前記画素データを記憶するための複数のバンクと、 前記複数のバンクのうち所定のバンクをプリチャージす
    るプリチャージ手段とを含み、 前記記憶手段は、 複数列の画素データごとに前記複数のバンクのうち異な
    るバンクに記憶するとともに、複数の画素データに１つ
    のアドレスを付与し、 前記複数列の画素データは、 前記画面の第１方向に隣接して配置された複数列の画素
    に対応し、 前記複数の画素データは、 前記複数列の画素のうち前記第１方向と交わる第２方向
    に隣接して配置された複数の画素に対応し、 前記プリチャージ手段は、 前記複数のバンクのうち１つのバンクが書込動作にある
    とき、他のバンクのプリチャージを行なう画像処理装
    置。
  5. 【請求項５】 画面内の画素を規定するための画素デー
    タを記憶するための記憶手段を含み、 前記記憶手段は、 前記画面の第１方向に隣接して配置された複数の画素に
    対応する複数の画素データに１つのアドレスを付与し、 前記複数の画素データは、 同一フィールド内の画素データを含み、 前記記憶手段は、 前記画素データを転送する際、フィールド単位でデータ
    転送を行なう画像処理装置。
  6. 【請求項６】 前記複数の画素データは、 前記画面の垂直方向に隣接した４個の画素に対応する４
    個の画素データを含み、 前記記憶手段は、 ８画素×４画素から構成される３２画素に対応した前記
    画素データを単位としてデータ転送を行なう請求項５記
    載の画像処理装置。
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