CN101668203A - 图像处理装置与其存储器配置方法 - Google Patents

图像处理装置与其存储器配置方法 Download PDF

Info

Publication number
CN101668203A
CN101668203A CN200810215318.6A CN200810215318A CN101668203A CN 101668203 A CN101668203 A CN 101668203A CN 200810215318 A CN200810215318 A CN 200810215318A CN 101668203 A CN101668203 A CN 101668203A
Authority
CN
China
Prior art keywords
local storage
address
mentioned
configuration
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200810215318.6A
Other languages
English (en)
Inventor
林宗贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ali Corp
Original Assignee
Ali Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ali Corp filed Critical Ali Corp
Priority to CN200810215318.6A priority Critical patent/CN101668203A/zh
Priority to US12/400,030 priority patent/US20100060654A1/en
Publication of CN101668203A publication Critical patent/CN101668203A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
    • H04N19/86—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression involving reduction of coding artifacts, e.g. of blockiness

Abstract

本发明揭露一种图像处理装置与其存储器配置方法。该图像处理装置由一中央处理器控制、并且自一系统存储器接收一图像宏块。该图像处理装置包括：一第一本地存储器、一第二本地存储器、一控制电路以及一图像处理器。控制电路负责控制第一与第二本地存储器，以令该图像宏块分段配置于第一与第二本地存储器。图像处理器负责存取第一与第二本地存储器以执行一图像处理。经图像处理后的图像宏块将自第一与第二本地存储器更新至系统存储器中。

Description

图像处理装置与其存储器配置方法
技术领域
本发明是有关于一种图像处理技术，特别有关于图像压缩技术中，各图像宏块(Macroblcok)的像素数据存取技术。
背景技术
图1为已知技术一图像宏块示意图；用以图解H.264的去方块滤波(deblocking filter)技术，其中将一图像宏块(Macroblock，通常包括16×16像素数据)分割成16个4×4像素矩阵；图中标号B所示区域即为一个4×4像素矩阵。
在常见实施方式中，去方块滤波先以V1、V2、V3与V4为基准，针对各行(row)，于基准(V1、V2、V3或V4)的左右两侧各取4个像素作水平方向的去方块滤波；再以H1、H2、H3与H4为基准，针对各列(column)，于基准(H1、H2、H3或H4)的上下两侧各取4个像素作垂直方向的去方块滤波。图2为图1图像宏块的细部像素排列示意图。用以图解图像宏块去方块滤波的实施方式；关于图像宏块100的第一行、以V1为基准的水平方向去方块滤波，需对方块102内的八个像素作运算；关于第一列、以H1为基准的垂直方向去方块滤波，需对方块104内的八个像素作运算。由于去方块滤波会修正像素数据，因此，在一图像宏块中，水平方向去方块滤波必须遵循先左而右的顺序，且垂直方向去方块滤波必须遵循先上而下的顺序；即左边的像素必须比右边的像素先进行运算，且上方的像素必须比下方的像素先进行运算。
常见的一种去方块滤波方式为：关于一图像宏块，先进行水平方向的去方块滤波运算(基准V1、V2、V3或V4)，待水平方向完成后，再进行垂直方向的去方块滤波运算(基准H1、H2、H3或H4)，以避免因运算进行方向的不同而导致结果的不同。
传统技术通常将图像源所提供的图像宏块配置于一系统存储器(常见为动态随机存取存储器，DRAM)中，方进行后续的图像处理动作。然而，上述去方块滤波需要对像素数据进行多次的处理与修正。为了避免过于频繁地存取系统存储器，传统技术在进行图像处理时，会自系统存储器将需要的像素数据先读取出来，以暂存器作储存元件，待处理完毕后再将处理过的像素数据存回系统存储器。如此一来，必须配置相当多的暂存器才有办法完成图像处理。传统技术会占据相当大的电路面积。
发明内容
本发明揭露一种图像处理装置(video processor)与其存储器配置方法(memory management method of video processing)。该图像处理装置由一中央处理器控制、并且自一系统存储器接收一图像宏块。该图像处理装置包括：一第一本地存储器、一第二本地存储器、一控制电路以及一图像处理器。控制电路负责控制上述第一与第二本地存储器，以令该图像宏块分段配置于上述第一与第二本地存储器。图像处理器将存取上述第一与第二本地存储器以执行一图像处理。经该图像处理后的图像宏块将自上述第一与第二本地存储器更新至该系统存储器中。
本发明将该图像宏块各行划分为多个像素数据段。各像素数据段包括多个相邻的像素数据。同一像素数据段的像素数据配置于同一上述本地存储器的同一地址，并且左右相邻的像素数据段配置于不同的上述本地存储器中。
本发明一实施方式使用两个静态随机存取存储器SRAM1与SRAM2作为上述第一与第二本地存储器。P(i，j)标示图像宏块内的像素数据；其中i与j为变量，分别代表上述像素数据于该图像宏块中的行号与列号。本发明包括：将P(1，1)～P(1，4)与P(3，1)～P(3，4)配置在SRAM1的第一地址；将P(2，1)～P(2，4)与P(4，1)～P(4，4)配置在SRAM2的第一地址；将P(5，1)～P(5，4)与P(7，1)～P(7，4)配置在SRAM1的第二地址；将P(6，1)～P(6，4)与P(8，1)～P(8，4)配置在SRAM2的第二地址；将P(1，5)～P(1，8)与P(3，5)～P(3，8)配置在SRAM2的第三地址；将P(2，5)～P(2，8)与P(4，5)～P(4，8)配置在SRAM1的第三地址；将P(5，5)～P(5，8)与P(7，5)～P(7，8)配置在SRAM2的第四地址；以及将P(6，5)～P(6，8)与P(8，5)～P(8，8)配置在SRAM1的第四地址。
在另一种实施方式中，图像宏块于上述第一与第二本地存储器的配置稍有不同，其中P(5，1)～P(5，4)与P(7，1)～P(7，4)配置在SRAM2的第二地址；P(6，1)～P(6，4)与P(8，1)～P(8，4)配置在SRAM1的第二地址；P(5，5)～P(5，8)与P(7，5)～P(7，87)配置在SRAM1的第四地址；并且P(6，5)～P(6，8)与P(8，5)～P(8，8)配置在SRAM2的第四地址。
附图说明
图1为已知技术一图像宏块示意图；
图2为图1图像宏块的细部像素排列示意图；
图3图解本发明图像处理装置的一种实施方式；
图4A与图4B图解本发明一种实施方式，其中包括一图像宏块于第一与第二本地存储器SRAM1与SRAM2中的配置；
图5A与图5B图解本发明另一种实施方式，其中包括一图像宏块于第一与第二本地存储器SRAM1与SRAM2中的配置；以及
图6为流程图，为本发明图像处理方法的一种实施方式。
附图标号：
100～图像宏块；    102、104～标示方块；
300～图像处理装置；302～中央处理器；
304～系统存储器；  306～控制电路；
308～图像处理器；
310～通道，标示图像宏块的传输；
312～显示器驱动器；314～显示器；
B～4×4像素矩阵；
H1-H4～去方块滤波的基准；
SRAM1、SRAM2～第一与第二本地存储器；
V1-V4～去方块滤波的基准。
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出数个实施例，并配合所附图式作详细说明。
图3为一方框图，图解本发明图像处理装置(video processor)300的一种应用。如图所示，图像处理装置300由一中央处理器(CPU)302控制，并且自一系统存储器(可为动态随机存取存储器，DRAM)304接收一图像宏块。图像处理装置300包括：一第一本地存储器(可为静态随机存取存储器SRAM，标号为SRAM1)、一第二本地存储器(可为静态随机存取存储器SRAM，标号为SRAM2)、一控制电路(control)306以及一图像处理器(image processor)308。控制电路306负责控制第一与第二本地存储器SRAM1与SRAM2，以令该图像宏块分段配置于第一与第二本地存储器SRAM1与SRAM2。图像处理器308将存取第一与第二本地存储器SRAM1与SRAM2以执行一图像处理。图像处理后的图像宏块将自第一与第二本地存储器SRAM1与SRAM2更新至系统存储器304中。通道310标示系统存储器304与图像处理装置300间的图像宏块传输。在中央处理器302的控制下，显示器驱动器312可自系统存储器304取得上述图像处理后的图像宏块并且将其显示于显示器314上。
相较于系统存储器304所采用的DRAM技术，SRAM的存取动作较为单纯。本发明图像处理器308于执行图像处理时，乃对本地存储器SRAM1与SRAM2进行读写动作，待图像处理完毕后方以此二本地存储器SRAM1与SRAM2的内容更新系统存储器。很明显地，本发明可避免过度存取系统存储器所采用的DRAM，大幅增进系统的效率。
关于图像宏块于第一与第二本地存储器SRAM1与SRAM2中的配置，本发明提出多种实施方式；所遵循的原则为：将图像宏块各行划分为多个像素数据段，任一个像素数据段皆包括多个相邻的像素数据；当像素数据段被分配储存至上述本地存储器时，令同一像素数据段的像素数据配置于同一上述本地存储器的同一地址；并且令左右相邻的像素数据段配置于不同的上述本地存储器中。其实施方式详述于以下内容。
图4A为本发明的一种实施方式，图解一图像宏块于第一与第二本地存储器SRAM1与SRAM2的配置状况；其中各方块代表一像素数据段，各自包括四个横向排列的像素数据。图中以i代表像素数据于图像宏块中的行(row)号，j代表像素数据于图像宏块中的列(column)号。一图像宏块(通常为16×16像素矩阵)可画分成4个8×8像素矩阵。以左上角的8×8像素矩阵为例(i＝1～8与j＝1～8)，其像素数据于一第一本地存储器SRAM1与一第二本地存储器SRAM2的配置位置可为图4B所示。图中以P(i，j)代表像素数据。参阅图4A与图4B，此实施方式将P(1，1)、P(1，2)、P(1，3)以及P(1，4)与P(3，1)、P(3，2)、P(3，3)以及P(3，4)配置在第一本地存储器SRAM1的一第一地址(如地址0，标号为addr 0)；将P(2，1)、P(2，2)、P(2，3)以及P(2，4)与P(4，1)、P(4，2)、P(4，3)以及P(4，4)配置在第二本地存储器SRAM2的一第一地址(如地址0，标号为addr 0)；将P(5，1)、P(5，2)、P(5，3)以及P(5，4)与P(7，1)、P(7，2)、P(7，3)以及P(7，4)配置在第一本地存储器SRAM1的一第二地址(如地址1，标号为addr 1)；将P(6，1)、P(6，2)、P(6，3)以及P(6，4)与P(8，1)、P(8，2)、P(8，3)以及P(8，4)配置在第二本地存储器SRAM2的一第二地址(如地址1，标号为addr 1)；将P(1，5)、P(1，6)、P(1，7)以及P(1，8)与P(3，5)、P(3，6)、P(3，7)以及P(3，8)配置在第二本地存储器SRAM2的一第三地址(如地址4，标号为addr 4)；将P(2，5)、P(2，6)、P(2，7)以及P(2，8)与P(4，5)、P(4，6)、P(4，7)以及P(4，8)配置在第一本地存储器SRAM1的一第三地址(如地址4，标号为addr 4)；将P(5，5)、P(5，6)、P(5，7)以及P(5，8)与P(7，5)、P(7，6)、P(7，7)以及P(7，8)配置在第二本地存储器SRAM2的一第四地址(如地址5，标号为addr 5)；以及将P(6，5)、P(6，6)、P(6，7)以及P(6，8)与P(8，5)、P(8，6)、P(8，7)以及P(8，8)配置在第一本地存储器SRAM1的一第四地址(如地址5，标号为addr 5)。
参阅图4A，其他三部分8×8像素矩阵亦依上述规律配置至存储器SRAM1与SRAM2中。P(i，j)，i＝9～16，j＝1～8的8×8像素矩阵配置在SRAM1与SRAM2的地址2、3、6与7(标号为addr 2、3、6、7)。P(i，j)，i＝1～8，j＝9～16的8×8像素矩阵配置在SRAM1与SRAM2的地址8、9、12与13(标号为addr 8、9、12与13)。P(i，j)，i＝9～16，j＝9～16的8×8像素矩阵配置在SRAM1与SRAM2的地址10、11、14与15(标号为addr 10、11、14与15)。
以下简述去方块滤波时，SRAM1与SRAM2的存取动作。以第一行(i＝1)、基准V2的水平方向去方块滤波为例，仅需对存储器SRAM1与SRAM2分别发送地址0与4的读取指令，就可以得到像素数据P(1，1)～P(1，8)进行运算。处理后的像素数据将重新存入SRAM1与SRAM2以供其他去方块滤波运算使用。
此外，在某些状况下，去方块滤波需要使用到左方图像宏块的像素数据。以第一行(i＝1)、基准V1的水平方向去方块滤波为例(左方图像宏块的像素数据亦遵循本发明的存储器配置原则；假设左方图像宏块的P(1，13)～P(1，16)配置在SRAM2的地址28)，仅需对存储器SRAM1与SRAM2分别发送读取地址0与28的指令，就可以得到运算所需要的像素数据-包括左方图像宏块的像素数据P(1，13)～P(1，16)与本图像宏块的像素数据P(1，1)～P(1，4)。处理过的像素将重新存回SRAM1与SRAM2中待其他去方块滤波运算使用。
关于垂直方向的去方块滤波，采用的运算顺序可为：在第一列(j＝1)对基准H1进行运算、在第一列对基准H2进行运算、…、在第一列对基准H4进行运算、在第二列(j＝2)对基准H1进行运算、在第二列对基准H2进行运算、…、在第十六列(j＝16)对基准H4进行运算。以第一列、基准H1的垂直方向去方块滤波为例，需要的像素数据为P(1，1)～P(4，1)与上方图像宏块的像素数据P(13，1)～P(16，1)。基于本发明的存储器配置技术，对SRAM1与SRAM2发送地址0的读取指令可得到本图像宏块的P(1，1)～P(4，1)。至于上方图像宏块的P(13，1)～P(16，1)，则可由之前运算所得的结果得到(例如，可以暂存器储存)。如此一来，即可进行第一列、基准H1的垂直方向去方块滤波。
由于本发明可以SRAM代替传统技术所采用的暂存器，本发明不仅加快运算速度更可有效节省电路面积。
此外，本发明亦可应用于图像转置(或旋转)。自系统DRAM所读出来的像素数据可依图4A所示的方法存入SRAM1与SRAM2；妥善设计读取SRAM1与SRAM2的顺序，即可得到转置后的图像。
本文所提及的图像处理技术(如去方块滤波的像素处理顺序)并非用来限定本发明的范围。凡是使用本发明图像宏块配置的技术，皆属于本发明的范围。此外，本发明的像素配置技术可以8×8像素矩阵为最小单位，并不限定为16×16的像素矩阵。
针对H.264的MBAFF编码(目前运算的图像宏块为frame，但其上方的图像宏块为field)，本发明更提出一种相应的存储器配置。图5A与图5B图解其中一种实施方式，其中包括一图像宏块于第一与第二本地存储器SRAM1与SRAM2的配置。以左上角的8×8像素矩阵为例(i＝1～8，j＝1～8)，其与图4A、图4B不同的地方在于P(i＝5～8，j＝1～8)的存储器配置。如图所示，P(5，1)～P(5，4)与P(7，1)～P(7，4)配置在SRAM2的地址1(标号addr 1)；P(6，1)-P(6，4)与P(8，1)-P(8，4)配置在SRAM1的地址1(标号addr 1)；P(5，5)-P(5，8)与P(7，5)-P(7，8)配置在SRAM1的地址5(标号addr 5)；且P(6，5)-P(6，8)与P(8，5)-P(8，8)配置在SRAM2的地址5(标号addr 5)。图像宏块其他三部分8×8像素矩阵亦依此规律配置至存储器SRAM1与SRAM2中。
针对MBAFF编码，第一列(j＝1)、基准H1的垂直方向去方块滤波所需要的像素数据为P(1，1)、P(3，1)、P(5，1)、P(7，1)与上方图像宏块所提供的四个像素数据。同样地，上方图像宏块的像素数据可由前一次运算得到(例如，以暂存器暂存)。至于本图像宏块的P(1，1)、P(3，1)、P(5，1)、P(7，1)则可借着对SRAM1与SRAM2分别发送读取地址0与地址1的指令取得。如此一来，即可进行第一列、基准H1的垂直方向去方块滤波。
图5A与图5B所示技术亦可应用于普通H.264(非MBAFF编码)的去方块滤波上、亦可应用于图像转置(或旋转)上。同样地，图5A与图5B所示技术亦可以8×8像素矩阵作为最小单位；搭配上适当的运算顺序，即可完成去方块滤波。
本发明所揭露的图像处理方法可以图6流程图表示，其中包括：步骤S602，自系统存储器304读取一图像宏块、并且将该图像宏块分段配置至第一与第二本地存储器SRAM1与SRAM2；步骤S604，存取上述第一与第二本地存储器SRAM1与SRAM2以执行一图像处理；以及步骤S606，以上述第一与第二本地存储器SRAM1与SRAM2内经该图像处理后的图像宏块更新系统存储器304。
本文所提及的图像处理技术并非用来限定本发明的范围。其他数据在配置入存储器时，运算顺序只要符合本发明的配置规则且应用本发明储存技术，皆属于本发明的范围。
本发明虽以数个实施例揭露如上，然其并非用以限定本发明的范围，任何熟悉本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定为准。

Claims (10)

1、一种图像处理装置，其特征在于，由一中央处理器控制并且自一系统存储器接收一图像宏块，所述图像处理装置包括：
一第一本地存储器；
一第二本地存储器；
一控制电路，控制上述第一与第二本地存储器，以令所述图像宏块分段配置于上述第一与第二本地存储器；以及
一图像处理器，存取上述第一与第二本地存储器以执行一图像处理；
其中，所述系统存储器将由上述第一与第二本地存储器内经所述图像处理后的图像宏块更新。
2、如权利要求1所述的图像处理装置，其特征在于，所述图像宏块各行被划分为多个像素数据段，所述多个像素数据段各自包括多个相邻的像素数据，各像素数据段的所述多个像素数据配置于上述本地存储器的一地址，并且左右相邻的像素数据段配置于不同的上述本地存储器中。
3、如权利要求1所述的图像处理装置，其特征在于，所述图像宏块包括多个像素数据标示为P(i，j)，i与j为变量，分别代表上述像素数据于所述图像宏块的行号与列号，又以相邻四个像素数据为一所述像素数据段；所述多个像素数据于上述第一与第二本地存储器的配置包括：
P(1，1)、P(1，2)、P(1，3)以及P(1，4)与P(3，1)、P(3，2)、P(3，3)以及P(3，4)配置于所述第一本地存储器的一第一地址；
P(2，1)、P(2，2)、P(2，3)以及P(2，4)与P(4，1)、P(4，2)、P(4，3)以及P(4，4)配置于所述第二本地存储器的一第一地址；
P(5，1)、P(5，2)、P(5，3)以及P(5，4)与P(7，1)、P(7，2)、P(7，3)以及P(7，4)配置于所述第一本地存储器的一第二地址；
P(6，1)、P(6，2)、P(6，3)以及P(6，4)与P(8，1)、P(8，2)、P(8，3)以及P(8，4)配置于所述第二本地存储器的一第二地址；
P(1，5)、P(1，6)、P(1，7)以及P(1，8)与P(3，5)、P(3，6)、P(3，7)以及P(3，8)配置于所述第二本地存储器的一第三地址；
P(2，5)、P(2，6)、P(2，7)以及P(2，8)与P(4，5)、P(4，6)、P(4，7)以及P(4，8)配置于所述第一本地存储器的一第三地址；
P(5，5)、P(5，6)、P(5，7)以及P(5，8)与P(7，5)、P(7，6)、P(7，7)以及P(7，8)配置于所述第二本地存储器的一第四地址；
P(6，5)、P(6，6)、P(6，7)以及P(6，8)与P(8，5)、P(8，6)、P(8，7)以及P(8，8)配置于所述第一本地存储器的一第四地址；以及
依照上述逻辑将所述多个像素数据段分别配置所述第一本地存储器与所述第二本地存储器。
4、如权利要求1所述的图像处理装置，其特征在于，所述图像宏块包括多个像素数据标示为P(i，j)，i与j为变量，分别代表上述像素数据于所述图像宏块的行号与列号，又以相邻四个像素数据为一所述像素数据段；所述多个像素数据于上述第一与第二本地存储器的配置包括：
P(1，1)、P(1，2)、P(1，3)以及P(1，4)与P(3，1)、P(3，2)、P(3，3)以及P(3，4)配置于所述第一本地存储器的一第一地址；
P(2，1)、P(2，2)、P(2，3)以及P(2，4)与P(4，1)、P(4，2)、P(4，3)以及P(4，4)配置于所述第二本地存储器的一第一地址；
P(5，1)、P(5，2)、P(5，3)以及P(5，4)与P(7，1)、P(7，2)、P(7，3)以及P(7，4)配置于所述第二本地存储器的一第二地址；
P(6，1)、P(6，2)、P(6，3)以及P(6，4)与P(8，1)、P(8，2)、P(8，3)以及P(8，4)配置于所述第一本地存储器的一第二地址；
P(1，5)、P(1，6)、P(1，7)以及P(1，8)与P(3，5)、P(3，6)、P(3，7)以及P(3，8)配置于所述第二本地存储器的一第三地址；
P(2，5)、P(2，6)、P(2，7)以及P(2，8)与P(4，5)、P(4，6)、P(4，7)以及P(4，8)配置于所述第一本地存储器的一第三地址；
P(5，5)、P(5，6)、P(5，7)以及P(5，8)与P(7，5)、P(7，6)、P(7，7)以及P(7，8)配置于所述第一本地存储器的一第四地址；
P(6，5)、P(6，6)、P(6，7)以及P(6，8)与P(8，5)、P(8，6)、P(8，7)以及P(8，8)配置于所述第二本地存储器的一第四地址；以及
依照上述逻辑将所述多个像素数据段分别配置所述第一本地存储器与所述第二本地存储器。
5、如权利要求1所述的图像处理装置，其特征在于，上述第一与第二本地存储器为静态随机存取存储器。
6、一种存储器配置方法，可应用于一图像处理装置中，其特征在于，所述的存储器配置方法包括：
自一系统存储器读取一图像宏块；
将所述图像宏块分段配置至一第一本地存储器以及一第二本地存储器；
存取上述第一与第二本地存储器以执行一图像处理；以及
以上述第一与第二本地存储器内经所述图像处理后的图像宏块更新所述系统存储器。
7、如权利要求6所述的存储器配置方法，其特征在于，还包括将所述图像宏块各行划分为多个像素数据段，其中，所述多个像素数据段各自包括多个相邻的像素数据，各像素数据段的所述多个像素数据配置于上述本地存储器的一地址，并且左右相邻的所述像素数据段配置于不同的上述本地存储器中。
8、如权利要求6所述的存储器配置方法，其特征在于，所述图像宏块包括多个像素数据标示为P(i，j)，i与j为变量，分别代表上述像素数据于所述图像宏块的行号与列号，又以相邻四个像素数据为一所述像素数据段；且所述图像宏块分段配置至上述第一与第二本地存储器的步骤包括：
将P(1，1)、P(1，2)、P(1，3)以及P(1，4)与P(3，1)、P(3，2)、P(3，3)以及P(3，4)配置至所述第一本地存储器的一第一地址；
将P(2，1)、P(2，2)、P(2，3)以及P(2，4)与P(4，1)、P(4，2)、P(4，3)以及P(4，4)配置至所述第二本地存储器的一第一地址；
将P(5，1)、P(5，2)、P(5，3)以及P(5，4)与P(7，1)、P(7，2)、P(7，3)以及P(7，4)配置至所述第一本地存储器的一第二地址；
将P(6，1)、P(6，2)、P(6，3)以及P(6，4)与P(8，1)、P(8，2)、P(8，3)以及P(8，4)配置至所述第二本地存储器的一第二地址；
将P(1，5)、P(1，6)、P(1，7)以及P(1，8)与P(3，5)、P(3，6)、P(3，7)以及P(3，8)配置至所述第二本地存储器的一第三地址；
将P(2，5)、P(2，6)、P(2，7)以及P(2，8)与P(4，5)、P(4，6)、P(4，7)以及P(4，8)配置至所述第一本地存储器的一第三地址；
将P(5，5)、P(5，6)、P(5，7)以及P(5，8)与P(7，5)、P(7，6)、P(7，7)以及P(7，8)配置至所述第二本地存储器的一第四地址；
将P(6，5)、P(6，6)、P(6，7)以及P(6，8)与P(8，5)、P(8，6)、P(8，7)以及P(8，8)配置至所述第一本地存储器的一第四地址；以及
依照上述逻辑将所述多个像素数据段分别配置所述第一本地存储器与所述第二本地存储器。
9、如权利要求6所述的存储器配置方法，其特征在于，所述图像宏块包括多个像素数据标示为P(i，j)，i与j为变量，分别代表上述像素数据于所述图像宏块的行号与列号，又以相邻四个像素数据为一所述像素数据段；且所述图像宏块分段配置至上述第一与第二本地存储器的步骤包括：
将P(1，1)、P(1，2)、P(1，3)以及P(1，4)与P(3，1)、P(3，2)、P(3，3)以及P(3，4)配置至所述第一本地存储器的一第一地址；
将P(2，1)、P(2，2)、P(2，3)以及P(2，4)与P(4，1)、P(4，2)、P(4，3)以及P(4，4)配置至所述第二本地存储器的一第一地址；
将P(5，1)、P(5，2)、P(5，3)以及P(5，4)与P(7，1)、P(7，2)、P(7，3)以及P(7，4)配置至所述第二本地存储器的一第二地址；
将P(6，1)、P(6，2)、P(6，3)以及P(6，4)与P(8，1)、P(8，2)、P(8，3)以及P(8，4)配置至所述第一本地存储器的一第二地址；
将P(1，5)、P(1，6)、P(1，7)以及P(1，8)与P(3，5)、P(3，6)、P(3，7)以及P(3，8)配置至所述第二本地存储器的一第三地址；
将P(2，5)、P(2，6)、P(2，7)以及P(2，8)与P(4，5)、P(4，6)、P(4，7)以及P(4，8)配置至所述第一本地存储器的一第三地址；
将P(5，5)、P(5，6)、P(5，7)以及P(5，8)与P(7，5)、P(7，6)、P(7，7)以及P(7，8)配置至所述第一本地存储器的一第四地址；
将P(6，5)、P(6，6)、P(6，7)以及P(6，8)与P(8，5)、P(8，6)、P(8，7)以及P(8，8)配置至所述第二本地存储器的一第四地址；以及
依照上述逻辑将所述多个像素数据段分别配置所述第一本地存储器与所述第二本地存储器。
10、如权利要求6所述的存储器配置方法，其特征在于，上述图像处理为转置所述图像宏块。
CN200810215318.6A 2008-09-05 2008-09-05 图像处理装置与其存储器配置方法 Pending CN101668203A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200810215318.6A CN101668203A (zh) 2008-09-05 2008-09-05 图像处理装置与其存储器配置方法
US12/400,030 US20100060654A1 (en) 2008-09-05 2009-03-09 Video processor and memory management method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810215318.6A CN101668203A (zh) 2008-09-05 2008-09-05 图像处理装置与其存储器配置方法

Publications (1)

Publication Number Publication Date
CN101668203A true CN101668203A (zh) 2010-03-10

Family

ID=41798872

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810215318.6A Pending CN101668203A (zh) 2008-09-05 2008-09-05 图像处理装置与其存储器配置方法

Country Status (2)

Country Link
US (1) US20100060654A1 (zh)
CN (1) CN101668203A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140347379A1 (en) * 2013-05-24 2014-11-27 Nvidia Corporation Technique for reducing bandwidth consumption during frame rotation
CN108959133B (zh) * 2017-05-22 2021-12-10 扬智科技股份有限公司 可共用存储器的电路结构与数字视频转换装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08123953A (ja) * 1994-10-21 1996-05-17 Mitsubishi Electric Corp 画像処理装置
TWI295140B (en) * 2005-05-20 2008-03-21 Univ Nat Chiao Tung A dual-mode high throughput de-blocking filter
US8238429B2 (en) * 2005-12-02 2012-08-07 Texas Instruments Incorporated Statistically cycle optimized bounding box for high definition video decoding
JP4789200B2 (ja) * 2006-08-07 2011-10-12 ルネサスエレクトロニクス株式会社 動画符号化と動画復号とのいずれかを実行する機能モジュールおよびそれを含む半導体集積回路

Also Published As

Publication number Publication date
US20100060654A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
DE112011103209B4 (de) Verfahren, vorrichtung und system zur steuerung von anzeigeaktivität
CN100527099C (zh) 用于提高数据处理设备的存储单元的性能的装置和方法
US20170148422A1 (en) Refresh control method and apparatus of display device
CN103380417B (zh) 用于从存储器请求所存储的数据的方法及系统
CN101552916B (zh) 视频yuv数据的dma传输方法、装置及dma控制器
US7460136B2 (en) Efficient scaling of image data in graphics display systems
DE112016001836T5 (de) Energieeffiziente Prozessorkernarchitektur für Bildprozessoren
CN101176142A (zh) 利用存储控制单元显示图像
CN108346131A (zh) 一种数字图像缩放方法、装置及显示设备
CN105373362B (zh) 一种基于fpga架构的静态底图控制方法及其装置
CN101504632B (zh) 一种dma数据传输方法、系统及一种dma控制器
CN101084493A (zh) 在帧缓冲器内读取和写入像素分配子帧的方法和装置
US20210295138A1 (en) Neural network processing
CN101668203A (zh) 图像处理装置与其存储器配置方法
CN114461406A (zh) DMA OpenGL优化方法
CN102804150B (zh) 数据处理装置、数据处理方法及数据共享系统
DE102016125846A1 (de) Makro-E/A-Einheit für Grafikprozessor
JP6210953B2 (ja) 画像処理装置および画像処理方法
JPS6180339A (ja) メモリアクセス制御方式
CN1147117A (zh) 图像处理器和应用该处理器的数据处理系统
JP2008048258A (ja) 画像データ記憶装置、および記憶方法
US7050073B2 (en) Method and apparatus for scrolling an image to be presented on a display unit
CN112465689A (zh) 基于可见显存交换区的gpu不可见显存管理方法及系统
CN102541808A (zh) Soc芯片系统及实现Soc芯片中可配置缓冲器的方法
CN101729903B (zh) 一种读取参考帧数据的方法、系统和多媒体处理器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20100310