JP2009110600A - メモリアクセス方法およびメモリ制御装置 - Google Patents

Abstract

【課題】 ダイナミック型ランダムアクセスメモリに対するリフレッシュ操作の省略が可能なメモリアクセス方法、および、このメモリアクセス方法を採用したメモリ制御装置を提供する。
【解決手段】 アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックをロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、コラムアドレスの方向に配列し、この２以上の完全ブロック列により所定のワード数をちょうど格納可能なように設定し、ロウアドレスの方向に配列したブロックに順にアクセスする操作を、２以上の完全ブロック列に対して順に行う。
【選択図】 図３

Description

本発明は、ダイナミック型ランダムアクセスメモリに対するメモリアクセス方法、および、ダイナミック型ランダムアクセスメモリに対し該メモリアクセス方法によるアクセス制御を行うメモリ制御装置に関する。

従来より、入力されてきた画像データをバッファメモリにフレーム単位で一時的に記憶し、一時的に記憶しておいた画像信号をバッファメモリから読み出して画像処理を施してから出力する画像処理回路が知られている。

この様なバッファメモリには、コストの低さが評価されてＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）が採用されている。

このＤＲＡＭには、定期的にリフレッシュされなければ、記憶セルのデータを維持することができない。１つの記憶セルにアクセスが行われれば、その記憶セルと、その記憶セルと同一のロウアドレスを有する記憶セルとにはリフレッシュが行われたのと同等の効果が発生する。

ＤＲＡＭのカラムアドレスを１以上のカラムアドレスで構成される所定のカラムアドレス範囲に分割し、１つ目の所定のカラムアドレス範囲について、ロウアドレスを１ずつインクリメントさせながら１フレーム分の画像データの書き込みを行い、ロウアドレスがそのアドレス空間の物理的な最大ロウアドレスに到達すると、ロウアドレスを０に戻し、２つ目の所定のカラムアドレス範囲について、ロウアドレスを１ずつインクリメントさせながら残りの画像データの書き込みを行っていく提案がなされている（特許文献１参照）。
特開２００３−６８０７２号公報

しかしながら、例えば動作温度が高い場合、データを保持するために必要なリフレッシュの間隔が１フレームの期間よりも短くなることがある。上記提案では、１フレーム分の画像データ量が多く、記憶セルへの画像データの書き込みが２つ目のカラムアドレス範囲の物理的な最大ロウアドレスにまで行われるか、あるいは、３つ目以上のカラムアドレス範囲にまで及ぶ場合には、１フレーム期間中に各ロウアドレスに２回以上アクセスできる。しかしながら、１フレーム分の画像データ量が少なく、記憶セルへのデータの書き込みが２つ目のカラムアドレス範囲の物理的な最大ロウアドレスにまで達しない場合には、１フレーム期間中に１回しかアクセスできないロウアドレスが出現する。１回しかアクセスされなかったロウアドレスを有する記憶セルは、データの書き込みのためのアクセスのみではデータが維持できず、そのフレーム期間中にリフレッシュ操作を行なう必要がある。

しかしながら、このリフレッシュ操作をそのフレーム期間中に行わなければならないとなると、制御が複雑化するという問題がある。

本発明は、上記事情に鑑み、ダイナミック型ランダムアクセスメモリに対するリフレッシュ操作の省略が可能なメモリアクセス方法、および、このメモリアクセス方法を採用したメモリ制御装置を提供することを目的とする。

上記目的を達成するための本発明のメモリアクセス方法は、
ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、この書き込んだデータを読み出すためのアクセスを行うアクセス方法であって、
上記アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを上記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、もしくは、この２以上の完全ブロック列に加えて上記ブロックを上記ロウアドレスの方向に上記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、上記コラムアドレスの方向に配列し、この２以上の完全ブロック列により、もしくは、この２以上の完全ブロック列および不完全ブロック列により、上記所定のワード数をちょうど格納可能なように設定し、このロウアドレスの方向に配列したブロックに順にアクセスする操作を、この２以上の完全ブロック列、もしくは、この２以上の完全ブロック列および不完全ブロック列に対して順に行うことを特徴とする。

このため、所定のロウアドレス範囲内に配列されたブロックのそれぞれに対するアクセスの間隔を、長くても、所定のワード数のデータの書き込み若しくは読み出しに要する時間よりも短くすることができる。したがって、本発明のメモリアクセス方法によれば、メモリに対するリフレッシュ操作の省略が可能となる。

ここで、上記アドレス空間はｎ個（ｎは２以上の整数）のバンクに区分けされており、
上記アクセス領域の設定を、上記ｎ個のバンクのそれぞれに、２以上の上記完全ブロック列を配列し、もしくは、上記２以上の完全ブロック列に加えて上記不完全ブロック列を配列し、このｎ個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で上記所定のワード数をちょうど格納可能なように行い、
上記ロウアドレスの方向に配列されたブロックに順にアクセスする操作が、このブロックのそれぞれに対して、上記ｎ個のバンクに配列された対応するブロックに順にアクセスする操作を含むことが好ましい。

また、上記所定のワード数が変化したときに、上記コラムアドレスの所定の範囲を変化させずに上記所定のロウアドレス範囲を変化させることも好ましい態様である。

ここで、上記所定のワード数のデータは１フレーム分の画像データであり、上記アクセスを１フレーム期間ごとに行うことにより、この１フレーム期間内での上記メモリのリフレッシュ操作を不要とすることが好ましい。

上記目的を達成するための本発明のメモリ制御装置は、
ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、この書き込んだデータを読み出すためのアクセスを制御するメモリ制御装置であって、
上記アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを上記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、もしくは、この２以上の完全ブロック列に加えて上記ブロックを上記ロウアドレスの方向に上記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、上記コラムアドレスの方向に配列し、この２以上の完全ブロック列により、もしくは、この２以上の完全ブロック列および不完全ブロックにより、上記所定のワード数をちょうど格納可能なように設定するアクセス領域設定部と、
上記ロウアドレス方向に配列されたブロックに順にアクセスする操作を、上記２以上の完全ブロック列、もしくは、上記２以上の完全ブロック列および不完全ブロック列に対して順に行うように上記メモリにアドレス信号およびアクセス制御信号を供給するアクセス制御部とを備えることを特徴とする。

ここで、上記アドレス空間は、ｎ個（ｎは２以上の整数）のバンクに区分けされており、
上記アクセス領域設定部は、上記アクセス領域の設定を、上記ｎ個のバンクのそれぞれに、２以上の上記完全ブロック列を配列し、もしくは、上記２以上の完全ブロック列に加えて上記不完全ブロック列を配列し、このｎ個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で上記所定のワード数をちょうど格納可能なように行い、
上記アクセス制御部は、上記ロウアドレス方向に配列されたブロックに順にアクセスする操作が、このブロックのそれぞれに対して、上記ｎ個のバンクのそれぞれに配列された対応するブロックに順にアクセスする操作を含むように上記アドレス信号およびアクセス制御信号を上記メモリに供給することが好ましい。

また、上記アクセス領域設定部が、上記所定のロウアドレス範囲を設定するロウアドレス範囲設定部を備えることも好ましい態様である。

ここで、上記ロウアドレス範囲設定部が、外部から入力された上記所定のワード数を示す信号に応じて上記所定のロウアドレス範囲を設定することが好ましい。

また、上記所定のワード数のデータは１フレーム分の画像データであり、上記アクセス制御部が、上記アクセスを１フレーム期間ごとに行うように上記メモリに上記アドレス信号およびアクセス制御信号を供給することにより、この１フレーム期間内での上記メモリのリフレッシュ操作を不要とすることも好ましい態様である。

本発明によれば、ダイナミック型ランダムアクセスメモリに対するリフレッシュ操作を省略することができる。

以下、本発明の実施形態について説明する。

図１は、半導体回路の内部ブロック図である。

図１に示す半導体回路１には、第１画像処理回路２と、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）制御回路３と、ＳＤＲＡＭ（フレームメモリ）４と、第２画像処理回路５とが備えられている。これらの全てのブロックを同一の半導体基板上に集積した半導体集積回路として半導体回路１を構成することも可能である。例えば、ＳＤＲＡＭ４以外のブロックを集積した半導体集積回路と、ＳＤＲＡＭ４とを組み合わせて半導体回路１を構成することも可能である。

第１画像処理回路２は、外部から入力される画像データで表される画像に対して、例えば色変換処理等の所定の画像処理を施し、所定の画像処理が施された画像を表す画像データをＳＤＲＡＭ制御回路３に転送する。

ＳＤＲＡＭ制御回路３は、第１画像処理回路２で処理された画像を表す画像データをＳＤＲＡＭ４に格納するための制御を行なう。

ＳＤＲＡＭ４には、１フレーム分の画像データが格納される。そして、各フレームの期間に、ＳＤＲＡＭ制御回路３の制御により、前のフレーム期間に格納された画像データが読み出されるとともに、現在のフレームの画像データが格納される。

第２画像処理回路５は、外部から入力される画像データとＳＤＲＡＭ４からの画像データとを比較し、例えばエッジ強調等の所定の画像処理を施し、所定の画像処理が施された画像を表わす画像データを外部に出力する。

図２は、ＳＤＲＡＭ制御回路の構成図である。尚、このＳＤＲＡＭ制御回路３が、本発明のメモリ制御装置の一実施形態であり、また、このＳＤＲＡＭ制御回路３では、本発明のメモリアクセス方法の一実施形態が適用される。なお、前述のように、実際には同一のフレーム期間内に、ＳＤＲＡＭ制御回路３により、ＳＤＲＡＭ４に記憶しておいた前フレームの画像データを順次読み出しながら、現在のフレームの画像データを順次書き込んでいく処理が行われる。しかし、以下では、簡単のため、画像データの書き込みのみが行われる場合を想定して、ＳＤＲＡＭ制御回路３の機能について説明する。

図２に示すＳＤＲＡＭ制御回路３は、コントローラ３１、書き込みＦＩＦＯ３２、および、読み出しＦＩＦＯ３３を備えており、コントローラ３１は、最大ロウアドレス数計算部３１１と、アドレスカウンタ部３１２と、コマンド生成部３１３とを備えている。

図３は、ＳＤＲＡＭの内部の概念構成図である。

図３に示すＳＤＲＡＭ４は、ロウアドレス（縦方向）とコラムアドレス（横方向）とによって定められるアドレス空間を有する。図３に示すＳＤＲＡＭ４の場合、このアドレス空間は、第１バンク４１および第２バンク４２に物理的に分けられている。各バンクは、６４カラムアドレスずつ、第１エリア（カラムアドレス０〜カラムアドレス６３）、第２エリア（カラムアドレス６４〜カラムアドレス１２７）、第３エリア（カラムアドレス１２８〜カラムアドレス１９１）、および第４エリア（カラムアドレス１９２〜カラムアドレス２５５）の４つのエリアに仮想的に分けられている。

図３には、２つのバンクに区分けされたアドレス空間内に、０〜１５８の番号が付された１５９個のブロックが配置され、１フレーム分の画像データを格納するためのアクセス領域が設定された状態を示している。それぞれのブロックは、１つのロウアドレスと６４のカラムアドレスによって定められるものであり、６４ワード分のデータを格納することができる。１フレーム分の画像データは、このブロック１５９個でちょうど格納することができるワード数を有する。各ブロックに付されている０から１５８までの数字は、先頭から６４ワード毎に計１５９ブロックに分けられた画像データを格納するために、ＳＤＲＡＭ４にアクセスする順番を表している。例えば、１フレーム分の画像データのうちの先頭の６４ワードが、第１バンク４１の第１エリアのロウアドレス０に位置するブロック０に書き込まれ、次の６４ワードが、第２バンク４２の第１エリアのロウアドレス０に位置するブロック１に書き込まれ、その次の６４ワードが、第１バンク４１の第１エリアのロウアドレス１に位置するブロック２に書き込まれ、その次の６４ワードが、第２バンク４２の第１エリアのロウアドレス１に位置するブロック３に書き込まれる。この様に、同じエリアの低いロウアドレスから高いロウアドレスに向かってバンクを交互に替えながら画像データが書き込まれ、第２バンク４２の第１エリアのロウアドレス２０に位置するブロック４１への画像データの書き込みが終了すると、次の６４ワードは、第１バンク４１の第２エリアのロウアドレス０に位置するブロック４２に書き込まれる。その後は、上述したのと同様な流れで画像データが書き込まれる。

ここで、６４ワードずつに分割された画像データが、２つのバンクに配列された、１つのロウアドレスと６４のカラムアドレスとで定められるブロックに順次に書き込まれることについて図２および図３を参照しながらさらに詳しく説明する。尚、ＳＤＲＡＭ４では、記憶セルの記憶内容を読み出して再度書き戻すというリフレッシュ操作を所定のサイクルで行う必要がある。しかし、１つのブロックへの書き込みまたは読み出しが行われれば、そのブロックに属する記憶セルと、そのブロックが属するバンク内の、そのブロックと同一のロウアドレスを有するブロックに属する各記憶セルについてはリフレッシュ操作がされたのと同じ効果が発生する。

図２に示すＳＤＲＡＭ制御回路３のコントローラ３１には、外部から入力されてくる１フレーム分の画像データのサイズを示す信号（不図示の回路において生成される）が入力される第１信号線３１ａ、画像データの読み出しの開始を指示する信号が入力される第２信号線３１ｂ、および、画像データの書き込みの開始を指示する信号が入力される第３信号線３１ｃが接続されている。

第１信号線３１ａに入力された信号は、最大ロウアドレス計算部３１１に入力され、最大ロウアドレス計算部３１１では、その信号から最大ロウアドレスを算出する。この最大ロウアドレスにより、アクセス領域を設定する所定のロウアドレス範囲が設定される。図３には、最大ロウアドレスが２０に設定されたことで、０〜２０のロウアドレスの範囲が所定のロウアドレス範囲に設定された場合の例を示す。ここで、最大ロウアドレス２０は、ＳＤＲＡＭ４のロウアドレスの物理的な最大値よりも小さい。そして、それぞれのバンクの第１から第３までのエリアには、この所定のロウアドレス範囲の全体にわたってブロックが配列されたブロック列（完全ブロック列）が形成されている。そして、それぞれのバンクの第４エリアには、所定のロウアドレスの一部のみにブロックが配列されたブロック列（不完全ブロック列）が形成されている。このように、本発明のメモリアクセス方法においては、それぞれのバンク内のコラムアドレスの方向に、２つ以上（図３の場合には３つ）の完全ブロック列を配列する。もしくはさらに、２つ以上の完全ブロック列に加えて不完全ブロック列を配列する。

この様に、物理的な限界よりも小さい範囲に所定のロウアドレス範囲を設定し、２つ以上の完全ブロック列がコラムアドレスの方向に配列されるようにアクセス領域を設定したのは、このＳＤＲＡＭ４に課されているリフレッシュ操作を省略するためである。つまり、６４ワードずつ区切った画像データを書き込むために、完全ブロック列内にロウアドレスの方向に配列したブロックに順にアクセスする操作を、２以上の完全ブロック列に対して順に行うことにより、所定のロウアドレス範囲内のそれぞれのロウアドレスに対して、最悪でも、１フレーム期間よりも短い間隔でアクセスすることができる。このため、必要なリフレッシュの間隔が１フレーム期間よりも短い場合でも、リフレッシュ操作を行うことなく、データを保持することができる。例えば、各バンクの第１エリアのブロックに対して順次ロウアドレスをインクリメントしながら最大ロウアドレス２０に位置するブロック４１までの画像データの格納を終了すると、次は、第１バンク４１の第２エリアのロウアドレス０に位置するブロック４２、引き続き、第２バンク４２の第２エリアのロウアドレス０に位置するブロック４３に対し画像データの格納が行われる。ブロック４２およびブロック４３に対する画像データの格納は、既に画像データが格納されているブロック０およびブロック１および、１つ前のフレームの画像データが格納されている、第３エリアおよび第４エリアの同一ロウアドレスのブロック８４、８５およびブロック１２６，１２７のそれぞれに対してリフレッシュしたのと同等の効果を奏する。ブロック０への画像データの格納からブロック１５８への画像データの格納まで、１フレームの期間が必要であると仮定すると、図３に示されたように、それぞれのバンクに４つのブロック列が配列されている場合、１つのブロック列の先頭のブロック０への画像データの格納から、次の、ブロック列の先頭のブロック４２への画像データの格納までのインターバル（ブロック１への画像データの格納から、ブロック４３への画像データの格納までのインターバルと同じ）は、１フレーム期間の約１／４である。ブロック０およびブロック１はこのインターバル（間隔）でリフレッシュされたこととなる。以下では、このインターバールを、インターバルＡと称して説明を続ける。

同様に、ブロック４４から順にブロック８３まで画像データの格納が行われることで、ブロック２からブロック４１までの各ブロック、およびブロック８６からブロック１２５まで、並びに、ブロック１２８からブロック１５８までについてもインターバルＡでリフレッシュされたのと同等となる。

次の、第３エリアに配列された完全ブロック列内のブロック８４からブロック１２５までへの画像データの格納によって、ブロック０からブロック８３までの各ブロック、および、ブロック１２７からブロック１５８までについては、インターバルＡでリフレッシュ処理が行われたのと同等となる。

さらに、次の、第４エリアに配列された不完全ブロック列内のブロック１２６からブロック１５８までの画像データの格納によって、ブロック０からブロック３２までと、ブロック４２からブロック７４までと、ブロック８４からブロック１１６までとの各ブロックについては、インターバルＡでリフレッシュ処理がされるのと同等となる。

一方、第１バンク４１の、第１エリアのブロック３４からブロック４０までと第２エリアのブロック７６からブロック８２までと第３エリアのブロック１１８からブロック１２４までとの各ブロックについては、第４エリアに設けられた不完全ブロック列には同一のロウアドレスを有するブロックが存在しない。このため、第４エリアに設けられた不完全ブロック列内のブロックへの画像データ格納の際には、第１〜第３エリアに配列された上記のロウアドレスの範囲のブロックはリフレッシュされない。上記の、第４エリアに設けられた不完全ブロック列内にブロックが配列されていないロウアドレスに次にアクセスされるのは、次のフレーム期間において、第１エリアに設けられた完全ブロック列内の、上記のロウアドレス範囲のブロックへの画像データ書き込みが行われるときである。従って、上記の、不完全ブロック列内に配列されていないブロックのロウアドレス範囲内のブロックについては、同一のロウアドレスへのアクセスによってリフレッシュが行われる間隔は、アクセス領域を構成する全てのブロックへの画像データの格納に１フレームの期間が必要である場合、最大、フレーム期間の２／４＝１／２程度になる。しかしこれも、１フレームの期間に比較すると短い。従って、データ保持のために必要なリフレッシュ間隔が１フレームの期間を下回ったとしても、１フレームの期間と同程度の範囲内であれば、リフレッシュ操作を行う必要は無い。第２バンク４２の、第１エリアのブロック３３からブロック４１までと第２エリアのブロック７５からブロック８３までと第３エリアのブロック１１７からブロック１２５までとの各ブロックについても、同様に、同一のロウアドレスへのアクセスの間隔が、最大、１フレームの期間の１／２程度になり、リフレッシュ操作は不要である。図２に戻って話を続ける。

最大ロウアドレス計算部３１１で算出された最大ロウアドレスを表す信号は、アドレスカウンタ部３１２とコマンド生成部３１３とに送信される。また、第２画像処理回路５への画像データの読み出し開始を指示する信号は、第２信号線３１ｂに入力され、アドレスカウンタ部３１２とコマンド生成部３１３と読み出しＦＩＦＯ３３とに送信される。第３信号線３１ｃに入力された、第１画像処理回路２から入力された画像データの書き込み開始を指示する信号は、アドレスカウンタ部３１２とコマンド生成部３１３と書き込みＦＩＦＯ３２とに送信される。このように、ＦＩＦＯを介してデータの書き込み、読み出しを行うことによりＳＤＲＡＭをフレームメモリとして利用することを可能にする構成は、例えば、特開平１１−１３３９１７号公報に記載されている。

アドレスカウンタ部３１２には、図２には不図示の、フレームの開始を示す垂直同期信号とクロックが入力されている。また、クロック数をカウントするカウンタレジスタが備えられており、このカウンタレジスタのカウント値に基づいて形成されたアドレス信号がアドレスカウンタ部３１２からＳＤＲＡＭ４に送信される。

コマンド生成部３１３は、カウンタレジスタのカウント値を参照しながら、バンクアクティブ、書き込み、読み出し等のアクセス制御信号を生成し、ＳＤＲＡＭ４に送信する。ＳＤＲＡＭ４は、同時に受信したアクセス制御信号に応じて、アドレスカウンタ部３１２から受信したアドレス信号が、バンクアドレス、ロウアドレス、カラムアドレスのいずれを表すものであるかを判断し、指定されたアドレスに対するアクセスを行う。

図４は、カウンタレジスタの内部構成図である。

図４の上段には、アドレスカウンタ部３１２に備えられる第１カウンタレジスタ３１２１と、アドレスカウンタ部３１２に入力されるクロックをカウントする第２カウンタレジスタ３１２２とが示されている。図４の下段には、これら２つのカウンタレジスタのカウント値が組み合わされて、ＳＤＲＡＭ４のバンク、ロウアドレス、およびカラムアドレスが生成される様子が示されている。

アドレスカウンタ部３１２が垂直同期信号によりフレームの開始を検知すると、第１カウンタレジスタ３１２１および第２カウンタレジスタ３１２２はゼロにリセットされる。その後、第２カウンタレジスタ３１２２がクロックのカウントを開始する。この第２カウンタレジスタ３１２２の下位６ビットのカウント値が、カラムアドレスの下位６ビット（０から６３）を表す。２ビットの第１カウンタレジスタ３１２１のカウント値（第１エリアを表す０から第４エリアを表す３まで）が、カラムアドレスの上位２ビットを表す。第１カウントレジスタ３１２１の動作については後述する。

第２カウンタレジスタ３１２２の下位６ビットの上位側の１ビットのカウント値がバンクを表す。さらに、その上位側のＸビットのカウント値がロウアドレスを表す。

図５は、第１カウンタレジスタの動作（カウントアップ）の説明図である。

図５に示すように、アドレスカウンタ３１２には、第１カウンタレジスタ３１２１と第２カウンタレジスタ３１２２の他に、所定の値を保持する保持レジスタ３１２３が備えられている。保持レジスタ３１２３では、下位６ビットに‘１１１１１１’が格納され、その上位側の１ビットには‘１’が格納されている。また、その上位側には、最大ロウアドレス計算部３１１で算出された最大ロウアドレス２０を表す‘・・・０００１０１００’が格納されている。アドレスカウンタ部３１２では、第２カウンタレジスタ３１２２のカウント値と保持レジスタ３１２３の保持値とを常時比較しており、これらが同一になると、２ビットの第１カウントレジスタ３１２１のカウント値を１ずつカウントアップさせる。また、第２カウンタレジスタ３１２２のカウント値を０にリセットする。再び図２に戻って説明を続ける。

外部から書き込み開始信号が入力され、第１画像処理回路２から画像データが入力されると、書き込みＦＩＦＯ３２を介してＳＤＲＡＭ４に画像データを書き込んで行く。その際、アドレスカウンタ部３１２が、上述のアドレス信号を生成し、ＳＤＲＡＭ４に送信すると共に、コマンド生成部３１３が、上述のアクセス制御信号を生成し、ＳＤＲＡＭ４に送信する。これにより、１フレーム期間中に、１フレーム分の画像データが図３に示す１５９のブロックに書き込まれる。以上のように、最大ロウアドレス計算部３１１が算出した最大ロウアドレスを保持レジスタ３１２３の上位側に保持し、アドレスカウンタ部３１２およびコマンド生成部３１３でアドレス信号およびアクセス制御信号の生成を行って、ＳＤＲＡＭ４に送信することにより、ＳＤＲＡＭ４のアドレス空間内に設定されたアクセス領域への、１フレーム分の画像データの格納が行われる。

前述のように、現実には、１つのフレーム期間内に、前フレームの画像データの読み出しと現在のフレームの画像データの書き込みとが行われる。従って、所定のロウアドレス範囲内の各ロウアドレスに対するアクセスは、以上で説明した、書き込みのみを行う場合に比較してさらに高い頻度で行われる。しかし、必要な書き込みＦＩＦＯ３２および読み出しＦＩＦＯ３３の容量を削減するために、第１バンク４１のあるブロックおよび第２バンク４２の対応するブロックからの読み出しを行った後、再び第１バンク４１および第２バンク４２の同一のブロックにアクセスしてデータ書き込みを行う、という読み出し・書き込みシーケンスが採用される場合がある。この場合に、あるロウアドレスへのアクセスが行われる間隔の最大値は、上記で説明した、書き込みのみが行われた場合とほとんど同じである。なお、１フレーム期間中に画像データの読み出しと書き込みとの両方を実施するため、実際には、アドレスカウンタ部３１２には、読み出しアドレス生成用と書き込みアドレス生成用とにそれぞれ、図５に示した第１のカウンタレジスタ３１２１、第２のカウンタレジスタ３１２２、および保持レジスタ３１２３と比較器とが設けられる。

以上説明したように、本実施形態のＳＤＲＡＭ制御回路３では、同一バンク内のＳＤＲＡＭ４の１つのブロックに対するアクセスはそのブロックに属する記憶セルおよびそのブロックと同一のロウアドレスを有する他のブロックに属する記憶セルに対してリフレッシュしたのと同じ効果が発生するという特性を利用して、画像データ保持のために設定したアクセス領域に、データの書き込みもしくは読み出しのためにアクセスすることのみによって、リフレッシュ操作を行うことなく、データを保持することを可能にしている。すなわち、格納すべき画像データのワード数に応じて、アクセス領域を設定する所定のロウアドレス範囲を決定し、それぞれのバンク内に、所定のロウアドレス範囲内の全体にブロックが配列された完全ブロック列を、２つ以上、コラムアドレス方向に配置する。これにより、設定されたアクセス領域へのデータ書き込みもしくは読み出しにより、所定のロウアドレス範囲内の全てのロウアドレスに、フレーム期間よりも短い間隔（インターバル）でアクセスが行われする。より具体的には、図３に示した例では、それぞれのバンク内に、３つの完全ブロック列と１つの不完全ブロック列とを配列してアクセス領域を設定している。この場合、１フレーム分のデータの書き込みもしくは読み出しに１フレームの期間を要するときには、不完全ブロック列に含まれるブロックのロウアドレスへのアクセスが１フレーム期間の約１／４の間隔で行われる。このため、そのロウアドレスのブロックの記憶セルについては、その間隔でリフレッシュが行われたのと同じである。不完全ブロック列に含まれないロウアドレスについても、最大、フレーム期間の１／２程度の間隔でアクセスされる。このため、そのロウアドレスのブロックの記憶セルについては、その間隔でリフレッシュが行われたのと同じである。

また、異なるロウアドレスにアクセスするには準備時間が必要なために、同一のバンク内でロウアドレスを１ずつインクリメントしながら対応するブロックに画像データを順次格納して行く方式では待ち時間が発生し、データ全体を格納するのに要する時間が長くなる。そこで、このＳＤＲＡＭ制御回路３では、２つのバンクに対して交互に画像データの格納を行なうようにしている。そして、第１バンク４１の所定のロウアドレスのブロックにデータを格納した後、第２バンク４２の同じロウアドレスのブロックに画像データを格納している間に、次の、第１バンクの、１インクリメントされたロウアドレスを有するブロックへのデータの格納に備えて、ロウアドレスの指定を行うことで待ち時間が不要となっている。読み出しの場合も同様である。複数のバンクに区分けされたＳＤＲＡＭへのアクセスについては、例えば、特開２０００−３１５３８６号公報に記載されている。このように、書き込みおよび読み出しにおける待ち時間を不要にできるという観点において、複数のバンクに区分けされたＳＤＲＡＭを利用することが好ましい。しかし、複数のバンクに区分けされたＳＤＲＡＭを利用することは、本発明において必須ではない。

図６は、ＳＤＲＡＭにおけるアクセス領域設定の別態様を示す図である。

図６は、図３の場合と同一のワード数のデータを格納するためのアクセス領域を、２つのバンクのそれぞれに、２つの完全ブロック列と１つの不完全ブロック列とが配列されるように設定した例である。なお、それぞれのブロックのカラムアドレスの範囲は図３の場合と同一（６４）である。ここには、１フレーム分の画像データの格納に１５９個のブロック（ブロック０〜ブロック１５８）が必要であり、所定のロウアドレス範囲を０〜３８とした（すなわち、最大ロウアドレスを３８とした）場合の構成が示されている。この所定のロウアドレス範囲は、各バンクに２つの完全ブロック列が配列されるように算出されたものである。具体的には、１フレーム分の画像データのブロック換算数１５９をバンク数である２と、バンク毎に配列したい完全ブロック列数である２とで除算して得られた最大整数から１を減算した値を最大ロウアドレスとする。そして、０から最大ロウアドレスまでを所定のロウアドレス範囲とする。

図６に示すブロック構成の場合、第３エリアに不完全ブロック列が形成されているが、不完全ブロック列に配列されるブロックの数は、完全ブロック列に配列されるブロックの数よりもはるかに小さい。このため、全アクセス領域へのアクセスに１フレーム期間を要する場合、不完全ブロック列に含まれないブロックのロウアドレスを含めて、所定のロウアドレス範囲内のそれぞれのロウアドレスに対するアクセスの間隔を、１フレーム期間の半分程度とすることができ、リフレッシュ操作の省略が可能となる。

なお、不完全ブロック列にも、所定のロウアドレス範囲のほぼ全体にわたってブロックが配列される場合であれば、不完全ブロック列に配列されていないブロックのロウアドレスに対するアクセスの間隔は、最大、フレーム期間の２／３程度になる。これでもフレーム期間よりは短く、データ保持のために必要なリフレッシュ間隔が、１フレームの期間に比較してわずかに短い程度であれば、リフレッシュ処理を不要とすることができる。このように１つのブロック列のブロック数、すなわち所定のロウアドレス範囲を、アドレス０から最大ロウアドレスまでに設定する場合であれば、最大ロウアドレスを、１フレーム分の画像データのブロック換算数をバンク数である２と、バンク毎に配列すべき完全ブロック列数である２とで除算した商の整数部分の値から１を減算した値とすることで、所定のロウアドレス範囲内のすべてのロウアドレスに対するアクセスの間隔を、長くても１フレーム期間よりも短くすることができる。データ保持のために必要なリフレッシュ間隔が、フレーム間隔よりもはるかに短い場合には、例えば図３に示されたように、配列すべき完全ブロック列の個数を増やして所定のロウアドレス範囲の設定を行い、アクセル領域の設定を行えばよい。このように、格納すべきデータのワード数と、バンク数と、それぞれのバンクに配列すべき完全ブロック列の個数とに応じて、最大ロウアドレスを算出し、保持レジスタ３１２３の上位側に保持することにより、アクセス領域の設定を行うことができる。なお、最大ロウアドレス計算部３１１を設けることなく、外部で算出した最大ロウアドレスを保持レジスタ３１２３に入力することによって、アクセス領域の設定を行うことも可能である。

図７は、ＳＤＲＡＭの内部のブロック構成の別態様を示す図である。

図７に示す態様は、図３および図６に示す場合よりも、１フレームのデータのワード数が多い場合の例である。このように、格納すべきデータワード数が変化した場合でも、１つのブロックに含まれるワード数（ブロックを定めるカラムアドレスの所定の範囲）は変化させず、ブロックの配列を変化させてアクセス領域の設定を行うことが好ましい。そして、格納のために必要なブロック数の変化に応じて、所定のロウアドレス範囲を変化させる。図７には、具体的には、１フレームの画像データの格納のために、図３および図６の場合とコラムアドレスの範囲が同じ６４であるブロックが１６４個必要な場合の例を示す。そして、２つのバンクのそれぞれに、少なくとも２つの完全ブロック列を配列するために、図６の場合と同様に、最大ロウアドレスを、換算ブロック数である１６４をバンク数である２とバンク毎に配列すべき完全ブロック列数である２とで除算した商の整数部分の最大値４１から１を減算した値とした場合である。この態様では、２つのバンクそれぞれに２つの完全ブロック列のみが配列され、不完全ブロック列は形成されない。この態様でも、全アクセス領域へのアクセスに１フレーム期間を要する場合、所定のロウアドレス範囲内のそれぞれのロウアドレスに対するアクセスの間隔を、図６の場合と同様に、１フレーム期間の１／２程度にすることができ、リフレッシュ操作の省略が可能となる。また、格納すべきデータのワード数が変化したときにもブロックを定める所定のカラムアドレス範囲を変化させないことにより、保持レジスタ３１２３の上位ビットに保持する最大ロウアドレスを表す値を変更することのみによって、同一のコントローラ３１を利用することが可能である。

尚、以上に説明した実施形態では、本発明のダイナミック型ランダムアクセスメモリの一例として、２つのバンクを有するＳＤＲＡＭを例に挙げて説明したが、１フレーム分の画像データが、１バンクあたり少なくても２エリアを満たすようにへの画像データの格納が可能なようにアクセス領域が設けられるのであれば、ダイナミック型ランダムアクセスメモリは、バンクが単一のものであってもよく、あるいは、バンクを３つ以上有するものであってもよい。

半導体回路の内部ブロック図である。 ＳＤＲＡＭ制御回路の構成図である。 ＳＤＲＡＭの内部の概念構成図である。 カウンタレジスタの内部構成図である。 第１カウンタレジスタの動作（カウントアップ）の説明図である。 ＳＤＲＡＭにおけるアクセス領域設定の別態様を示す図である。 ＳＤＲＡＭの内部のブロック構成の別態様を示す図である。

符号の説明

１ 半導体回路
２ 第１画像処理回路
３ ＳＤＲＡＭ制御回路
３１ コントローラ
３１ａ 第１信号線
３１ｂ 第２信号線
３１ｃ 第３信号線
３１１ 最大ロウアドレス計算部
３１２ アドレスカウンタ部
３１２１ 第１カウンタレジスタ
３１２２ 第２カウンタレジスタ
３１２３ 保持レジスタ
３１３ コマンド生成部
３２ 書き込みＦＩＦＯ
３３ 読み出しＦＩＦＯ
４ ＳＤＲＡＭ
４１ 第１バンク
４２ 第２バンク
５ 第２画像データ処理回路

Claims (9)

1. ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、該書き込んだデータを読み出すためのアクセスを行うアクセス方法であって、
   前記アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを前記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、もしくは、該２以上の完全ブロック列に加えて前記ブロックを前記ロウアドレスの方向に前記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、前記コラムアドレスの方向に配列し、該２以上の完全ブロック列により、もしくは、該２以上の完全ブロック列および不完全ブロック列により、前記所定のワード数をちょうど格納可能なように設定し、該ロウアドレスの方向に配列したブロックに順にアクセスする操作を、該２以上の完全ブロック列、もしくは、該２以上の完全ブロック列および不完全ブロック列に対して順に行うことを特徴とするメモリアクセス方法。
2. 前記アドレス空間はｎ個（ｎは２以上の整数）のバンクに区分けされており、
   前記アクセス領域の設定を、前記ｎ個のバンクのそれぞれに、２以上の前記完全ブロック列を配列し、もしくは、前記２以上の完全ブロック列に加えて前記不完全ブロック列を配列し、該ｎ個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で前記所定のワード数をちょうど格納可能なように行い、
   前記ロウアドレスの方向に配列されたブロックに順にアクセスする操作が、該ブロックのそれぞれに対して、前記ｎ個のバンクに配列された対応するブロックに順にアクセスする操作を含むことを特徴とする請求項１記載のメモリアクセス方法。
3. 前記所定のワード数が変化したときに、前記コラムアドレスの所定の範囲を変化させずに前記所定のロウアドレス範囲を変化させることを特徴とする請求項１または２記載のメモリアクセス方法。
4. 前記所定のワード数のデータは１フレーム分の画像データであり、前記アクセスを１フレーム期間ごとに行うことにより、該１フレーム期間内での前記メモリのリフレッシュ操作を不要とすることを特徴とする請求項１ないし３のいずれかに記載のメモリアクセス方法。
5. ロウアドレスとカラムアドレスによって定められるアドレス空間を有し、定期的なリフレッシュを必要とするダイナミック型ランダムアクセスメモリに、所定のワード数のデータを書き込む、もしくは、該書き込んだデータを読み出すためのアクセスを制御するメモリ制御装置であって、
   前記アドレス空間内にアクセス領域を、１つのロウアドレスと所定の範囲のコラムアドレスとによって定められるブロックを前記ロウアドレスの方向に所定のロウアドレス範囲の全体にわたって配列した２以上の完全ブロック列を、もしくは、該２以上の完全ブロック列に加えて前記ブロックを前記ロウアドレスの方向に前記所定のロウアドレス範囲の一部のみに配列した不完全ブロック列を、前記コラムアドレスの方向に配列し、該２以上の完全ブロック列により、もしくは、該２以上の完全ブロック列および不完全ブロックにより、前記所定のワード数をちょうど格納可能なように設定するアクセス領域設定部と、
   前記ロウアドレス方向に配列されたブロックに順にアクセスする操作を、前記２以上の完全ブロック列、もしくは、前記２以上の完全ブロック列および不完全ブロック列に対して順に行うように前記メモリにアドレス信号およびアクセス制御信号を供給するアクセス制御部とを備えることを特徴とするメモリ制御装置。
6. 前記アドレス空間は、ｎ個（ｎは２以上の整数）のバンクに区分けされており、
   前記アクセス領域設定部は、前記アクセス領域の設定を、前記ｎ個のバンクのそれぞれに、２以上の前記完全ブロック列を配列し、もしくは、前記２以上の完全ブロック列に加えて前記不完全ブロック列を配列し、該ｎ個のバンクに配列された完全ブロック列、もしくは、完全ブロック列および不完全ブロック列の全体で前記所定のワード数をちょうど格納可能なように行い、
   前記アクセス制御部は、前記ロウアドレス方向に配列されたブロックに順にアクセスする操作が、該ブロックのそれぞれに対して、前記ｎ個のバンクのそれぞれに配列された対応するブロックに順にアクセスする操作を含むように前記アドレス信号およびアクセス制御信号を前記メモリに供給することを特徴とする請求項５記載のメモリ制御装置。
7. 前記アクセス領域設定部が、前記所定のロウアドレス範囲を設定するロウアドレス範囲設定部を備えることを特徴とする請求項５または６記載のメモリ制御装置。
8. 前記ロウアドレス範囲設定部が、外部から入力された前記所定のワード数を示す信号に応じて前記所定のロウアドレス範囲を設定することを特徴とする請求項７記載のメモリ制御装置。
9. 前記所定のワード数のデータは１フレーム分の画像データであり、前記アクセス制御部が、前記アクセスを１フレーム期間ごとに行うように前記メモリに前記アドレス信号およびアクセス制御信号を供給することにより、該１フレーム期間内での前記メモリのリフレッシュ操作を不要とすることを特徴とする請求項５ないし８のいずれかに記載のメモリ制御装置。

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