JPS60113395A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、システムメモリと表示用メモリを共用するメ
モリを持つ計算機システム等におけるメモリ制御回路に
関するものである。

〔発明の背景〕

近年、半導体技術の発展と共に、マイクロコンピュータ
と呼ばれる演算処理装置（以下、ＣＰＵと略す）を内蔵
した小型コンピータ、いわゆるパーソナルコンピュータ
（以下、パンコンと略す）が普及してきた。このパソコ
ンは、通常キーボードを入力装置とし、陰極線管表示装
置（ブラウン管）を出力装置として持っており、ＣＰＵ
からのデータを一時記憶したシューブの作ったプログラ
ムを記憶したシするメモリ（いわゆるシステムメモリ）
の他に、表示画面と相対位置関係を持ち、表示情報を記
憶するメモリ、（表示用メモリという）が必要である。

このような２種類のメモリを構成する方法として、２種
類のメモリをそれぞれ独立に制御できるため制御しやす
いという利点があるが、メモリの素子数が多くなり高価
なものになってしまうという欠点がある。

これに対し、もう１つの方法は、１つのメモリをシステ
ムメモリと表示用メモリで共用する方法である。この方
法は、メモリの制御が表示に制限される等の問題がある
ものの、メモリ素子数が少なくてよく、低価格なパソコ
ンにおいて広く用いられている方法であ′る。

第１図は、このようにシステムメモリと、表示用メモリ
を共用したシステムにおけるメモリ周辺の回路構成の一
例を示すブロック図である。

図において、１は演算処理装置（ＣＰＵ）、２は表示に
必要な表示用アドレスや各種のタイミング信号を発生す
る表示信号発生回路、３は表示用アドレスとＣＰＵのア
ドレスを切換える切換えスイッチ、４はメモリ制御回路
、５はシステムメモリと表示用メモリの共用メモリ、６
はデータバス制御回路、７は表示制御回路、８はブラウ
ン管に代表される表示器、９はＣＰＵ１と各回路とのデ
ータ授受を行なうだめのデータバス、１０はＣＰＵ１が
各回路にアドレス信号を供給するアドレスバス、１１は
表示画面の相対位置を示すための表示アドレス、１２は
表示期間を示す信号、１３は表示のための各種同期信号
（水平同期信号や垂直同期信号等）、１４はＣＰＵ１か
らのアドレス１０と表示アドレス１１を切換える切換え
信号、１５はデータバス制御回路６に与える制御信号、
１６はメモリ５０制御信号である。

第２図は、第１図に示したシステムを動作させる場合の
画面構成の一例を示したもので、ここでは表示期間には
表示のみを行ない、帰線期間にだけＣＰＵ１とメモリ５
のデータの授受を行なう方式を用いることにする。

次に第１図の概略動作を説明する。

まず、表示期間中にはアドレス切換えスイッチ６が表示
アドレス１１ｉ１１１に接続され、メモリ５には表示信
号発生回路２からの表示アドレス１１が与えられる。表
示アドレス１１には表示画面に対応するメモリ５のアド
レスが順番に現われ、そのアドレスに対応するデータが
表示制御回路７に与えられ、そのデータに対応する文字
や図形、あるいはそのデータそのものをブラウン管８に
表示スル。帰線期間になると、アドレス切換スイッチ３
をＣＰＵアドレス１ｏ側に接続し、メモリ５にＣＰＵか
らのアドレス１０を与えると共に、データバス制御回路
６を導通状態にしてＣＰＵ１がメモリ５とのデータ授受
を行なうわけである。

この方式は、回路が比較的簡単に構成できる上、メモリ
５としてスタティックＲＡＭよりもはるかに安価なダイ
ナミックＲＡＭを、新たにリフレッシ−回路を設けるこ
となく使用できるという利点を持っている。ダイナミッ
クＲ，ＡＭは、その内部ゲートの浮遊容量を利用して情
報を記憶するために１放置しておくと浮遊容量からのリ
ーク電流によって、ゲートに蓄積された電荷が除々に減
小してしまい、記憶内容が失われる性質を持っている。

これを防ぐために定期的にゲート容量を充電する、いわ
ゆるリフレッシ−動作を必要とするが、上記方式では表
示期間にメモリ５を表示のために順番に読み出すので、
リフレッシュ動作が行なわれ、新たなリフレッシュ回路
は不要となる。

しかし、このような方式においてばＣＰＵ１とメモリ５
との間のデータ授受が帰線期間にしか出来ないため、シ
ステムメモリ上のプログラムを動作させたり、表示内容
を変更する場合の処理速度が低下してしまう。

例えば、第２図において、表示期間と帰線期間がそれぞ
れ５０％ずつとすれば、平均処理速度は等測的に力に低
下してしまう。そして、メモリ５としてダイナミックＲ
ＡＭを使用すると、例えば技術計算等で表示を必要とし
ないような場合であっても、ダイナミックＲＡＭのリフ
レッシュ動作のために、やはり上記方式では表示期間Ｋ
ＣＰＵ１とメモリ５の間のデータ授受を行なうことがで
きないので、結局、表示の有無にかかわらず処理速度が
低下してしまうことになる。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくし、シ
ステムメモリと表示用メモリを共用したダイナミックＲ
ＡＭを内蔵した計算機システム等において、ＣＰＵの処
理速度を極力低下させることのないメモリ制御回路を提
供することにある。

〔発明の概要〕

本発明の散点は、システムメモリと表示用メモリを共用
したダイナミックＲＡＭ上の表示用メモリの内容を表示
しない場合、あるいは表示しなくてもよい場合と、表示
する場合とでダイナミックＲＡＭのりフレッシ一方法を
変えることにある。

〔発明の実施例〕

以下、本発明を実施例をもとに説明する。

第３図が本発明の一実施例を示した回路ブロック図であ
る。第３図において、第１図と同一部分は同一符号であ
り、１７はダイナミックＲＡＭにおけるリフレッシ−動
作のためのりフレッシーアドレスを発生するリフレッシ
ュカウンタ、１８はりフレッシーアドレスと表示用アド
レスを切換えるためのリフレッシュアドレス切換えスイ
ッチ、１９は表示の有無を検出する表示検出回路、２０
はり７レソシユアドレス切換えスイッチ１日を表示の有
無に従って垂直走査期間単位で切換えを制御する切換え
制御回路、２１はリフレッシ−カウンタ１７から発生す
るりフレンシーアドレス、２２は表示の有無を検出する
ための情報信号、２３は表示の有無を示す信号、２４は
切換制御回路２０を垂直走査期間単位で制御するための
垂直同期信号、２５はリフレッシュアドレス２１と表示
アドレス１１の切換え信号である。

第４図は、本発明における２種類の画面構成を示したも
ので、（ａ）は表示を行なっている場合の画面構成で、
これは従来と同じで表示期間に表示とリフレッシュを兼
ねて順番に表示メモリを読み出す。（ｂ）は表示を行な
わない場合の画面構成におけるリフレッシュの様子を示
しだもので、ここではダイナミックＲＡＭののりフレッ
シュサイクルを１２８回／　２ｍｓと想定し、２ｍｓ毎
にＣＰＵ１を一時止めて１２８回のりフレッシーを行な
う、いわゆるバーストモードリフレッシ−の様子を示し
ている。このバーストモードリフレッシュにおいて、例
えば１回のりフレッシーに５００ｎｓかかるとすると１
２８回では５００　ｎｓ　Ｘ　１２８　＝　６４１とな
るが、これは２ｍｓに対しては ６４　ｎｓ　／　２ｍｓ　＝　０．０３２わずか３．２
チであり、このリフレッシュによる処理速度の低下は６
．２チとなる。これは、（ａ）の表示を行なっている場
合の処理速度の低下を従来と則様５０チとすれば、格段
に処理効率が上がることがわかる。

第３図の動作を簡単に説明する。検出回路１９において
、メモリ５中の表示データの表示ヲ行なうことを検出し
、次の垂直同期信号以後もその状態が続いた場合には、
リフレッシュアドレス切換えスイッチ１８を表示アドレ
ス１１側に接続し、従来と同様な動作を行なう。

次に、表示検出回路１９においてメモリ５中の表示デー
タの表示は行なわないことを検出し、次の垂直同期信号
以後もその状態が続いた場合には、リフレッシュアドレ
ス切換えスイッチ１８をリフレッシュアドレス２１側に
接続し、さらにアドレス切換えスイッチ６を２ｍｓ毎に
６４μｓの間リフレッシーアドレス側に接続しくこの間
、ＣＰＵ１は一時停止しておく）、リフレッシ−動作を
行ない、それ以外の期間であればＣＰＵ１はいつでもメ
モリ５とのデータの授受を行なうことができるようにす
るわけである。

すなわち、システムメモリと表示用メモリの共用メモリ
５のリフレッシ一方式を表示の有無によって切換えるわ
けである。この際、この切換えを垂直走査期間単位で行
なうのは、表示を行なっている場合には、表示のための
メモリ読み出しを利用してリフレッシュ動作を行なうた
め、表示の途中でリフレッシュの方法が変わると、リフ
レッシ−アドレスの連続性が失われ、正常なリフレッシ
ュ動作が行なわれないためである。

しかし、これは必ずしも垂直走査期間単位でなくてもよ
いし、あるいはソフトウェアによって、表示の有無をタ
イミングをとって切換える等の方法をとれば、このよう
な制御回路はなくてもかまわない。

さて、本発明の一実施例を説明したが、本発明はこの他
、表示用メモリとして文字表示用メモリ（以下、テキス
トメモリと言う）と図形表示用メモリ（以下、グラフィ
ックメモリと言う）をそれぞれ独立に持ち、グラフィッ
クメモリとシステムメモリを共用する場合にその効果が
大きい。

次に、この場合について第５図を用いて説明する。

第５図において、第６図と同一部分は同一符号であるが
、メモリ５はグラフィックメモリとシステムメモリの共
用メモリ、２６はテキストメモリ用アドレス切換えスイ
ッチ、２７はテキストメモリ、２日はテキストメモリ用
データバス制御回路、２９はその制御信号である。テキ
ストメモリ２７は、１画面を８０字Ｘ　２５行としてカ
ラー表示をするためには、文字コード用に２にバイト、
文字色用に２にバイト必要であり、通常４にバイトのス
タティックＲＡＭを用いることが多い。グラフィックメ
モリは、１画面を６４０　Ｘ　２００ドツトの構成とし
てカラー表示を行なうためには、Ｒ２Ｏ，Ｂの６原色に
ついて、それぞれ１６にバイトずつ必要となるため、通
常、６４にビットのダイナミックＲＡＭを８つ用いて６
４にバイトとし、その中の４８にバイトをグラフィック
メモリとして利用し、残りの１６にバイトをシステムメ
モリとして用いることが多い。

このような構成において、画面表示を行なうためには切
換えスイッチ１日と２６を表示アドレス１１側Ｋ、切換
えスイッチ３をスイッチ１８側に接続し、表示アドレス
メモリ５及び２７に与え、画面の位置に対応する表示デ
ータをメモリ５と２７から読み出す。表示制御回路７で
は、文字だけを表示する時ＫＦｉ、メモリ２７から読み
出した文字データに従って、対応する文字パターンを表
示器８に与える。図形だけを表示する時には、メモリ５
から読み出したグラフィックデータを表示器８に与える
。また、文字と図形を同時に表示する時には、文字デー
タに対応する文字パターンとグラフィックデータを表示
制御回路７１で合成し、その合成信号を表示器８に与え
て表示するわけである。

一方、ＣＰＵ１がメモリ５や２７とデータの授受を行な
うのは、従来同様、帰線期間のみとする６本発明は、こ
のような状況において、検出回路１９によって図形表示
の有無を検出し、図形を表示しない場合には切換え制御
回路２０によって切換えタイミングを調整し、次の垂直
走査期間からは、切換えスイッチ１Ｂをリフレッシュア
ドレス２１側に接続して、第４図（ｂ）に示すようなバ
ーストモードリフレッシ−を行なうわけである。

次に、第５図における検出回路１９、切換え制御回路２
０、切換えスイッチ１８の具体的回路例を第６図に、さ
らに第６図に対応する主要信号のタイミングを示したの
が第７図である。第６図では切換スイッチ１８としては
、Ｔ　’Ｉ’　Ｌの７４ＬＳＩ５７等のセレクタを用い
、検出回路１９には６人力ＮＯＲゲート、切換え制御回
路２０にはエツジトリガー型のＤフリップフロップを用
いた例を示した。

信号２２のＧＲ，ＧＧ、ＧＢは、図形画面において、そ
れぞれ赤色画面の表示有無、緑色画面の表示有無、青色
画面の表示有無を示す信号で、３つの信号がすべてＯＦ
　Ｆ　（ここではｒＬＪレベルとする）の時、図形画面
には表示しないことを表わす信号である。信号２４は負
極性の垂直同期信号を示し、信号６０は表示アドレスと
りフレッシュアドレスの複合アドレスである。

第７図を用いて第６図の動作を説明する。

信号２２の（）Ｂ、ＧＧ、ＧＲを順にＯＦＦ　Ｌ、３つ
共ＯＦＦになると検出回路１９によってそれが検出され
、検出信号２５をＯＮする。切換え制御回路２０で限検
出信号２３を垂直同期信号２４（第７図では立上がりを
利用）を用いてタイミング調整を行ないその信号を切換
えスイッチ１８に与え、次の垂直走査期間から切換えス
イッチ１８をリフレッシュアドレス側に切換え、バース
トモードリフレッシュにはいる。ＧＢ、ＧＧ、ＧＲのう
ち１つでもＯＮになると検出信号２５は直ちにＯＦＦと
なり、切換え制御回路２０でタイミング調整を行なった
後、次の垂直走査期間から、再び切換えスイッチ１Ｂを
表示アドレス２１側に切換えて、図形表示を行なうわけ
である。

第５図の実施例では、例えば科学技術計算等のように文
字表示しか必要としない場合に、す７レツシ一動作によ
る処理速度の低下が少ないばかりでなく、図形画面を書
き変える場合であっても１度図形画面ｔ−０ＦＦし、画
面を文字画面としておいてグラフィックメモリの内容を
変更すれば、従来よりも高速に図形画面の変更が可能と
なる。

さて、第５図の実施例では、グラフィックメモリ全部と
システムメモリを共用する場合を説明したが、これはも
ちろん、グラフィックメモリの１部とシステムメモリを
共用した場合でも本発明が適用できることは言うまでも
ないことである。

また、上記説明では、画面構成として第２図と第４図（
ａ）のように帰線期間のみにＣＰＵと共用メモリ間のデ
ータ授受を行ない、表示期間に表示のための読み出しを
利用してリフレッシュを行なう場合を述べたが、表示期
間であってもある特定の数の表示文字サイクル毎に空き
時間を作−り、その間にＣＰＵとのデータ授受を行なう
ような場合にも本発明は有効である。

さらに、上記実施例では、表示読み出しを利用しない時
のりフレツシ一方法として、ノく−ストモードリフレソ
シーを用いたが、これは分散リフレッシュ（一定時間毎
に１回のリフレッシュ動作を行なう方法）等、他のりフ
レツシ一方法でもかまわない。

それから、上記実施例では、切換え信号制御回路２０に
おいて、垂直同期信号２４を用いてタイミング調整する
ことによって、垂直走査期間単位でリフレッシ−の方法
を切換えたが、これは必ずしも垂直同期信号でタイミン
グを調整しなくても良いし、必ずしも垂直走査期間単位
で切換えなくても良い。

また、近年、リフレッシュカウンタ内蔵のダイナミック
ＲＡＭが開発されており、これを使えばリフレッシ−カ
ウンタ１７を外部に設ける必要はない。

要は、表示用メモリの１部、あるいは全部とシステムメ
モリを共用して使うダイナミック型のメモリを持つ計算
機システム等のメモリ制御回路において、共用メモリ中
の表示データの表示有無によって、その共用メモリのり
フレッシュ方法を変えればよいのである。

〔発明の効果〕

本発明によれば、表示用メモリとシステム用メモリを共
用するダイナミック型のメモリを持つ計算機システム等
において、ＣＰＵの処理性能を従来よりも向上させるこ
とができる。

【図面の簡単な説明】 第１図は、表示用メモリとシステムメモリを共用したメ
モリを持つ計算機システムにおけるメモリ周辺回路の従
来例を示しだ図、第２図は従来技術における画面構成の
１例を示した図、第６図と第５図は本発明によるメモリ
周辺回路の一実施例を示したブロック図、第４図は本発
明による２つの画面構成の１例を示した図、第６図は第
５図の１部分の具体的回路例を示した図、第７図は第６
図の主要タイミング図である。 １・・・・・・ＣＰＵ。 ２・・・・・・表示信号発生回路、 ５・・・・・・共用メモリ、 ７・・・・・・表示制御回路、 １７・・・・・・リフレッシュカウンタ、１８・・・・
・・アドレス切換えスイッチ、１９・・・・・・検出回
路、 ２０・・・・・・切換え制御回路。 代理人弁理士　高　橋　明 第１口 を 第　２図 デ 第　４１１２Ｉ （（１’） （ｂ’） ／　第　５図

Claims (1)

1. 【特許請求の範囲】 １、　演算処理装置と、表示用メモリの１部あるいは全
   部と、システム用メモリとを共用するダイナミック型の
   メモリと、表示画面に表示するだめの表示アドレスを発
   生する第１のアドレス発生回路を有する計算機システム
   等のメモリ制御回路において、前記メモリ中の表示デー
   タの表示有無検出回路と、リフレッシ−のだめのリフレ
   ッシュアドレスを発生する第２のアドレス発生回路と、
   アドレス切換え回路とを具備し、前記表示有無検出回路
   の出力によって、前記アドレス切換え回路を切換えて前
   記メモリにアドレスを供給し、前記メモリ中の表示デー
   タを表示する場合には前記第１のアドレス発生回路から
   発生される表示アドレスを用い、該表示データを表示し
   ない場合には前記第２のアドレス発生回路から発生され
   るり７レツシーアドレスを用いて、前記メモリのりフレ
   ッシー動作を行なわせることを特徴とするメモリ制御回
   路。 ２、　前記第２のアドレス発生回路と、前記アドレス切
   換え回路をメモリ素子内部に取り込んだことを特徴とす
   る特許請求の範囲第１項記載のメモリ制御回路。 ３、　前記表示有無検出回路の出力は、表示の１画面単
   位でしか変化しないことを特徴とする特許請求の範囲第
   １項、又は第２項記載のメモリ制御回路。