JP3052998B2 - 映像表示回路 - Google Patents
映像表示回路Info
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- JP3052998B2 JP3052998B2 JP8054830A JP5483096A JP3052998B2 JP 3052998 B2 JP3052998 B2 JP 3052998B2 JP 8054830 A JP8054830 A JP 8054830A JP 5483096 A JP5483096 A JP 5483096A JP 3052998 B2 JP3052998 B2 JP 3052998B2
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Description
【０００１】
【発明の属する技術分野】本発明は、カラーテレビジョ
ン映像機能を有し、ナビゲーションシステムに使用され
る映像表示回路に関し、特に、着色データを記憶するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）の書き
込み／読み出しに関する。
ン映像機能を有し、ナビゲーションシステムに使用され
る映像表示回路に関し、特に、着色データを記憶するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）の書き
込み／読み出しに関する。
【０００２】
【従来の技術】図７は従来の映像表示回路を示す。な
お、全図を通じて同一の構成要素には同一の参照番号又
は記号を付して示す。本図（ｂ）に示すように、映像表
示回路は、横３２０×縦２４０ピクセルを有し、１ピク
セルを４ビットの１６色で、つまり赤（Ｒ）色、緑
（Ｇ）色、青（Ｂ）色の３色の混合及び半輝度（ｉ）
（昼夜の区別のため）で、１６ピクセル毎に表示を行う
表示部１と、表示部１のピクセルに対応して３２０×２
４０×４の着色データ数を記憶し、本図（ａ）に示すよ
うに表示部１にそれぞれアクセスで１６ピクセルに対応
して１６ビットの着色データが読み出される画像メモリ
（ＤＲＡＭ）２Ｒ、２Ｇ、２Ｂ及び２ｉと、ＤＲＡＭ２
Ｒ〜２ｉへ着色データを書き込み読み込むＣＰＵ（中央
演算装置）３と、これらの３者間に着色データを伝送す
るために１６ビット幅のバスを有するデータバス４とを
具備する。なお、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉ
と、ＤＲＡＭ２Ｒ〜２ｉにはチップイネーブルが設けら
れ、これを順次ＯＮにして、特定のものへの読み出し、
書き込みアクセスが可能になる。
お、全図を通じて同一の構成要素には同一の参照番号又
は記号を付して示す。本図（ｂ）に示すように、映像表
示回路は、横３２０×縦２４０ピクセルを有し、１ピク
セルを４ビットの１６色で、つまり赤（Ｒ）色、緑
（Ｇ）色、青（Ｂ）色の３色の混合及び半輝度（ｉ）
（昼夜の区別のため）で、１６ピクセル毎に表示を行う
表示部１と、表示部１のピクセルに対応して３２０×２
４０×４の着色データ数を記憶し、本図（ａ）に示すよ
うに表示部１にそれぞれアクセスで１６ピクセルに対応
して１６ビットの着色データが読み出される画像メモリ
（ＤＲＡＭ）２Ｒ、２Ｇ、２Ｂ及び２ｉと、ＤＲＡＭ２
Ｒ〜２ｉへ着色データを書き込み読み込むＣＰＵ（中央
演算装置）３と、これらの３者間に着色データを伝送す
るために１６ビット幅のバスを有するデータバス４とを
具備する。なお、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉ
と、ＤＲＡＭ２Ｒ〜２ｉにはチップイネーブルが設けら
れ、これを順次ＯＮにして、特定のものへの読み出し、
書き込みアクセスが可能になる。
【０００３】表示部１及びＣＰＵ３のＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉへのアクセスが同時に発生する場合に
は、表示部１のアクセスを優先して行う。途中で表示部
１へのアクセスが停止すると、その間ピクセル表示が劣
化するためである。図８は、データバス４の割当て時間
を説明する図である。本図（ａ）はＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉからの統計的なピクセルの着色データ
読み出し、これらへの書き込みタイミング（タイミング
周期：６．２３ＭＨｚ）を示し、本図（ｂ）に示すよう
に、表示部１には、１６ピクセル（１６ビット）の着色
データが合計４回の読み出しがバス割当として認めら
れ、本図（ｃ）に示すように、ＣＰＵ３では、表示部１
の優先読み出し後、最大１６ピクセル分の着色データに
つき合計１２回の書き込み、読み出しがバス割当てとし
て認められる。
Ｇ、２Ｂ及び２ｉへのアクセスが同時に発生する場合に
は、表示部１のアクセスを優先して行う。途中で表示部
１へのアクセスが停止すると、その間ピクセル表示が劣
化するためである。図８は、データバス４の割当て時間
を説明する図である。本図（ａ）はＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉからの統計的なピクセルの着色データ
読み出し、これらへの書き込みタイミング（タイミング
周期：６．２３ＭＨｚ）を示し、本図（ｂ）に示すよう
に、表示部１には、１６ピクセル（１６ビット）の着色
データが合計４回の読み出しがバス割当として認めら
れ、本図（ｃ）に示すように、ＣＰＵ３では、表示部１
の優先読み出し後、最大１６ピクセル分の着色データに
つき合計１２回の書き込み、読み出しがバス割当てとし
て認められる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記映
像表示回路のＣＰＵ３の書き込み、読み出し割当では、
統計的に最大で７５％（＝１２／１６×１００））であ
るので、ＣＰＵ３の処理能力を向上させるためにこの割
当てを増加させるべきとの問題がある。したがって、本
発明は、上記問題点に鑑み、ＤＲＡＭへの読み出しと書
き込みが同時に発生する場合には読み出しを優先しつつ
かつ書き込みのバス割当てを増加させることができる映
像表示回路を提供することを目的とする。
像表示回路のＣＰＵ３の書き込み、読み出し割当では、
統計的に最大で７５％（＝１２／１６×１００））であ
るので、ＣＰＵ３の処理能力を向上させるためにこの割
当てを増加させるべきとの問題がある。したがって、本
発明は、上記問題点に鑑み、ＤＲＡＭへの読み出しと書
き込みが同時に発生する場合には読み出しを優先しつつ
かつ書き込みのバス割当てを増加させることができる映
像表示回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、次の構成を有する映像表示回路を提供
する。すなわち、１ピクセルの着色データを記憶する複
数の画像メモリに書き込みを行うＣＰＵと、読み出しを
行う表示部とを有し、書き込みと読み出しが同時に発生
する場合に前記１ピクセルの着色データの読み出しを優
先的に行う映像表示回路に、前記ＣＰＵから前記複数の
画像メモリへのビット幅一定の書き込み用データバス
と、前記書き込み用データバスの前記ビット幅に対して
整数倍に大きく可変にでき、前記表示部から前記複数の
画像メモリへの読み出し用データバスと、前記書き込み
用データバス又は前記読み出し用データバスへの前記複
数の画像メモリの接続を制御するコントロール部と、同
一濃度が一定個数だけ続くピクセルの着色データを一時
的に格納するレジスタバッファと、前記複数の画像メモ
リに格納された前記ピクセルの着色データのアドレスを
基に前記同一濃度が一定個数だけ続くか否かを判断して
前記表示部を前記レジスタバッファに又は前記複数の画
像メモリに切り換える選択スイッチとが設けられる。
解決するために、次の構成を有する映像表示回路を提供
する。すなわち、１ピクセルの着色データを記憶する複
数の画像メモリに書き込みを行うＣＰＵと、読み出しを
行う表示部とを有し、書き込みと読み出しが同時に発生
する場合に前記１ピクセルの着色データの読み出しを優
先的に行う映像表示回路に、前記ＣＰＵから前記複数の
画像メモリへのビット幅一定の書き込み用データバス
と、前記書き込み用データバスの前記ビット幅に対して
整数倍に大きく可変にでき、前記表示部から前記複数の
画像メモリへの読み出し用データバスと、前記書き込み
用データバス又は前記読み出し用データバスへの前記複
数の画像メモリの接続を制御するコントロール部と、同
一濃度が一定個数だけ続くピクセルの着色データを一時
的に格納するレジスタバッファと、前記複数の画像メモ
リに格納された前記ピクセルの着色データのアドレスを
基に前記同一濃度が一定個数だけ続くか否かを判断して
前記表示部を前記レジスタバッファに又は前記複数の画
像メモリに切り換える選択スイッチとが設けられる。
【０００６】この手段により、例えば、１６ビット幅の
書き込み用データバスに対して３２ビット幅又は６４ビ
ット幅の読み出し用データバスとして、読み出し回数を
１／２又は１／４に低減したので、ＣＰＵの書き込み割
当てを多くできる。さらに、ナビゲーションシステムの
ジオメトリック描画の場合にように、塗りつぶされたバ
ックグラウンドデータが多い場合には、表示部により、
レジスタバッファより読み出しが行われ、直接画像メモ
リへのアクセスがなくなるので、この時には、ＣＰＵの
割当てが１００％となり、大幅に割当てが増大可能にな
る。
書き込み用データバスに対して３２ビット幅又は６４ビ
ット幅の読み出し用データバスとして、読み出し回数を
１／２又は１／４に低減したので、ＣＰＵの書き込み割
当てを多くできる。さらに、ナビゲーションシステムの
ジオメトリック描画の場合にように、塗りつぶされたバ
ックグラウンドデータが多い場合には、表示部により、
レジスタバッファより読み出しが行われ、直接画像メモ
リへのアクセスがなくなるので、この時には、ＣＰＵの
割当てが１００％となり、大幅に割当てが増大可能にな
る。
【０００７】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明の前提技術とな
る映像表示回路であって、表示部２へのデータバスのビ
ット幅を可変にする例を示す図である。本図に示すよう
に、図８と異なる構成は、ＣＰＵ３からの書き込み用の
１６ビット幅のデータバス４に対して、表示部１への読
み出し用のデータバス５のビット幅を可変にし、ＤＲＡ
Ｍ２Ｒ、２Ｇ、２Ｂ、２ｉに対してデータバス４又は５
を切り換えるスイッチ６と、このスイッチ６をコントロ
ールするコントロール部７とが設けられることであり、
また、表示部１は、テレビジョン（ＴＶ）８の表示と共
用されることを示したことである。
図面を参照して説明する。図１は本発明の前提技術とな
る映像表示回路であって、表示部２へのデータバスのビ
ット幅を可変にする例を示す図である。本図に示すよう
に、図８と異なる構成は、ＣＰＵ３からの書き込み用の
１６ビット幅のデータバス４に対して、表示部１への読
み出し用のデータバス５のビット幅を可変にし、ＤＲＡ
Ｍ２Ｒ、２Ｇ、２Ｂ、２ｉに対してデータバス４又は５
を切り換えるスイッチ６と、このスイッチ６をコントロ
ールするコントロール部７とが設けられることであり、
また、表示部１は、テレビジョン（ＴＶ）８の表示と共
用されることを示したことである。
【０００８】なお、スイッチ６は、ＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ、２ｉに設けられたものであり、チップイネー
ブル信号により、それらの１つ、又は複数が選択され、
具体的には、チップイネーブル信号に読み出し又は書き
込みアドレス信号（図示しない）を加えてアドレス指定
をして、表示部１及びＣＰＵ３にＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのアクセスを可能にする。
Ｇ、２Ｂ、２ｉに設けられたものであり、チップイネー
ブル信号により、それらの１つ、又は複数が選択され、
具体的には、チップイネーブル信号に読み出し又は書き
込みアドレス信号（図示しない）を加えてアドレス指定
をして、表示部１及びＣＰＵ３にＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのアクセスを可能にする。
【０００９】この場合、コントロール部７は、ＣＰＵ３
の書き込みアクセスに対しては、ＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのそれぞれに順次チップイネーブル信号を出
力するが、表示部１の読み出しアクセスに対してはデー
タバス５のビット幅に対応してＲＡＭ２Ｒ、２Ｇ、２
Ｂ、２ｉの複数に同時にチップイネーブル信号を出力す
る。
の書き込みアクセスに対しては、ＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのそれぞれに順次チップイネーブル信号を出
力するが、表示部１の読み出しアクセスに対してはデー
タバス５のビット幅に対応してＲＡＭ２Ｒ、２Ｇ、２
Ｂ、２ｉの複数に同時にチップイネーブル信号を出力す
る。
【００１０】このようにするのは、ＣＰＵ３からのデー
タバス４は１６ビット幅と固定されているので、ＣＰＵ
３のバス割当てを増やすと、表示部１の表示間隔が大き
くなり、表示が遅れので、むしろ、表示部１の読み出し
回数を減らして、読み出しのためのバス割当時間を低減
し、ＣＰＵ３の書き込みの割当時間を増加させることが
可能になる。
タバス４は１６ビット幅と固定されているので、ＣＰＵ
３のバス割当てを増やすと、表示部１の表示間隔が大き
くなり、表示が遅れので、むしろ、表示部１の読み出し
回数を減らして、読み出しのためのバス割当時間を低減
し、ＣＰＵ３の書き込みの割当時間を増加させることが
可能になる。
【００１１】図２は図１の具体的例であり、表示部２へ
のデータバスのビット幅を３２ビットにする例を示す図
である。本図に示すように、表示部１へのデータバスの
ビット幅を３２ビットにし、表示部１からの読み出しの
場合には、スイッチ６Ｒ及び６Ｇを表示部１側にしかつ
その他をＯＦＦにして、ＤＲＡＭ２Ｒ及び２Ｇにのみ同
時にアクセスし、その後スイッチ６Ｂ及び６ｉを表示部
１側にしかつその他をＯＦＦにし、ＤＲＡＭ２Ｂ及び２
ｉにのみ同時にアクセスする。
のデータバスのビット幅を３２ビットにする例を示す図
である。本図に示すように、表示部１へのデータバスの
ビット幅を３２ビットにし、表示部１からの読み出しの
場合には、スイッチ６Ｒ及び６Ｇを表示部１側にしかつ
その他をＯＦＦにして、ＤＲＡＭ２Ｒ及び２Ｇにのみ同
時にアクセスし、その後スイッチ６Ｂ及び６ｉを表示部
１側にしかつその他をＯＦＦにし、ＤＲＡＭ２Ｂ及び２
ｉにのみ同時にアクセスする。
【００１２】他方、ＣＰＵ３からの書き込みの場合に
は、スイッチ６Ｒ、６Ｇ、６Ｂ及び６ｉを順次ＣＰＵ３
側にしＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉに順次アクセ
スし、これをさらに２回繰り返し、さらにＤＲＡＭ２Ｒ
及び２Ｇのアクセスを行う。この最後の分が増加分とな
る。このようにして、表示部２からの１回アクセス時に
３２ビット長のデータ読み出せるので、従来４回の読み
出しに対して２回の読み出しに低減することが可能にな
り、その分ＣＵＰ３の書き込み分が増加することにな
る。
は、スイッチ６Ｒ、６Ｇ、６Ｂ及び６ｉを順次ＣＰＵ３
側にしＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉに順次アクセ
スし、これをさらに２回繰り返し、さらにＤＲＡＭ２Ｒ
及び２Ｇのアクセスを行う。この最後の分が増加分とな
る。このようにして、表示部２からの１回アクセス時に
３２ビット長のデータ読み出せるので、従来４回の読み
出しに対して２回の読み出しに低減することが可能にな
り、その分ＣＵＰ３の書き込み分が増加することにな
る。
【００１３】図３は図２の例をさらに詳細に説明する図
である。本図に示すように、表示部１の読み出し用の３
２ビット幅のデータバス５に対して、ＤＲＡＭ１Ｒ及び
１Ｇ又はＤＲＡＭ１Ｂ及び１ｉが並列に接続し、ＣＰＵ
３の書き込み用の１６ビット幅のデータバス４に対して
は、ＤＲＡＭ１Ｒ、１Ｇ、１Ｂ及び１ｉが直列に接続さ
れる。
である。本図に示すように、表示部１の読み出し用の３
２ビット幅のデータバス５に対して、ＤＲＡＭ１Ｒ及び
１Ｇ又はＤＲＡＭ１Ｂ及び１ｉが並列に接続し、ＣＰＵ
３の書き込み用の１６ビット幅のデータバス４に対して
は、ＤＲＡＭ１Ｒ、１Ｇ、１Ｂ及び１ｉが直列に接続さ
れる。
【００１４】図４は図１の構成によるデータバスの割当
時間を説明する図である。本図に示すように、１４／１
６サイクル（＝８７．５％）をＣＰＵ３のアクセスに割
当て、２／１６サイクルを表示部１のアクセスに割当て
ることが可能になり、具体的には、ＣＰＵ３のアクセス
時間は従来と比較して１２．５％増加することになる。
時間を説明する図である。本図に示すように、１４／１
６サイクル（＝８７．５％）をＣＰＵ３のアクセスに割
当て、２／１６サイクルを表示部１のアクセスに割当て
ることが可能になり、具体的には、ＣＰＵ３のアクセス
時間は従来と比較して１２．５％増加することになる。
【００１５】なお、表示部１の読み出し用のデータバス
５を６４ビット幅にすると、同様にして、表示部１のア
クセスは一回で終了するため、ＣＰＵ３のアクセスの割
当てが１５／１６サイクル（９３．８％）増加し、従来
と比較して１８．８％増加することになる。図５は本発
明に係る映像表示回路であって、映像のバックグラウン
ドデータにアクセスする例を示す図である。本図に示す
ように、映像のバックグランドデータを格納するレジス
タバッファ９と、レジスタバッファ９又はＤＲＡＭ２
Ｒ、２Ｇ、２Ｂ及び２ｉを択一的に選択するために表示
部１に向かうデータバス５（又は図７のデータバス４）
に位置する選択スイッチ１０とが設けられる。
５を６４ビット幅にすると、同様にして、表示部１のア
クセスは一回で終了するため、ＣＰＵ３のアクセスの割
当てが１５／１６サイクル（９３．８％）増加し、従来
と比較して１８．８％増加することになる。図５は本発
明に係る映像表示回路であって、映像のバックグラウン
ドデータにアクセスする例を示す図である。本図に示す
ように、映像のバックグランドデータを格納するレジス
タバッファ９と、レジスタバッファ９又はＤＲＡＭ２
Ｒ、２Ｇ、２Ｂ及び２ｉを択一的に選択するために表示
部１に向かうデータバス５（又は図７のデータバス４）
に位置する選択スイッチ１０とが設けられる。
【００１６】図６はナビゲーションシステムにおいてＶ
ＩＣＳ（Vehicle Information Communication System）
などに使用されるジオメトリック描画例を示す図であ
る。本図に示すように、この表示画面では塗りつぶされ
た画面（バックグラウンド）の部分が多く発生する。レ
ジスタバッファ９はこのバックグラウンド部分の塗りつ
ぶしたデータを一時格納する。すなわち、表示部１にＤ
ＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉから濃度データを読み
出すとき、各行において、同一濃度のドット又はピクセ
ルが何個つづくかを解析し、一定個数続くバックグラウ
ンドデータのアドレスを選択スイッチ１０に記憶し、こ
の時のデータをレジスタバッファ９に記憶する。そし
て、２回目以降の表示部１のアクセスに対しては、選択
スイッチ１０でバックグラウンドのアドレスかを判断し
て、該当する場合には、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び
２ｉにアクセスせず直接レジスタバッファ９からバック
グラウンドデータを読み出す。
ＩＣＳ（Vehicle Information Communication System）
などに使用されるジオメトリック描画例を示す図であ
る。本図に示すように、この表示画面では塗りつぶされ
た画面（バックグラウンド）の部分が多く発生する。レ
ジスタバッファ９はこのバックグラウンド部分の塗りつ
ぶしたデータを一時格納する。すなわち、表示部１にＤ
ＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉから濃度データを読み
出すとき、各行において、同一濃度のドット又はピクセ
ルが何個つづくかを解析し、一定個数続くバックグラウ
ンドデータのアドレスを選択スイッチ１０に記憶し、こ
の時のデータをレジスタバッファ９に記憶する。そし
て、２回目以降の表示部１のアクセスに対しては、選択
スイッチ１０でバックグラウンドのアドレスかを判断し
て、該当する場合には、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び
２ｉにアクセスせず直接レジスタバッファ９からバック
グラウンドデータを読み出す。
【００１７】したがって、バックグラウンドデータの読
み出し時には、表示部１はＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスしないので、ＣＰＵ３はデータバス４
の割当てを１００％にすることができる。この場合、レ
ジスタバッファ９としてキャシュメモリが用いられる。
み出し時には、表示部１はＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスしないので、ＣＰＵ３はデータバス４
の割当てを１００％にすることができる。この場合、レ
ジスタバッファ９としてキャシュメモリが用いられる。
【図１】本発明の前提技術となる映像表示回路であっ
て、表示部２へのデータバスのビット幅を可変にする例
を示す図である。
て、表示部２へのデータバスのビット幅を可変にする例
を示す図である。
【図２】図１の具体的例であり、表示部２へのデータバ
スのビット幅を３２ビットにする例を示す図である。
スのビット幅を３２ビットにする例を示す図である。
【図３】図２の例をさらに詳細に説明する図である。
【図４】図１の構成によるデータバスの割当時間を説明
する図である。
する図である。
【図５】本発明に係る映像表示回路であって、映像のバ
ックグラウンドデータにアクセスする例を示す図であ
る。
ックグラウンドデータにアクセスする例を示す図であ
る。
【図６】ナビゲーションシステムにおいてＶＩＣＳ（Ve
hicle Information Communication System）などに使用
されるジオメトリック描画例を示す図である。
hicle Information Communication System）などに使用
されるジオメトリック描画例を示す図である。
【図７】従来の映像表示回路を示す。
【図８】データバス４の割当て時間を説明する図であ
る。
る。
１…表示部 ２Ｒ、２Ｇ、２Ｂ、２ｉ…画像メモリ ３…ＣＰＵ ４…データバス、書き込み用データバス ５…読み出し用データバス ６…スイッチ ７…コントロール部 ９…レジスタバッファ １０…選択スイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 G06F 12/00
Claims (1)
- 【請求項１】 １ピクセルの着色データを記憶する複数
の画像メモリに書き込みを行うＣＰＵと、読み出しを行
う表示部とを有し、書き込みと読み出しが同時に発生す
る場合に前記１ピクセルの着色データの読み出しを優先
的に行う映像表示回路において、 前記ＣＰＵから前記複数の画像メモリへのビット幅一定
の書き込み用データバスと、 前記書き込み用データバスの前記ビット幅に対して整数
倍に大きく可変にでき、前記表示部から前記複数の画像
メモリへの読み出し用データバスと、 前記書き込み用データバス又は前記読み出し用データバ
スへの前記複数の画像メモリの接続を制御するコントロ
ール部と、同一濃度が一定個数だけ続くピクセルの着色データを一
時的に格納するレジスタバッファと、 前記複数の画像メモリに格納された前記ピクセルの着色
データのアドレスを基に前記同一濃度が一定個数だけ続
か否かを判断して前記表示部を前記レジスタバッファに
又は前記複数の画像メモリに切り換える選択スイッチと
を備えることを特徴とする映像表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054830A JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054830A JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244607A JPH09244607A (ja) | 1997-09-19 |
| JP3052998B2 true JP3052998B2 (ja) | 2000-06-19 |
Family
ID=12981581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8054830A Expired - Fee Related JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052998B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009042992A (ja) * | 2007-08-08 | 2009-02-26 | Renesas Technology Corp | バス制御装置 |
-
1996
- 1996-03-12 JP JP8054830A patent/JP3052998B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09244607A (ja) | 1997-09-19 |
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