JPH09244607A - 映像表示回路 - Google Patents
映像表示回路Info
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- JPH09244607A JPH09244607A JP8054830A JP5483096A JPH09244607A JP H09244607 A JPH09244607 A JP H09244607A JP 8054830 A JP8054830 A JP 8054830A JP 5483096 A JP5483096 A JP 5483096A JP H09244607 A JPH09244607 A JP H09244607A
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- JP
- Japan
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- data bus
- cpu
- data
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 着色データを記憶する画像メモリへの書き込
み／読み出しのうち読み出し割合を増加させる。 【解決手段】 １ピクセルの着色データを記憶する複数
の画像メモリに書き込みを行うＣＰＵと、読み出しを行
う表示部とを有し、書き込みと読み出しが同時に発生す
る場合に１ピクセルの着色データの読み出しを優先的に
行う映像表示回路に、ＣＰＵから複数の画像メモリへの
ビット幅一定の書き込み用データバスと、書き込み用デ
ータバスのビット幅に対して整数倍に大きく可変にで
き、表示部から複数の画像メモリへの読み出し用データ
バスと、書き込み用データバス又は読み出しデータバス
への複数の画像メモリの接続を制御するコントロール部
とが設けられる。
み／読み出しのうち読み出し割合を増加させる。 【解決手段】 １ピクセルの着色データを記憶する複数
の画像メモリに書き込みを行うＣＰＵと、読み出しを行
う表示部とを有し、書き込みと読み出しが同時に発生す
る場合に１ピクセルの着色データの読み出しを優先的に
行う映像表示回路に、ＣＰＵから複数の画像メモリへの
ビット幅一定の書き込み用データバスと、書き込み用デ
ータバスのビット幅に対して整数倍に大きく可変にで
き、表示部から複数の画像メモリへの読み出し用データ
バスと、書き込み用データバス又は読み出しデータバス
への複数の画像メモリの接続を制御するコントロール部
とが設けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、カラーテレビジョ
ン映像機能を有し、ナビゲーションシステムに使用され
る映像表示回路に関し、特に、着色データを記憶するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）の書き
込み／読み出しに関する。
ン映像機能を有し、ナビゲーションシステムに使用され
る映像表示回路に関し、特に、着色データを記憶するＤ
ＲＡＭ（ダイナミックランダムアクセスメモリ）の書き
込み／読み出しに関する。
【０００２】
【従来の技術】図７は従来の映像表示回路を示す。な
お、全図を通じて同一の構成要素には同一の参照番号又
は記号を付して示す。本図（ａ）に示すように、映像表
示回路は、横３２０×縦２４０ピクセルを有し、１ピク
セルを４ビットの１６色で、つまり赤（Ｒ）色、緑
（Ｇ）色、青（Ｂ）色の３色の混合及び半輝度（ｉ）
（昼夜の区別のため）で、１６ピクセル毎に表示を行う
表示部１と、表示部１のピクセルに対応して３２０×２
４０×４の着色データ数を記憶し、本図（ｂ）に示すよ
うに表示部１にそれぞれアクセスで１６ピクセルに対応
して１６ビットの着色データが読み出される画像メモリ
（ＤＲＡＭ）２Ｒ、２Ｇ、２Ｂ及び２ｉと、ＤＲＡＭ２
Ｒ〜２ｉへ着色データを書き込み読み込むＣＰＵ（中央
演算装置）３と、これらの３者間に着色データを伝送す
るために１６ビット幅のバスを有するデータバス４とを
具備する。なお、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉ
と、ＤＲＡＭ２Ｒ〜２ｉにはチップイネーブルが設けら
れ、これを順次ＯＮにして、特定のものへの読み出し、
書き込みアクセスが可能になる。
お、全図を通じて同一の構成要素には同一の参照番号又
は記号を付して示す。本図（ａ）に示すように、映像表
示回路は、横３２０×縦２４０ピクセルを有し、１ピク
セルを４ビットの１６色で、つまり赤（Ｒ）色、緑
（Ｇ）色、青（Ｂ）色の３色の混合及び半輝度（ｉ）
（昼夜の区別のため）で、１６ピクセル毎に表示を行う
表示部１と、表示部１のピクセルに対応して３２０×２
４０×４の着色データ数を記憶し、本図（ｂ）に示すよ
うに表示部１にそれぞれアクセスで１６ピクセルに対応
して１６ビットの着色データが読み出される画像メモリ
（ＤＲＡＭ）２Ｒ、２Ｇ、２Ｂ及び２ｉと、ＤＲＡＭ２
Ｒ〜２ｉへ着色データを書き込み読み込むＣＰＵ（中央
演算装置）３と、これらの３者間に着色データを伝送す
るために１６ビット幅のバスを有するデータバス４とを
具備する。なお、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉ
と、ＤＲＡＭ２Ｒ〜２ｉにはチップイネーブルが設けら
れ、これを順次ＯＮにして、特定のものへの読み出し、
書き込みアクセスが可能になる。
【０００３】表示部１及びＣＰＵ３のＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉへのアクセスが同時に発生する場合に
は、表示部１のアクセスを優先して行う。途中で表示部
１へのアクセスが停止すると、その間ピクセル表示が劣
化するためである。図８は、データバス４の割当て時間
を説明する図である。本図（ａ）はＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉからの統計的なピクセルの着色データ
読み出し、これらへの書き込みタイミング（タイミング
周期：６．２３ＭＨｚ）を示し、本図（ｂ）に示すよう
に、表示部１には、１６ピクセル（１６ビット）の着色
データが合計４回の読み出しがバス割当として認めら
れ、本図（ｃ）に示すように、ＣＰＵ３では、表示部１
の優先読み出し後、最大１６ピクセル分の着色データに
つき合計１２の回書き込み、読み出しがバス割当てとし
て認められる。
Ｇ、２Ｂ及び２ｉへのアクセスが同時に発生する場合に
は、表示部１のアクセスを優先して行う。途中で表示部
１へのアクセスが停止すると、その間ピクセル表示が劣
化するためである。図８は、データバス４の割当て時間
を説明する図である。本図（ａ）はＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ及び２ｉからの統計的なピクセルの着色データ
読み出し、これらへの書き込みタイミング（タイミング
周期：６．２３ＭＨｚ）を示し、本図（ｂ）に示すよう
に、表示部１には、１６ピクセル（１６ビット）の着色
データが合計４回の読み出しがバス割当として認めら
れ、本図（ｃ）に示すように、ＣＰＵ３では、表示部１
の優先読み出し後、最大１６ピクセル分の着色データに
つき合計１２の回書き込み、読み出しがバス割当てとし
て認められる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記映
像表示回路のＣＰＵ３の書き込み、読み出し割当では、
統計的に最大で７５％（＝１２／１６×１００））であ
るので、ＣＰＵ３の処理能力を向上させるためにこの割
当てを増加させるべきとの問題がある。したがって、本
発明は、上記問題点に鑑み、ＤＲＡＭへの読み出しと書
き込みが同時に発生する場合には読み出しを優先しつつ
かつ書き込みのバス割当てを増加させることができる映
像表示回路を提供することを目的とする。
像表示回路のＣＰＵ３の書き込み、読み出し割当では、
統計的に最大で７５％（＝１２／１６×１００））であ
るので、ＣＰＵ３の処理能力を向上させるためにこの割
当てを増加させるべきとの問題がある。したがって、本
発明は、上記問題点に鑑み、ＤＲＡＭへの読み出しと書
き込みが同時に発生する場合には読み出しを優先しつつ
かつ書き込みのバス割当てを増加させることができる映
像表示回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決するために、次の構成を有する映像表示回路を提供
する。すなわち、１ピクセルの着色データを記憶する複
数の画像メモリに書き込みを行うＣＰＵと、読み出しを
行う表示部とを有し、書き込みと読み出しが同時に発生
する場合に前記１ピクセルの着色データの読み出しを優
先的に行う映像表示回路に、前記ＣＰＵから前記複数の
画像メモリへのビット幅一定の書き込み用データバス
と、前記書き込み用データバスの前記ビット幅に対して
整数倍に大きく可変にでき、前記表示部から前記複数の
画像メモリへの読み出し用データバスと、前記書き込み
用データバス又は前記読み出しデータバスへの前記複数
の画像メモリの接続を制御するコントロール部とが設け
られる。この手段により、例えば、１６ビット幅の書き
込み用データバスに対して３２ビット幅又は６４ビット
幅の読み出し用データバスとして、読み出し回数を１／
２又は１／４に低減したので、ＣＰＵの書き込み割当て
を多くできる。
解決するために、次の構成を有する映像表示回路を提供
する。すなわち、１ピクセルの着色データを記憶する複
数の画像メモリに書き込みを行うＣＰＵと、読み出しを
行う表示部とを有し、書き込みと読み出しが同時に発生
する場合に前記１ピクセルの着色データの読み出しを優
先的に行う映像表示回路に、前記ＣＰＵから前記複数の
画像メモリへのビット幅一定の書き込み用データバス
と、前記書き込み用データバスの前記ビット幅に対して
整数倍に大きく可変にでき、前記表示部から前記複数の
画像メモリへの読み出し用データバスと、前記書き込み
用データバス又は前記読み出しデータバスへの前記複数
の画像メモリの接続を制御するコントロール部とが設け
られる。この手段により、例えば、１６ビット幅の書き
込み用データバスに対して３２ビット幅又は６４ビット
幅の読み出し用データバスとして、読み出し回数を１／
２又は１／４に低減したので、ＣＰＵの書き込み割当て
を多くできる。
【０００６】さらに、同一濃度が一定個数だけ続くピク
セルの着色データを一時的に格納するレジスタバッファ
と、格納された前記ピクセルの着色データのアドレスを
基に前記同一濃度が一定個数だけ続くか否かを判断して
前記表示部を前記レジスタバッファに又は前記複数の画
像メモリに切り換える選択スイッチとが設けられる。こ
の手段により、ナビゲーションシステムのジオメトリッ
ク描画の場合にように、塗りつぶされたバックグラウン
ドデータが多い場合には、表示部により、レジスタバッ
ファより読み出しが行われ、直接画像メモリへのアクセ
スがなくなるので、この時には、ＣＰＵの割当てが１０
０％となり、大幅に割当てが増大可能になる。
セルの着色データを一時的に格納するレジスタバッファ
と、格納された前記ピクセルの着色データのアドレスを
基に前記同一濃度が一定個数だけ続くか否かを判断して
前記表示部を前記レジスタバッファに又は前記複数の画
像メモリに切り換える選択スイッチとが設けられる。こ
の手段により、ナビゲーションシステムのジオメトリッ
ク描画の場合にように、塗りつぶされたバックグラウン
ドデータが多い場合には、表示部により、レジスタバッ
ファより読み出しが行われ、直接画像メモリへのアクセ
スがなくなるので、この時には、ＣＰＵの割当てが１０
０％となり、大幅に割当てが増大可能になる。
【０００７】
【発明の実施の形態】以下本発明の実施の形態について
図面を参照して説明する。図１は本発明に係る映像表示
回路であって、表示部２へのデータバスのビット幅を可
変にする例を示す図である。本図に示すように、図８と
異なる構成は、ＣＰＵ３からの書き込み用の１６ビット
幅のデータバス４に対して、表示部１への読み出し用の
データバス５のビット幅を可変にし、ＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ、２ｉに対してデータバス４又は５を切り換え
るスイッチ６と、このスイッチ６をコントロールするコ
ントロール部７とが設けられることであり、また、表示
部１は、テレビジョン（ＴＶ）８の表示と共用されるこ
とを示したことである。
図面を参照して説明する。図１は本発明に係る映像表示
回路であって、表示部２へのデータバスのビット幅を可
変にする例を示す図である。本図に示すように、図８と
異なる構成は、ＣＰＵ３からの書き込み用の１６ビット
幅のデータバス４に対して、表示部１への読み出し用の
データバス５のビット幅を可変にし、ＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ、２ｉに対してデータバス４又は５を切り換え
るスイッチ６と、このスイッチ６をコントロールするコ
ントロール部７とが設けられることであり、また、表示
部１は、テレビジョン（ＴＶ）８の表示と共用されるこ
とを示したことである。
【０００８】なお、スイッチ６は、ＤＲＡＭ２Ｒ、２
Ｇ、２Ｂ、２ｉに設けられたものであり、チップイネー
ブル信号により、それらの１つ、又は複数が選択され、
具体的には、チップイネーブル信号に読み出し又は書き
込みアドレス信号（図示しない）を加えてアドレス指定
をして、表示部１及びＣＰＵ３にＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのアクセスを可能にする。
Ｇ、２Ｂ、２ｉに設けられたものであり、チップイネー
ブル信号により、それらの１つ、又は複数が選択され、
具体的には、チップイネーブル信号に読み出し又は書き
込みアドレス信号（図示しない）を加えてアドレス指定
をして、表示部１及びＣＰＵ３にＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのアクセスを可能にする。
【０００９】この場合、コントロール部７は、ＣＰＵ３
の書き込みアクセスに対しては、ＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのそれぞれに順次チップイネーブル信号を出
力するが、表示部１の読み出しアクセスに対してはデー
タバス５のビット幅に対応してＲＡＭ２Ｒ、２Ｇ、２
Ｂ、２ｉの複数に同時にチップイネーブル信号を出力す
る。
の書き込みアクセスに対しては、ＤＲＡＭ２Ｒ、２Ｇ、
２Ｂ、２ｉのそれぞれに順次チップイネーブル信号を出
力するが、表示部１の読み出しアクセスに対してはデー
タバス５のビット幅に対応してＲＡＭ２Ｒ、２Ｇ、２
Ｂ、２ｉの複数に同時にチップイネーブル信号を出力す
る。
【００１０】このようにするのは、ＣＰＵ３からのデー
タバス４は１６ビット幅と固定されているので、ＣＰＵ
３のバス割当てを増やすと、表示部１の表示間隔が大き
くなり、表示が遅れので、むしろ、表示部１の読み出し
回数を減らして、読み出しのためのバス割当時間を低減
し、ＣＰＵ３の書き込みの割当時間を増加させることが
可能になる。
タバス４は１６ビット幅と固定されているので、ＣＰＵ
３のバス割当てを増やすと、表示部１の表示間隔が大き
くなり、表示が遅れので、むしろ、表示部１の読み出し
回数を減らして、読み出しのためのバス割当時間を低減
し、ＣＰＵ３の書き込みの割当時間を増加させることが
可能になる。
【００１１】図２は図１の具体的例であり、表示部２へ
のデータバスのビット幅を３２ビットにする例を示す図
である。本図に示すように、表示部１へのデータバスの
ビット幅を３２ビットにし、表示部１からの読み出しの
場合には、スイッチ６Ｒ及び６Ｇを表示部１側にしかつ
その他をＯＦＦにして、ＤＲＡＭ２Ｒ及び２Ｇにのみ同
時にアクセスし、その後スイッチ６Ｂ及び６ｉをＣＰＵ
３側にしかつその他をＯＦＦにし、ＤＲＡＭ２Ｂ及び２
ｉにのみ同時にアクセスする。
のデータバスのビット幅を３２ビットにする例を示す図
である。本図に示すように、表示部１へのデータバスの
ビット幅を３２ビットにし、表示部１からの読み出しの
場合には、スイッチ６Ｒ及び６Ｇを表示部１側にしかつ
その他をＯＦＦにして、ＤＲＡＭ２Ｒ及び２Ｇにのみ同
時にアクセスし、その後スイッチ６Ｂ及び６ｉをＣＰＵ
３側にしかつその他をＯＦＦにし、ＤＲＡＭ２Ｂ及び２
ｉにのみ同時にアクセスする。
【００１２】他方、ＣＰＵ３からの書き込みの場合に
は、スイッチ６Ｒ、６Ｇ、６Ｂ及び６ｉを順次ＣＰＵ３
側にしＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉに順次アクセ
スし、これをさらに２回繰り返し、さらにＤＲＡＭ２Ｒ
及び２Ｇのアクセスを行う。この最後の分が増加分とな
る。このようにして、表示部２からの１回アクセス時に
３２ビット長のデータ読み出せるので、従来４回の読み
出しに対して２回の読み出しに低減することが可能にな
り、その分ＣＵＰ３の書き込み分が増加することにな
る。
は、スイッチ６Ｒ、６Ｇ、６Ｂ及び６ｉを順次ＣＰＵ３
側にしＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉに順次アクセ
スし、これをさらに２回繰り返し、さらにＤＲＡＭ２Ｒ
及び２Ｇのアクセスを行う。この最後の分が増加分とな
る。このようにして、表示部２からの１回アクセス時に
３２ビット長のデータ読み出せるので、従来４回の読み
出しに対して２回の読み出しに低減することが可能にな
り、その分ＣＵＰ３の書き込み分が増加することにな
る。
【００１３】図３は図２の例をさらに詳細に説明する図
である。本図に示すように、表示部１の読み出し用の３
２ビット幅のデータバス５に対して、ＤＲＡＭ１Ｒ及び
１Ｇ又はＤＲＡＭ１Ｂ及び１ｉが並列に接続し、ＣＰＵ
３の書き込み用の１６ビット幅のデータバス４に対して
は、ＤＲＡＭ１Ｒ、１Ｇ、１Ｂ及び１ｉが直列に接続さ
れる。
である。本図に示すように、表示部１の読み出し用の３
２ビット幅のデータバス５に対して、ＤＲＡＭ１Ｒ及び
１Ｇ又はＤＲＡＭ１Ｂ及び１ｉが並列に接続し、ＣＰＵ
３の書き込み用の１６ビット幅のデータバス４に対して
は、ＤＲＡＭ１Ｒ、１Ｇ、１Ｂ及び１ｉが直列に接続さ
れる。
【００１４】図４は図１の構成によるデータバスの割当
時間を説明する図である。本図に示すように、１４／１
６サイクル（＝８７．５％）をＣＰＵ３のアクセスに割
当て、２／１６サイクルを表示部１のアクセスに割当て
ることが可能になり、具体的には、ＣＰＵ３のアクセス
時間は従来と比較して１２．５％増加することになる。
時間を説明する図である。本図に示すように、１４／１
６サイクル（＝８７．５％）をＣＰＵ３のアクセスに割
当て、２／１６サイクルを表示部１のアクセスに割当て
ることが可能になり、具体的には、ＣＰＵ３のアクセス
時間は従来と比較して１２．５％増加することになる。
【００１５】なお、表示部１の読み出し用のデータバス
５を６４ビット幅にすると、同様にして、表示部１のア
クセスは一回で終了するため、ＣＰＵ３のアクセスの割
当てが１５／１６サイクル（９３．８％）増加し、従来
と比較して１８．８％増加することになる。図５は本発
明に係る別の映像表示回路であって、映像のバックグラ
ウンドデータにアクセスする例を示す図である。本図に
示すように、映像のバックグランドデータを格納するレ
ジスタバッファ９と、レジスタバッファ９又はＤＲＡＭ
２Ｒ、２Ｇ、２Ｂ及び２ｉを択一的に選択するために表
示部１に向かうデータバス５（又は図７のデータバス
４）に位置する選択スイッチ１０とが設けられる。
５を６４ビット幅にすると、同様にして、表示部１のア
クセスは一回で終了するため、ＣＰＵ３のアクセスの割
当てが１５／１６サイクル（９３．８％）増加し、従来
と比較して１８．８％増加することになる。図５は本発
明に係る別の映像表示回路であって、映像のバックグラ
ウンドデータにアクセスする例を示す図である。本図に
示すように、映像のバックグランドデータを格納するレ
ジスタバッファ９と、レジスタバッファ９又はＤＲＡＭ
２Ｒ、２Ｇ、２Ｂ及び２ｉを択一的に選択するために表
示部１に向かうデータバス５（又は図７のデータバス
４）に位置する選択スイッチ１０とが設けられる。
【００１６】図６はナビゲーションシステムにおいてＶ
ＩＣＳ（Vehicle Information Communication System）
などに使用されるジオメトリック描画例を示す図であ
る。本図に示すように、この表示画面では塗りつぶされ
た画面（バックグラウンド）の部分が多く発生する。レ
ジスタバッファ１０はこのバックグラウンド部分の塗り
つぶしたデータを一次格納する。すなわち、表示部１に
ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉから濃度データを読
み出すとき、各行において、同一濃度のドット又はピク
セルが何個つづくかを解析し、一定個数続くバックグラ
ウンドデータのアドレスを選択スイッチ１０に記憶し、
この時のデータをレジスタバッファ１０に記憶する。そ
して、２回目以降の表示部１のアクセスに対しては、ア
ドレス選択１０でバックグラウンドのアドレスかを判断
して、該当する場合には、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスせず直接レジスタバッファ１０からバ
ックグラウンドデータを読み出す。
ＩＣＳ（Vehicle Information Communication System）
などに使用されるジオメトリック描画例を示す図であ
る。本図に示すように、この表示画面では塗りつぶされ
た画面（バックグラウンド）の部分が多く発生する。レ
ジスタバッファ１０はこのバックグラウンド部分の塗り
つぶしたデータを一次格納する。すなわち、表示部１に
ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及び２ｉから濃度データを読
み出すとき、各行において、同一濃度のドット又はピク
セルが何個つづくかを解析し、一定個数続くバックグラ
ウンドデータのアドレスを選択スイッチ１０に記憶し、
この時のデータをレジスタバッファ１０に記憶する。そ
して、２回目以降の表示部１のアクセスに対しては、ア
ドレス選択１０でバックグラウンドのアドレスかを判断
して、該当する場合には、ＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスせず直接レジスタバッファ１０からバ
ックグラウンドデータを読み出す。
【００１７】したがって、バックグラウンドデータの読
み出し時には、表示部１はＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスしないので、ＣＰＵ３はデータバス４
の割当てを１００％にすることができる。この場合、レ
ジスタバッファ１０としてキャシュメモリが用いられ
る。
み出し時には、表示部１はＤＲＡＭ２Ｒ、２Ｇ、２Ｂ及
び２ｉにアクセスしないので、ＣＰＵ３はデータバス４
の割当てを１００％にすることができる。この場合、レ
ジスタバッファ１０としてキャシュメモリが用いられ
る。
【図１】本発明に係る映像表示回路であって、表示部２
へのデータバスのビット幅を可変にする例を示す図であ
る。
へのデータバスのビット幅を可変にする例を示す図であ
る。
【図２】図１の具体的例であり、表示部２へのデータバ
スのビット幅を３２ビットにする例を示す図である。
スのビット幅を３２ビットにする例を示す図である。
【図３】図２の例をさらに詳細に説明する図である。
【図４】図１の構成によるデータバスの割当時間を説明
する図である。
する図である。
【図５】本発明に係る別の映像表示回路であって、映像
のバックグラウンドデータにアクセスする例を示す図で
ある。
のバックグラウンドデータにアクセスする例を示す図で
ある。
【図６】ナビゲーションシステムにおいてＶＩＣＳ（Ve
hicle InformationCommunication System）などに使用
されるジオメトリック描画例を示す図である。
hicle InformationCommunication System）などに使用
されるジオメトリック描画例を示す図である。
【図７】従来の映像表示回路を示す。
【図８】データバス４の割当て時間を説明する図であ
る。
る。
１…表示部 ２Ｒ、２Ｇ、２Ｂ、２ｉ…画像メモリ ３…ＣＰＵ ４…データバス、書き込み用データバス ５…読み出し用データバス ６…スイッチ ７…コントロール部 ９…レジスタバッファ １０…選択スイッチ
Claims (2)
- 【請求項１】 １ピクセルの着色データを記憶する複数
の画像メモリに書き込みを行うＣＰＵと、読み出しを行
う表示部とを有し、書き込みと読み出しが同時に発生す
る場合に前記１ピクセルの着色データの読み出しを優先
的に行う映像表示回路において、 前記ＣＰＵから前記複数の画像メモリへのビット幅一定
の書き込み用データバスと、 前記書き込み用データバスの前記ビット幅に対して整数
倍に大きく可変にでき、前記表示部から前記複数の画像
メモリへの読み出し用データバスと、 前記書き込み用データバス又は前記読み出しデータバス
への前記複数の画像メモリの接続を制御するコントロー
ル部とを備えることを特徴とする映像表示回路。 - 【請求項２】 さらに、同一濃度が一定個数だけ続くピ
クセルの着色データを一時的に格納するレジスタバッフ
ァと、格納された前記ピクセルの着色データのアドレス
を基に前記同一濃度が一定個数だけ続か否かを判断して
前記表示部を前記レジスタバッファに又は前記複数の画
像メモリに切り換える選択スイッチとを備えることを特
徴とする、請求項１に記載の映像表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054830A JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8054830A JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09244607A true JPH09244607A (ja) | 1997-09-19 |
| JP3052998B2 JP3052998B2 (ja) | 2000-06-19 |
Family
ID=12981581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8054830A Expired - Fee Related JP3052998B2 (ja) | 1996-03-12 | 1996-03-12 | 映像表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052998B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009042992A (ja) * | 2007-08-08 | 2009-02-26 | Renesas Technology Corp | バス制御装置 |
-
1996
- 1996-03-12 JP JP8054830A patent/JP3052998B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009042992A (ja) * | 2007-08-08 | 2009-02-26 | Renesas Technology Corp | バス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3052998B2 (ja) | 2000-06-19 |
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