JPH0420191B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は二次元領域中に線状パターンに従つて
配設された１組のピクセルとしてデイジタル情報
を表示するため、各ピクセルに対しｍ（ｍ＞１）
ビツトを含む表示情報を蓄積するための表示メモ
リを具え、該表示メモリのデータ出力端子が接続
されたアドレス入力端子と色情報用データ出力端
子とを有するプログラマブル・カラー・マツプ・
メモリを具える情報表示デバイスに関する。 この種の装置は英国特許出願第2032740号に提
案されている。 この従来装置の表示メモリ及びカラー・マツ
プ・メモリはプロセツサを用いて制御が行なわれ
ている。カラー・マツプ・メモリのデータ出力端
子に接続されている表示装置のスクリーンには、
表示メモリから得られるｍビツト・データ・ワー
ドによつて１つのピクセルを形成している。この
データ・ワードはカラー・マツプ・メモリのアド
レスを指示するものである。このアドレスで選択
された色をプログラミングし、よつてピクセルを
この選択された色で表示装置に表示する。このカ
ラー・マツプ・メモリを適切にプログラミングす
ることにより、ピクセルのｍビツトのうちの唯一
個のビツト又は数個のビツトによつて識別される
色（カラー）情報を表示装置で表示することが可
能となる。この技術が表示しようとする画像のピ
クセルに対し使用される場合には、この技術は画
像ページ選択と称する。このようにして得られた
各画像ページは１ビツト以上の深さを有してい
る。表示用として他のページを選択する必要があ
る場合には、プロセツサによつてカラー・マツ
プ・メモリを完全にリプログラムすることが必要
である。しかしながら、このことは複雑であり、
演算に時間が掛り、特に、カラー・マツプ・メモ
リの内容が多い場合には顕著となる。 前述したデバイスにおいては、どのページを表
示するかを定めるためにカラー・マツプ・メモリ
の全内容を読出す必要がある。 本発明の目的は、選択される各ページに対しカ
ラー・マツプ・メモリをリプログラム
（reprogram）することなく、画像ページ選択を
行ない得るようになしたデバイスを提供すること
にある。 本発明の他の目的はこのデバイスによつて解像
度の向上すなわち解像度を高めることにある。 この目的の達成を図るため、本発明によれば表
示メモリのデータ出力端子とプログラムマブル・
カラー・マツプ・メモリのアドレス入力端子との
間の少なくとも１つの接続部に、制御入力端子を
もつたゲート回路であつて第１制御信号で制御さ
れて表示されるべきピクセルのｍビツトを前記プ
ログラマブル・カラー・マツプ・メモリ用の第１
アドレスとして通過せしめ及び第２制御信号で制
御されて表示されるべきピクセルのｍビツトのう
ちの選択出来る部分を前記プログラマブル・カラ
ー・マツプ・メモリ用の第２アドレスとして通過
せしめる当該ゲート回路を、備えて成ることを特
徴とする。 このようにすれば、選ばれた画像ページと関連
するビツトを選択することによつて、すなわち、
選択されたビツトのビツトのビツト値のみを考慮
すると共にこのビツト値を選択されていないビツ
トに割当てることによつて、この選択されたペー
ジのみを表示しかつカラー・マツプ・メモリ内の
他の記憶位置をアドレツシングすることが出来
る。又、各ピクセルのビツトを選択表示すること
によつて解像度を高めることが出来る。 本発明の好適実施例においては、表示されるべ
き各ピクセルごとに接続部当り１ビツトを通過さ
せるため前記表示メモリのデータ出力端子を前記
プログラマブル・カラー・マツプ・メモリのアド
レス入力端子にｍ個の並列接続部を介して接続し
た情報表示デバイスにおいて、各並列接続部に対
する前記ゲート回路は少なくとも１個の論理ゲー
トを具え、該論理ゲートの制御入路端子を、第２
制御信号で制御されて表示されるべきピクセルの
ｍビツトのうち選択出来る第１部分を通過せしめ
かつ第３制御信号で制御されて表示されるべきピ
クセルのｍビツトのうち、前記第１部分とは一致
しない選択出来る第２部分を通過せしめるための
制御信号発生器に、接続することも出来る。 このようにすれば、制御信号発生器によつて発
生させられた制御信号がどの画像ページ（１個又
は２個以上）を表示するかを指示し及び／又は第
２及び第３制御信号によつてどの程度の解像度を
得るかを指示出来る。 本発明の実施に当つては、さらに第１制御信号
で制御してピクセル当りｍビツトのデータ内容を
有するページ画像を表示し及び第２制御信号で制
御してピクセル当りｍより小さいｂビツトのデー
タ内容を有する少なくとも１個の第２ページ画像
を表示するため、表示されるべき画像の持続期間
中は前記制御信号を一定とするのが好適である。 このようにすれば、画像ページ選択用デバイス
を簡単となし得る。 さらに本発明の実施に当つては、好ましくは各
接続部に対し１個ずつ設けられたｍ個の論理ゲー
トの並列接続部に対する前記第２及び第３制御信
号はピクセルが前記並列接続部に提示される周期
で同相にあり、該周期は少なくとも２つの互いに
重なり合わないサブ周期から成り、前記第２制御
信号は第１のサブ周期の期間中にのみ作用しかつ
前記第３制御信号は第２のサブ周期の期間中にの
み作用するようにするのがよい。 このように構成すれば、水平方向の解像度を高
める簡単なデバイスを得ることが出来る。 さらに本発明によれば、各接続部に対し１個ず
つ設けられたｍ個の論理ゲートの第１並列接続部
に対する第２及び第３制御信号はフレーム・パタ
ーンのフレーム周期で同相にあり、前記第２制御
信号は第１フレームの周期の期間中のみ作用しか
つ前記第３制御信号は第２フレームの周期の期間
中のみ作用するようにすることが好ましい。 このようにすれば、垂直方向の解像度を高める
簡単なデバイスを得ることが出来る。 さらに本発明の好適例では、ゲート回路はｍ個
の論理ゲートの少なくとも１個の第２並列接続部
を具え、前記第１及び第２並列接続部は直列に接
続されており、前記第２並列接続部に対する第４
及び第５制御信号はピクセルが第２並列接続部に
提示される周期で同相となり、該周期は少なくと
も２つの互いに重なり合わないサブ周期から成
り、前記第４制御信号は前記第１サブ周期の期間
中のみ作用しかつ前記第５制御信号は第２サブ周
期の期間のみ作用して前記第４制御信号で制御し
て表示されるべきピクセルのｍビツトのうちの選
択出来る第３部分を通過せしめかつ前記第５栄魚
信号で制御してｍビツトのうちの、前記第３部分
とは一致しない選択出来る第４部分を通過せしめ
るようにすることが出来る。 このように構成すれば水平及び垂直の両方向の
解像度を高めたデバイスを得ることが出来る。 さらに本発明の実施に当つては、制御信号発生
器を、ピクセルがゲート回路に提示される周期及
びフレーム・パターンの周期の両者又はいずれか
一方の周期で同相でアドレツシングされるべきメ
モリとしてこれら周期の期間中に第２及び第３制
御信号を生ずるようにすることが好ましい。 このように構成すれば、メモリを制御信号発生
器として使用しているため、簡単かつ解像度の高
い画像ページ選択デバイスを得ることが出来る。 以下、図面により本発明の実施例につき説明す
る。 第１図は画像ページに対し取り得る色（又は色
選択の可能性：colour possibilities）の交換（又
は切換：exchange）を行ない得る従来のデイジ
タル情報表示デバイスを示す線図である。以下の
説明ではこの画像ページを単にベージと称するこ
ととする。 図中１は表示しようとする情報を蓄積するため
の表示メモリ、３，４及び５はデイジタル対アナ
ログ変換器を夫々示す。２はカラー・マツプ・メ
モリで、これを表示メモリ１を制御するプロセツ
サ６で制御する。さらに７は表示装置である。 水平方向にＸ個のピクセル及び垂直方向にＹ個
のピクセルという解像度を有しかつピクセル当り
ｍビツトとなしたシステムによればＣ＝Ｘ・Ｙ・
ｍの蓄積容量が必要となる。表示装置７のスクリ
ーンで１個のピクセルを表示するためには、この
ピクセルを表示メモリ１にｍビツトのデータ・ワ
ードの形で記憶する。このｍビツト・データ・ワ
ードはカラー・マツプ・メモリ中の記憶位置を指
示するｍビツト・アドレスを形成している。カラ
ー・マツプ・メモリのこの記憶位置にカラーすな
わち色をプログラムする。従つて、このようなｍ
ビツト・データ・ワードを用いると、カラー・マ
ツプ・メモリ中の2^m個の記憶位置を指定すること
が出来、このことは2^m通りの選択を行ない得る可
能性がある。このカラー・マツプ・メモリをラン
ダム・アクセス・メモリとし、プロセツサ６によ
つてプログラミングすることが出来るようになし
ている。カラー・マツプ・メモリ内のワードはｎ
ビツト（但しｎ＞１）の幅を有しているので、2ⁿ
個の色（colour）から選択を行ない得る。好まし
くはｎを３の倍数（ｎ＝3k）となし、ｎビツト
のうちのｋビツトを赤、ｋビツトを青及びｋビツ
トを緑へと分割割当て出来るようになす。各画像
に対しカラー・マツプ・メモリをリプログラムミ
ングすることが可能である。カラー・マツプ・メ
モリ２内の記憶位置に対し表示メモリ１からのｍ
ビツト・データ・ワードによつてアドレツシング
を行なうので、選択されるべき色の個数は制限さ
れる。従つてｍ＜ｎならば、2ⁿ個の色を指示出来
るし、ｍ＞ｎならば、異なるアドレスで同一色を
指示することとなる。 表示メモリ１の内容を変更することなく、ペー
ジに対し取り得る色を切換ることが可能である。
表示メモリ１内にピクセル当りｍビツトが存在す
る場合には、この表示メモリは夫々１ビツトの深
さを有する最大ｍ個のページを有するとみなし得
る。また、次のような関係すなわち 〓ⁱ （a_iページ×b_iピツト）ｍ を満足する場合には他の組合わせも取り得ること
明らかである。尚、上述の関係式において、a_i及
びb_iは数値を表わし、ｉはページのグループ番号
を表わしている。この場合、ｉ番目のグループの
ページは2^bi通りの取り得る色を有している。例
えば、表示メモリのピクセルが５ビツトから成つ
ている場合には、表示装置で１ページ×２ビツト
＋２ページ×１ビツトを表示することが可能であ
る。この場合、２つの１ビツトのページは各ペー
ジとも２色を取り得ると共に他方の２ビツトのペ
ージは４色を取り得る。そして残りの第５ビツト
は表示されないページを表わしている。現状では
カラー・マツプ・メモリを特別の方法でプログラ
ミングすることによつてページ選択を行なつてい
る。その場合、カラー・マツプ・メモリに対する
プログラミングを表示しようとするページからの
ビツトのみがデイジタル対アナログ変換器を作動
させるようになしている。 第２ａ図はページに対してはもとより解像度の
向上に対して取り得る色を切換出来るようになし
た本発明によるデイジタル情報表示デバイスを示
す線図である。本発明によるデバイスにおいて
は、表示メモリ１とカラー・マツプ・メモリ２と
の間の少なくとも１つの接続部にゲート回路を具
える。このゲート回路は少なくとも１個の論理ゲ
ートＧを具えていて、その制御入力端子を制御信
号発生器８に接続する。この制御信号発生器８か
ら制御信号を発生しこのゲート回路を通過モード
又は阻止モードのいずれかで動作させる。このゲ
ート回路が通過モードにある時は、表示メモリの
データ出力端子に生じたデータ・ワードはカラ
ー・マツプ・メモリに供給されるアドレス・ワー
ドと同じワードである。しかし、ゲート回路阻止
モードにある時は、このアドレス・ワードはデー
タ・ワードからずれ、従つてカラー・マツプ・メ
モリの異なる記憶位置がアドレツシングされ、そ
の結果、カラー・マツプ・メモリ内でシフトが生
じ、ゲート回路によつて阻止されたビツトの情報
は表示されない。ページ選択は制御回路すなわち
ゲート回路の制御入力端子に静的に活性化されて
得られる制御信号によつて行なわれる。また、こ
の制御信号を動的に活性化することも出来、この
ことはこれら制御信号が、ピクセルをゲート回路
に供給する期間（又は周期）及びフレーム状表示
の場合にはフレームの期間（又は周期）の両者又
はいずれか一方の期間で同相にあることを意味す
る。その場合には表示されるべき画像の解像度が
高められる。 第２ｂ図は本発明によるデバイスの好適実施例
を示し、この実施例ではカラー・マツプ・メモリ
２の内容をリプログラミングする必要なくして、
ページに対し取り得る色を切換るようになしてい
る。第２ｂ図の構成成分のうち第１図の構成成分
と同一成分については同一附号を付して示す。 この好適実施例における各接続部は画像メモリ
すなわち表示メモリ１のデータ出力部とカラー・
マツプ・メモリのアドレス入力部との間にゲート
回路を具え、このゲート回路には論理ANDゲー
トＧを設ける。表示しようとするｍビツトのピク
セル当り、ｍ個の並列接続部が設けられていて、
これら各接続部当り１ビツトを通すようになして
ある。従つて、並列にｍ個の論理ANDゲートＧ
（１）〜Ｇ（ｍ）が接続されている。 バツフア８（PIA＝周辺インタフエース・アダ
プタ、モトローラ社製のMC6820）の出力端子に
制御ラインC₁，…，C_nを接続する。このバツフ
アをマイクロプロセツサ６に接続してこのバツフ
ア８を制御信号発生器として作動させる。 静的に活性化されてこれら制御ラインC₁〜C_n
に生じた制御信号を用いて１又は２以上のページ
の選択を行なう。この場合静的とは、表示される
べき画像の持続時間中は制御信号が一定であるこ
とを意味するものと解する。また、制御信号とは
ここでは各制御ラインについて１つの信号が対応
し全部でｍ個の信号から成る１組の信号を意味す
るものと解する。斯様な制御信号を供給すると、
対応して選ばれた数のANDゲートＧ(i)が通過モ
ードに切換わる。バツフア８の内容を変更するこ
とによつて、制御ラインC₁〜C_nに別の内容を有
する別の制御信号を供給するようにして別の１つ
以上のページを簡単に選択するように出来る。こ
の実施例では、ページの選択は１つの変数すなわ
ち関連する制御ラインC_iの制御信号のビツト値に
よつて定まる。メモリのどのページを表示装置７
のスクリーンで表示するかは、バツフア８の内容
を読出すことで十分決められる。 並列接続された論理ゲートG₁，…，G_nの出力
端子に形成されるデータ・ワードがカラー・マツ
プ・メモリに対するアドレスである。このアドレ
スでカラー・マツプ・メモリにおいて色をプログ
ラミングする。例えば、３ビツトの深さを有する
１つのページ及び１ビツトの深さを有する１つの
ページを表示する場合には、前者の場合には2³＝
８通りの取り得る色からの選択が可能であり、後
者の場合には2¹＝２（例えば黒及び白）通りの取
り得る色からの選択が可能である。 数個のページを同時に表示する場合には、表示
装置で表示される共通ピクセルの色をカラー・マ
ツプ・メモリの内容によつて決める。この場合２
つの制御モードすなわち“オーバーレイ
（overlay）”モード”混合”モードなどがある。 第３図“混合”モードの一例を示す線図であ
る。例えば、カラー・マツプ・メモリを次表に
従つてプログラミングしかつ表示メモリからのピ
クセルが４ビツト（ｍ＝４）の深さを有している
とする。

【表】 さらに、画像は２つの互いに直交するバーから
成りかつ、例えば、水平バーが第１ページに存在
し垂直バーが第２ページに存在するようにメモリ
が複数のページに分割されているとする。例え
ば、第１制御ラインC₁の信号のみが高いレベル
となり残りの他のレベルが全て低いレベルとなる
場合には第１ページのみ（P1、アドレス0001）
が表示される。この場合には、表示装置７のスク
リーンには、背景色黒上に赤の水平バーが形成さ
れる。この背景色黒は全ての他の制御ラインが低
レベルの信号を有していて水平バーの部分を形成
しないピクセルに対してはカラー・マツプ・メモ
リの記憶位置0000（黒）がアドレツシングされる
ようにして形成される。例えば第２制御ライン
C₂の信号のみが高レベルとなると（P2、アドレ
ス0010）、スクリーン上には黒背景で緑の垂直バ
ーが表示される。さらに例えば両制御ラインC₁
及びC₂が高レベルとなると（P1＋P2＝P1＋２、
アドレス0011）、表示スクリーン上では互いに直
交する２本のバーが表示され、これらバーのオー
バーラツプしている部分は黄色であるが水平方向
の端のセグメントは赤色であり垂直方向の端のセ
グメントは緑色である。 第４図は“オーバーレイ”モードの一例を示す
線図である。この場合、例えば、カラー・マツ
プ・メモリを次の表に従つてプログラミングす
るとする。

【表】 また、この場合３つの重なり合つている矩形か
ら画像が形成されていて、各矩形は表示メモリの
１つのページに存在しているものとする。カラ
ー・マツプ・メモリを適当にプログラミングする
ことによつて所定のページに優先順位を割当てる
ことが出来る。P1＋P2＝P1＋２、アドレス0011
（例えば制御ラインC₁及びC₂の信号レベルが高い
とする）を表示する場合には、緑が最優先順位の
色である（0010及び0011）ので、第１ページの一
部分（P1、アドレス0010、赤）に第２ページ
（P2、アドレス0010、緑）が重畳する。P2＋P3
＝P2＋３、アドレス0110を表示する場合には、
最優先順位を有する色は青であるので（0100及び
0110）、緑のページの一部分に青のページが重畳
する。３つのページ全てを同時に表示する場合に
は（P1＋P2＋P3＝P3＋２＋１、アドレス0111）、
青が優勢な色である（0100及び0111）。 また、本発明によるデバイスを用いて解像度を
高めるために取り得る色を切換ることが出来る。
水平方向はもちろん垂直方向の解像度を高めるこ
とが出来る。表示メモリに対する記憶容量Ｃ＝
Ｘ・Ｙ・ｍ（Ｘは水平方向のピクセルの個数、Ｙ
は垂直方向のピクセルの個数、ｍはピクセル当り
のビツト数）は、水平方向の解像度をＸからax
へと高め（但しaεN）かつ垂直方向の構像度をＹ
からbYへと高めると（但しbεN）、Ｃ＝aX・
bY・ｍ／abとして副分割される。 その場合、表示されるべき１つのピクセルに対
して2^m/ab通りの取り得る色が得られる。或いは
又、水平方向のみ又は垂直方向のみの解像度を高
めることも可能であり、或いは解像度を高めるこ
ととページ画像とを組合わせることも可能であ
る。例えばＸ＝Ｙ＝256のピクセルとし、ｍ＝８
ビツトとすると、解像度を高めること（強調）に
対し次のような組合わせを取り得る。 Ｃ＝（256）×（256）×８ 通常状態 Ｃ＝（２×256）×（２×256）×２ 水平及び垂直
方向を２倍に強調 Ｃ＝（２×256）×（256）×４ 水平方向を２倍に
強調 Ｃ＝（256）×（２×256）×４ 垂直方向を２倍に
強調 垂直方向の解像の向上は１つのピクセルを表示す
るために使用されるTVラインの本数によつて制
限される。一般には、フレーム・パターンで作動
する装置においてはフレーム当り１つのラインを
使用する。 第５図は水平方向並びに垂直方向の解像度を２
倍にするために取り得る色を切換るようにしたデ
イジタル情報表示デバイスの一実施例を示す線図
である。 この実施例では、表示メモリ１をｍ個の並列接
続部を介してカラー・マツプ・メモリ２のアドレ
ス入力端子に接続する。各接続部はゲート回路で
ある第１論理ANDゲートGHとこれと直列に接
続した第２論理ANDゲートGVとを具えている。
このことは第１論理ANDゲートの出力端子を第
２論理ゲートの入力端子に接続することを意味す
る。ｍ個全ての接続部の全ての第１論理ANDゲ
ートGH（１）、GH（２）、…GH（ｍ）は第１並列
接続部を形成し、全ての第２論理ANDゲート
GV（１）、GV（２）、…GV（ｍ）は第２並列接続
部を形成する。 水平方向の解像度を２倍に高めるため、制御ラ
イン１９及び２０に生じる制御信号を用いる。制
御ライン１９は第１並列接続部の第１半部の論理
ANDゲートGH（１）〜GH（ｍ／２）の制御入力
端子に接続し、制御ライン２０を第２半部の論理
ANDゲートGH（ｍ／２＋１）〜GH（ｍ）の制御
入力端子に接続する。この場合ｍを偶数とする。
尚、ｍを奇数とする場合には、２つの半部に対し
異なる数の色が存在することとなる。制御ライン
１９及び２０を論理NANDゲート１３Ａ及び１
３Ｂのそれぞれの出力端子に接続する。これら論
理NANDゲート１３Ａ及び１３Ｂの第１入力端
子Ａを接続ライン１１に接続し、このラインには
バツフア８から信号ENH（水平方向に関してイネ
ーブルするための信号）を生ずる。ライン１１に
この信号ENHが生ずると、この信号は水平方向
の解像度を２倍にするように作用する。水平方向
の解像度を２倍にするため、制御ライン１９及び
２０の制御信号をピクセル周波数で同期を取る必
要がある。この目的のため、ピクセル周波数信号
を接続ライン１７を経てNANDゲート１３Ａの
第２入力端子Ｂには直接かつNANDゲート１３
Ｂにはインバータ１５を介して夫々供給する。こ
こでピクセル周波数とは表示しようとするｍビツ
トのピクセルをこの実施例では第１並列接続部で
あるゲート回路の入力端子に供給する時の周波数
であると解する。周波数と周期とは物理的関係が
あるので、表示しようとするｍビツトのピクセル
をゲート回路の入力端子に供給する周期に基づい
て説明する。この場合、水平方向の解像度を高め
るための制御信号を周期で位相が一致する必要が
ある。 例えば、周期の第１半部の期間においては、ゲ
ート１３Ａの第２入力端子Ｂのピクセル周波数の
信号は高レベルとなり、周期の第２半部の期間に
おいてはゲート１３Ｂの第２入力端子の信号は高
レベルとなる。これらゲート１３Ａ及び１３Ｂの
出力信号を次表に示す。

【表】 ENH B A〓B ENH B B A〓
B
A A

Claims (1)

1. 【特許請求の範囲】 １ 二次元領域に線状パターンに従つて並べられ
   る一組のピクセルとしてデイジタル情報を表示す
   るため、各ピクセルに対しｍ（ｍ＞１）ビツトを
   有している表示情報を蓄積するための表示メモリ
   １を具え、該表示メモリのデータ出力端子をプロ
   グラマブル・カラー・マツプ・メモリ２に接続
   し、該プログラマブル・カラー・マツプ・メモリ
   に色情報用データ出力端子を設けて成る情報表示
   デバイスにおいて、表示メモリのデータ出力端子
   とプログラマブル・カラー・マツプ・メモリのア
   ドレス入力端子との間の少なくとも１つの接続部
   に、制御入力端子をもつたゲート回路であつて第
   １制御信号で制御されて表示されるべきピクセル
   のｍビツトを前記プログラマブル・カラー・マツ
   プ・メモリ用の第１アドレスとして通過せしめ及
   び第２制御信号で制御されて表示されるべきピク
   セルのｍビツトのうちの選択出来る部分を前記プ
   ログラマブル・カラー・マツプ・メモリ用の第２
   アドレスとして通過せしめる当該ゲート回路Ｇ
   を、備えて成ることを特徴とする情報表示デバイ
   ス。 ２ 表示されるべき各ピクセルごとに接続部当り
   １ビツトを通過させるため前記表示メモリのデー
   タ出力端子を前記プログラマブル・カラー・マツ
   プ・メモリのアドレス入力端子にｍ個の並列接続
   部を介して接続した特許請求の範囲１記載の情報
   表示デバイスにおいて、各並列接続部に対する前
   記ゲート回路は少なくとも１個の論理ゲートを具
   え、該論理ゲートの制御入力端子を、第２制御信
   号で制御されて表示されるべきピクセルのｍビツ
   トのうち選択出来る第１部分を通過せしめかつ第
   ３制御信号で制御されて表示されるべきピクセル
   のｍビツトのうち、前記第１部分とは一致しない
   選択出来る第２部分を通過せしめるための制御信
   号発生器８に、接続して成ることを特徴とする情
   報表示デバイス。 ３ 第１制御信号で制御してピクセル当りｍビツ
   トのデータ内容を有するページ画像を表示し及び
   第２制御信号で制御してピクセル当りｍより小さ
   いｂビツトのデータ内容を有する少なくとも１個
   の第２ページ画像を表示するため、表示されるべ
   き画像の持続期間中は前記制御信号を一定とする
   ようにして成ることを特徴とする特許請求の範囲
   １または２記載の情報表示デバイス。 ４ 各接続部に対し１個ずつ設けられたｍ個の論
   理ゲートの並列接続部に対する前記第２及び第３
   制御信号はピクセルが前記並列接続部に提示され
   る周期で同相にあり、該周期は少なくとも２つの
   互いに重なり合わないサブ周期から成り、前記第
   ２制御信号は第１のサブ周期の期間中にのみ作用
   しかつ前記第３制御信号は第２のサブ周期の期間
   中にのみ作用するようにして成ることを特徴とす
   る特許請求の範囲２記載の情報表示デバイス。 ５ 少なくとも２つの互いにインタレースされた
   フレームで画像をフレーム・パターン表示するよ
   うになした特許請求の範囲２記載の情報表示デバ
   イスにおいて、各接続部に対し１個ずつ設けられ
   たｍ個の論理ゲートの第１並列接続部に対する第
   ２及び第３制御信号はフレーム・パターンのフレ
   ーム周期で同相にあり、前記第２制御信号は第１
   フレームの周期の期間中のみ作用しかつ前記第３
   制御信号は第２フレームの周期の期間中のみ作用
   するようにして成ることを特徴とする情報表示デ
   バイス。 ６ 前記ゲート回路はｍ個の論理ゲートの少なく
   とも１個の第２並列接続部を具え、前記第１及び
   第２並列接続部は直列に接続されており、前記第
   ２並列接続部に対する第４及び第５制御信号はピ
   クセルが第２並列接続部に提示される周期で同相
   となり、該周期は少なくとも２つの互いに重なり
   合わないサブ周期から成り、前記第４制御信号は
   前記第１サブ周期の期間中のみ作用しかつ前記第
   ５制御信号は第２サブ周期の期間のみ作用して前
   記第４制御信号で制御して表示されるべきピクセ
   ルのｍビツトのうちの選択出来る第３部分を通過
   せしめかつ前記第５制御信号で制御してｍビツト
   のうちの、前記第３部分とは一致しない選択出来
   る第４部分を通過せしめるようにして成ることを
   特徴とする特許請求の範囲５記載の情報表示デバ
   イス。 ７ 画像を少なくとも２つの互いにインタレース
   されたフレームでフレーム・パターン表示するよ
   うにした特許請求の範囲１記載の情報表示デバイ
   スにおいて、制御信号発生器を、ピクセルがゲー
   ト回路に提示される周期及びフレーム・パターン
   の周期の両者又はいずれか一方の周期で同相でア
   ドレツシングされるべきメモリとしてこれら周期
   の期間中に第２及び第３制御信号を生ずるように
   して成ることを特徴とする特許請求の範囲１記載
   の情報表示デバイス。