JPH08896U - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ３次元マトリクスに構成したメモリセルのＸ
軸に沿って記憶されたデジタル値（ワード値）とメモリ
セルのＺ軸に沿って記憶されたデジタル値（ピクセル
値）とをアクセスできる改良されたメモリ装置を提供す
ることである 【解決手段】 ワード値およびピクセル値それぞれのた
めのアドレスを発生する第１および第２のアドレスドラ
イバと、フレームバッファメモリから複数のワード値お
よびピクセル値のいずれかから選択したものを読出し書
込む手段と、この手段に制御信号を送る制御論理手段
と、フレームバッファメモリのセグメントを選択する第
１および第２のデータドライバとを備える。

Description

【考案の詳細な説明】 【０００１】 【産業上の利用分野】 本考案は、コンピュータのメモリの分野に関し、特に、構成を改良したメモリ 装置に関する。 【０００２】 【考案の背景】 コンピュータシステムにおいては、ユーザーへの情報をデジタル的に発生させ た画像表示によって行うことが一般化している。画像には様々な種類があり、た とえば、英数文字、グラフ、あるいは３次元図形表示といったものがある。多く の用途では、ユーザーへの表示は、たとえばカラー陰極線管（ＣＲＴ）によるラ スター走査やプリンタやそれに類する表示装置により行われる。通常、表示され る画像は、デジタル的に発生されて記憶され、処理されて表示される。 【０００３】 ラスター走査表示システムにおいては、周知の様に、ラスター走査線に沿って 並べられたピクセルと呼ばれる複数の表示要素が使用される。各ピクセルには前 景／背景表示の１ビット値（モノクローム表示システムにおいて）か又は、カラ 表示用の複数のビット値（カラー表示システムにおいて）が割り当てられる。各 ピクセルの表示内容を蓄積するのに使用するメモリは“マップ”または“フレー ムバッファ”メモリとして周知である。 【０００４】 先行技術で周知の様に、フレームバッファは二重ポートメモリである。第１ポ ートは表示リフレッシュ用であり、第２ポートは表示更新用である。フレームバ ッファメモリは典型的には２つのポート間で時分割される。近年のメモリのアー キテクチャでは、大容量の逐次シフトレジスタを有するフレームバッファメモリ である“ビデオメモリＤＲＡＭ”と名付けられたダイナミックランダムアクセス メモリを使用している。表示リフレッシュの際には増分アドレスがＤＲＡＭの入 力部に入力され、ＤＲＡＭの出力データはまずバッファされ、次に高速シフトレ ジスタによって直列化される。モノクローム（黒と白）表示装置を使用する先行 技術においては、典型的にはフレームバッファの出力データはケーブルを通って ＣＲＴへ直接伝達される。カラー表示装置を使用する先行技術においては、典型 的にはフレームバッファの出力データは、カラールックアップテーブルと、標準 の赤・緑・青のカラーモニタを駆動する３台のデジタル−アナログコンバータと を介して伝達される。ビデオメモリの第２ポートすなわち更新ポートは中央処理 装置、もしくはフレームバッファに記憶されたデータを処理、変換できる同様な 回路に接続している。 【０００５】 先行技術では、フレームバッファの更新ポートからは、Ｘ−Ｙランダムアクセ スメモリとして、Ｘ軸とＹ軸を有するよう構成される（まずＸアドレスが決まり 、次にＹアドレスが決まり、そして、８ビット、１６ビット、３２ビット、もし くはそれ以上のデータ幅を有するデータ空間が読み出されるか書き込まれる）。 このような先行技術においてフレームバッファメモリに接続した処理回路は、低 レベルだが比較的高速のマイクロコードを含むローカルとしての中央処理装置、 もしくは他の同様のバスマスターであり、フレームバッファに対しての動作をす るローカルの主ＣＰＵへの低レベルでのインターフェースは、高レベルの命令が 比較的ゆっくりと直列リンクすなわちダイレクトメモリアクセスチャンネルへ伝 達されることによって行われる。さらに最近のコンピュータグラフィック装置で は、低コストのマイクロコンピュータのグラフィック装置も含めて、図表計算の オーバーヘッドを直列リンクから主プロセッサ（例インテル８０２８６またはモ トローラＭＣ６８０２０）や大容量集積回路チップ（例ＮＥＣ７２２０）に移し ているが、そのような装置はテキストの処理のみに限られる。それらの何れの場 合でも、フレームバッファメモリの更新ポートと高レベル命令を供給す論理回路 との間の低レベルのインターフェースは伝統的なニューマン構造であり、すなわ ち適切に決められたメモリすなわちデータセルに対応したメモリアドレスを利用 した線形命令の流れである。 【０００６】 コンピュータにおいては、伝統的にメモリへのアドレスが８ビット、１６ビッ ト、３２ビット、すなわち２のｎ乗の割合で増加する。１つのメモリサイクルで はあらかじめ決められたビット数しか伝達できないという能力があり、その最大 許容データ幅のデータを伝達すれば機能が最大になる。つまり、８ビットマシン は１６ビットマシンより劣るということになる。以下で説明を簡単にするため、 “バイト”という言葉をしばしば用いるが、データ幅をより広げることは当然可 能である。 【０００７】 モノクローム表示装置において機能を強化する最適な方法は、フレームバッフ ァメモリ内の１バイト（８ビット）で８つのとなり合ったピクセルを変更するよ うにマッピングすることである。上記の通り、全ＣＲＴスクリーンはこの方式で マッピングされており、先行技術においてはこの方式をビットでマッピングする すなわち“ビットマップ”表示と呼んでいる。 “１”と“０”のビット値によ り、前景か背景が選択される。最近のパーソナルマイクロコンピュータの多くは この技術を利用しているが、伝統的に“ターミナル”のカテゴリーにあるマシン はキャラクタ作成装置を使用しており、“ビットマップ”表示のカテゴリーには はいっていない。 【０００８】 しかしながらカラー表示装置のマップメモリでは、陰極線管（ＣＲＴ）上の各 ドットが３つのカラーを有しており、それらの各カラーが輝度値を有している。 カラー輝度値をコード化するために典型的なビット数は４〜８〜２４、またはそ れ以上の値である。フレームバッファは、これらの値をカラールックアップＲＡ Ｍのインデックスとして記憶する。例えば、８ビットのフレームバッファカラー 値は２５６×２４ＲＡＭに記憶されており、このＲＡＭの２４ビットの出力は、 赤，緑，青それぞれについて８ビットのデジタル−アナログコンバータを駆動す る。メモリ内でＣＲＴスクリーンをマッピングしているカラー表示装置では、Ｃ ＲＴ上の各ドットがフレームバッファの複数のビットで表示される。先行技術の 装置では、フレームバッファはメモリアレイとして構成されており、バイト伝送 により、特定のピクセルの色を示す値がアレイ中の特定のＸ値，Ｙ値を有する位 置へ送られるよう構成されている。 【０００９】 このようなカラー表示装置では、テキスト表示（または他のピクセルあたり１ ビットで表す情報の表示）と、カラー値を要する複雑な図形表示（または他のピ クセルあたり複数ビットで表す表示）とを同時にすることが要求される。しかし ながら、先行技術のカラー表示装置においては、ピクセルあたり１ビットが必要 な時にも、その限られたアドレス構造のために、当該ピクセルについてのすべて のビットの情報の伝達をしなければならなかった。本考案による改良したメモリ 装置においては、カラー表示装置においても、モノクローム表示装置（すなわち １ビットの情報が１ピクセルに影響する装置）の有する機能とスピードを発揮す ることができ、且つ、周知のカラー表示装置（すなわち複数のビット値が１ピク セルに影響する装置）をサポートすることができる。このように本考案の改良メ モリ装置を用いたカラー表示装置は、モノクロームモードと周知のカラーモード の両方で動作することができる。本考案のメモリ装置は第３ポートを有していて 通常フレームバッファメモリに接続している単一のアップデートポートを補佐す る。フレームバッファメモリのビデオリフレッシュポートを無視することによっ て、１セットのアドレスが１セットのデータを選択するという伝統的なニューマ ン構造の原則は修正され、２セットのアドレスが同じセットのデータをアクセス できる。 【００１０】 次に、上に記した説明の概念を理解するためより詳細な説明をする。 以下の説明で“マップ”すなわち“構成する”ということばはメモリに記憶さ れた１ビットと１ピクセルとの関係を示すばかりではなく、１つのピクセルや図 形を示すビットのセットも意味している。この様にここで使用されるマップすな わち構成は、情報の１タイプを１つのピクセルもしくは図形に伝達するためにメ モリ内に記憶された複数のビットやビットのセットを意味している。この様に、 単一ピクセル表示のための２つのタイプの情報を記憶しているメモリは２つの構 成を有している。既に述べた様に、モノクローム表示においては、メモリに記憶 された複数のビット値は、表示スクリーン上で前記ビット数と同数のピクセルに おいて背景（例えば黒）もしくは前景（例えば白）を示す。例えばロジック「１ 」の各ビット値は、ＣＲＴ上の対応するピクセルを前景（白）に表示し、１６ビ ットのワードは、１６の対応するピクセルについて背景か前景かを決定する。こ のような表示法は、背景または前景（ロジック「１」または「０」）を要求する だけのテキスト表示の動作においては十分である。 【００１１】 ＣＲＴ上でカラー表示が望まれる場合には、対応するピクセルの色の表示のた めにロジック「１」および「０」よりも多い情報が必要である。１ピクセルあた り８ビットの情報を有するカラー表示装置においては、色の値が０から２５５の 整数から指定されるデジタル値でメモリアレイに記憶される。表示スクリーン上 に色の表示をするには、カラー値を記憶するメモリ構成はより複雑になる。なぜ なら、複数のピクセルについて背景であるか前景であるかを示す値（以下ワード 値と呼ぶ）と、単一のピクセルのカラーを表わすバイト（以下ピクセル値と呼ぶ ）とを、単一のメモリアレイにディジタル的にマップするためには、ＣＲＴ上の 各ピクセルについて少なくとも８ビット（２⁸ ＝２５６）の情報を、メモリアレ イにマッピングする必要があることになるからである。本考案によれば、背景か 前景かを記憶する同一のメモリアレイでこれらのカラー情報をマップすることが できるので、背景か前景かの区別でよいテキスト（文字）表示を、必要ならば、 カラー表示に加えて利用することができる。 【００１２】 図１には、１２８のメモリセルに記憶された２つの独立した情報のセット（す なわち、ピクセルのカラー情報と背景／前景情報）を含む二重にマップ（構成） されたメモリアレイの一部を概念的の例示する。“メモリセル”という言葉はこ こでは単一ビットを記憶するデジタルメモリ要素を示す。また、図１に関する以 下の説明でデータビットの配列の説明にＸ軸，Ｙ軸の語を使用するが、これらの 言葉は、図１のＸ軸とＹ軸が直交しなければならないことを意味するのではなく て、単なる例示であることを承知されたい。図１においてワード値は複数の行に Ｘ軸に沿ってメモリセルに記憶されており、図１では、行１は１６個のビット０ を記憶しており、行２は１６個のビット１を記憶している。行１に記憶されたビ ットはＣＲＴスクリーン上で１６のとなり合ったピクセルについて背景／前景を 決定し、行２に記憶されたビットは同じ１６のとなり合ったピクセルについて背 景／前景を決定するのに使用できる。この様に行１〜行８のビットは併せて８つ のワード値を有し、各ワードは、ＣＲＴスクリーン上でとなり合った１６個のピ クセルについて背景か前景かをそれぞれ決定できる。図１の同じメモリセルでＺ 軸に沿って記憶された１６の列（０〜１５）は、ＣＲＴスクリーン上の対応する １６個のピクセルのカラーを決定できる。メモリセルの列１において、ロジック ０の最初のビットは、対応する単一ピクセルの前景を表示するたのに使用でき、 また、ＣＲＴスクリーン上の対応するピクセルについて特定の色を指定する８ビ ットピクセルの第１ビットとしても使える。列２のメモリセル１７に記憶された （図ではロジック１の）ビットは、８ビットピクセル値の第２ビットである。す なわち、行１〜８それぞれの左から１番目のビットは、全体で、ＣＲＴスクリー ン上の対応するピクセルについて特定の色を表示する８ビットカラーすなわちピ クセル値を表示している。このようにして、（第１方向のビット構成を定める） ワード値と称される背景／前景の値と、（第２方向のビット構成を定める）ピク セル値と称されるカラー値との何れをも、同一のメモリセルにマップできる。 【００１３】 Ｚ軸に沿う複数のビット（例えば１バイト）を対象としてアドレスすることし か行っていない先行技術で、図１のようなメモリ構成を用いると、白・黒のテキ スト文字を単に表示するにも、Ｘ軸に沿った１６ビットの値を伝達するのに１６ 回の読み出し（あるいは書き込み）動作が必要であった。先行技術に従うと、図 １のＺ軸に沿って読み出すか書き込むバイト値の１６回分それぞれから、Ｘ軸に 沿う行に対応するもの１ビットを選択し、それらを並べることによって初めてＸ 軸に沿った１６ビットの値を決定することができる。この先行技術は重大な欠点 を有していた。Ｘ軸沿いの１６ビットワード値を得るために、１６個のＺ軸沿い のバイト（計１２８ビット）がバスを伝達されなければならないということであ る。伝達される１２８ビットの情報のうち、必要なワード値はたった１６ビット なので、この先行技術は他の方法に比較し動作が遅かった。 【００１４】 本考案は、メモリアレイを２種類にマップできるようにし、ピクセルモードと 呼ばれる１つの軸方向における１メモリサイクルでのメモリアレイのアドレッシ ングと、ワードモードと呼ばれる他の軸方向における１メモリサイクルでのメモ リアレイのアドレッシングとを可能とすることによって、従来の欠点を克服する ものである。図１に示す実施例では、ある特定のピクセルのカラーを示す列１の ピクセル値の書き込み又は読み出し動作が要求されると、Ｚ軸に沿ったピクセル 値の８ビットすべてがアクセスされ伝達される。同様にして、行１に沿ったＸ軸 のワード値が要求されると、そのワード値は１回の読み出し又は書き込み動作に よって伝達される。スクリーン上に対象物を表示する際は、ピクセルによってワ ードモード値のみ、あるいはピクセルモード値のみをメモリに要求できる。本考 案により、デジタルメモリの情報の伝達及び表示スクリーンやその他の出力表示 装置上での表示において、大きな柔軟性、高速性、すぐれた効率が得られる。 【００１５】 図１に示す実施例において、カラーを示す列０〜１５のピクセルバイトは、Ｚ 軸方向の複数のメモリセルに記憶され、各ピクセルバイトがＣＲＴスクリーン上 のある特定のピクセルに対応するので、メモリに記憶されたピクセル値はＺ軸に 沿って深さ方向に伸びるマトリックスを作ることは周知の通りである。本考案で は、図２に示す様に、ワード値即ちＸ軸方向の値を、複数の平面を含むマトリッ クスに形成できる。その各平面はＣＲＴスクリーンの表面を示している。図１に 示す各平面のワード値は、Ｘ軸に沿った行に記憶され、ピクセルバイトは図３に 示す様にＺ軸に沿ってワード平面の深さ方向に伸びている。この様に、本考案は メモリの３次元マトリックスを確立し、供給されたデータの伝達がこのマトリッ クス内で効率的に行われるのである。 【００１６】 【考案の概要】 本考案の目的は、メモリセルのＸ軸に沿って記憶されたデジタル値とメモリセ ルのＺ軸に沿って記憶されたデジタル値とをアクセスできるよう改良されたメモ リ装置を提供することである。 本考案のメモリは、２つのビット構成（すなわちマップ）を有し、両方のビッ ト構成について同一のメモリセル群を利用するものであり、Ｘ方向の値とＺ方向 の値とにマップでき、１メモリサイクル動作でアドレスできアクセスできるメモ リである。そのため、本考案は、ＣＲＴ表示用の画像を定める少なくとも２つの ビット構成（すなわちマップ）においてデータを記憶するための改良されたメモ リ装置に関するものである。本考案のメモリ装置は、ビット構成（すなわちマッ プ）でデータを記憶するフレームバッファメモリを有する。ビット構成は、第１ 方向のビット構成と第２方向のビット構成とを含む。概念的には、フレームバッ ファメモリは３次元のマトリックスに構成され、第１方向のビット構成はＸ軸に 沿っていて複数の平面それぞれに並び、それらの平面は、Ｚ軸方向に沿って重な り、第２方向のビット構成はＺ軸に沿っている。本考案では、この様にして、フ レームバッファ内の１つのメモリセルがＸ軸方向の１つ“値”の一部か又はＺ軸 方向の１つの“値”の一部としてアドレスされるので、１メモリサイクル動作に おいて、Ｘ軸に沿った第１方向のビット構成の全ての値か、Ｚ軸に沿った第２方 向のビット構成の全ての値が伝達され得る。 【００１７】 【実施例】 本考案のメモリ装置は、ＣＲＴスクリーン上にグラフィックスを表示するのに 必要なデータを高速で生じるデジタル計算機に適するものである。以下の説明で は、本考案の十分な理解のためにメモリ容量のような具体的な数値やデータパス などにも言及する。しかし、当業者にはこれらの詳細内容が本考案の実施に必要 でないことは周知の通りである。本考案を不必要にあいまいにしないために周知 の回路等については単にブロック図で示す。 【００１８】 図１は、８×１６のメモリセルのブロックの２次元の概念図である。標準メモ リにはこのようなブロックが何千も含まれる。これらのブロックが３次元マトリ ックスに構成されて、カラーＣＲＴスクリーンに物理的に対応させれば有利であ る。本考案は２次元メモリを、３次元マトリックスのメモリに構成してＣＲＴス クリーンに対応させる、アドレス技術に関する。 図２は、本考案によるワードモード構成（アドレッシング）を示しており、８ つのワード平面（Ａ〜Ｈ）がある。各ワード平面は、ＣＲＴスクリーンのマップ を表しており、１ビット深さを有する。典型的には、１本の走査線に１０２４の ピクセルがあり、グラフィックスカラーＣＲＴには１０２４本の走査線があるの で、フレームバッファメモリの各ワード平面には約１００万ビット（１２８Ｋバ イト）が必要である。従って、８枚のワード平面Ａ−Ｈには、Ｘ軸方向に約１０ ０万バイトが記憶される。本実施例においては、各ワード平面のデイメンション は１０２４ビット×１０２４ビットである。図２のワード平面Ａのワード値の第 １ビット値０は、カラーＣＲＴモニタ４５のピクセル値０が背景を示すか前景を 示すかを決定している。図２に示す様に、積み重なった８枚のワード平面はＡ〜 Ｈと名付けられている。このように複数（ここでは８）の平面があるので（各平 面は１ビットの深さ）Ｚ軸に沿っては複数ビットのピクセル値を記憶でき、そう する場合には本実施例では全部で８ビット深さとなる。本考案の精神から逸脱す ることなくピクセル当たりのビット値を増加減少できる。 【００１９】 図３はピクセルモード構成（アドレッシング）を示している。図３のブロック は概念的に図２に示した８つのワード平面と同じものを示しているが、ここでは Ｚ軸方向のピクセルバイトのみを説明しているので、Ｚ軸に沿って記憶されてい るピクセルバイトが固体ボックス状マトリックスとして表示されており、ピクセ ル情報はＺ軸に沿った深さを有する。本実施例では、図３に示す様にＺ軸に沿っ て８ビットバイトで構成されており、これによってカラーモニタ１５の対応する ピクセルの特定のカラーが決定される。図３のピクセルバイト０は、カラーモニ タ１５のピクセル番号０に表示されるカラーを決定する。この様に、図２及び図 ３は、同一メモリセル上に記憶できる２種のビット構成、すなわちビットマップ を表示したものであり、メモリセルの３次元表示は、表示モニタ１５に対応、す なわち、８つのワード平面の各表面がモニタ１５のスクリーンに対応し、メモリ アレイのＺ軸がカラーモニタ１５のスクリーンの各ピクセルのカラー及びその輝 度の変化に対応している。 【００２０】 本考案は、図２のワード平面Ａ−Ｈに記憶されたＸ軸方向バイトは必要な時に メモリの１サイクル動作で伝達され（すなわち書き込みまたは読み出し）、同様 にＺ軸方向のバイトは、必要な時に、メモリの１サイクルの動作で伝達されると いう画期的なアドレッシング手法を提供する。 【００２１】 この様に本考案はメモリの３次元マトリックスを確立し、このマトリックス内 でデータを効率的に伝達する方法を提供する。次に、この様な３次元メモリ構成 のための装置の詳細を説明するが、前述した説明は本考案の可能な実施例の一例 であり、データバス幅を広くしたり、メモリ容量の大きくできる。また、図２と 図３に示されたＸ軸とＺ軸は直交する必要がないことも明らかであろう。 【００２２】 図４は、改良されたメモリ装置の全体のブロック図を示す。２重ポートフレー ムバッファメモリ１０の第１ポート６０に接続されたフレームバッファバス４６ に、ＶＭＥバス４５を介してデータは与えられ、ＶＭＥバス４５とフレームバッ ファ１０との間でデータ伝送がなされる。フレームバッファ１０の第２ポート４ ７は、カラーモニタ１５上に要求された画像を表示するための最終的なデータを 出力する。フレームバッファメモリの第１ポート６０は、ワードモードのデータ 伝送部としても、ピクセルモードのデータ伝送部としても使用される。ＶＭＥバ スマスター装置（すなわちＣＰＵ）は、ＶＭＥバス４５を通してフレームバッフ ァ１０に書き込んだり同バッファから読み出したりできる。最も通常のバスマス ター装置はフレームバッファ１０を駆動するために使用され、ローカルＣＰＵ５ ０、グラフィック加速装置２５、ネットワーク制御装置５５、記憶ディスク３１ を使用すディスク制御装置３０が使用される。この実施例において、主メモリ２ ０は、ローカルバス５７によってＣＰＵ５０に接続され、ＣＰＵ５０で使用され る情報を保有している。この実施例では、ＣＰＵ５０はコマンドを発生し、それ により、フレームバッファ１０に書き込みをしたり、記憶されているデータを読 み出したりしてモニタ１５上に要求される画像を表示する。本考案の典型的な構 成では、ワークステーションは、ＶＭＥバックプレイン（ＶＭＥバス４５を構成 するハードウェア）、ホストシステムＣＰＵ５０、主メモリ２０、フレームバッ ファメモリ１０、そしてネットワーク制御装置５５とを備える。グラフィック加 速装置２５とローカルディスクインターフェース３０と３１とは装置に接続して 使用できるが、それらの必要は、ネットワーク制御装置５５によりＥＴＨＥＲＮ ＥＴ４０に接続された他の機器でも満たされる。フレームバッファ１０は、ダイ ナミックランダムアクセスメモリチップ（ＤＲＡＭ）から成るメモリ装置とする ことができる。 【００２３】 図５は、本考案のメモリ装置の機能ブロック図のさらに詳細を示している。Ｖ ＭＥバス４５は、物理的アドレスを０〜１６メガバイトの範囲で伝達する。ＶＭ Ｅバス４５により、ピクセルモード値またはワードモード値を示すデータも伝送 される。本実施例におけるＶＭＥバス４５は、１回の動作で１６データビットと ２４アドレスビットを伝達する。ローカルＣＰＵ５０は、２４アドレスビットと １６データビットを出力する。アドレスビットＡ２２とＡ２３（１６進法）とは アドレスストローブと共に、ＣＰＵ５０からＶＭＥバス４５を通しＶＭＥ制御ロ ジック５６に伝達される。アドレスビットＡ２２とＡ２３上のプリセット値は、 アドレスストローブと共働して、ＶＭＥ制御ロジック５６の出力部でサイクル開 始ストローブを開始する。サイクル開始ストローブは、メモリ制御装置１０５へ 伝達され、このメモリ制御装置１０５はフレームバッファ１０のメモリサイクル 動作を開始する。サイクル開始ストローブは、メモリ制御装置１０５において後 述する行アドレスストローブ（ＲＡＳ）を開始する。メモリサイクル動作の最後 には、メモリ制御装置１０５は、サイクル終了ストローブをＶＭＥ制御ロジック ５６へ伝達する。この時ＶＭＥ制御ロジック５６は、伝送アクノリッジストロー ブを開始し、そのストローブはＶＭＥバス４５を通ってＣＰＵ５０へ伝達され、 ＣＰＵ５０にメモリサイクルが完了し新メモリサイクルを開始できることを伝え る。 【００２４】 メモリ制御装置１０５は、幾つかの制御ストローブをフレームバッファ１０と データマルチプレクサ（すなわちデータドライバ）９０及び８５に出力する。デ ータマルチプレクサ９０及び８５とフレームバッファ１０におけるこれらのスト ローブの動作の理解のために図６，図７，図８、そして図５を参照する。 【００２５】 図６，図７，図８は、フレームバッファ１０，ピクセルモードデータマルチプ レクサ８５，ワードモードデータマルチプレクサ９０の回路の詳細を示す。図６ は１２８個の（６４Ｋ）ＤＲＡＭチップを有するフレームバッファメモリ１０を 示しており、図７は１６個のトランシーバーの第１セット（Ｉ〜ＸＶＩ）を有す るピクセルモードデータマルチプレクサ８５を示しており、図８は１６個のトラ ンシーバーの第２セット（ＸＶＩＩ〜ＸＸＸＩＩ）を有するワードモードデータ マルチプレクサ９０を示している。図７と図８のトランシーバーは、たとえばテ キサスインスツルメント社の７４ＡＬＳ２４５なるＩＣのようなオクタルＩＣか ら成る。これらのトランシーバーは、データを、フレームバッファメモリ１０か らＶＭＥバス４５へ、またはＶＭＥバス４５からフレームバッファメモリ１０へ と伝達する。読み／書き（Ｒ／Ｗ）制御線１２５は、ピクセルモードデータマル チプレクサ８５のトランシーバーとワードモードデータマルチプレクサ９０のト ランシーバーとに接続されている。Ｒ／Ｗ制御線１２５は、ＣＰＵ５０が出力し た読み／書き制御信号をＶＭＥバス４５を通して受け、Ｒ／Ｗ制御信号は、ワー ドモードデータマルチプレクサ９０のトランシーバー（ＸＶＩＩ〜ＸＸＸＩＩ） と、ピクセルモードデータマルチプレクサ８５のトランシーバー（Ｉ〜ＸＶＩ） でのデータ伝達の向きを制御する。ピクセルモードデータマルチプレクサ８５の トランシーバーは、アドレスビットＡ２０が高いロジックの場合に動作し、ワー ドモードデータマルチプレクサ９０のトランシーバーはアドレスビットＡ２０が 低いロジック値の場合に動作する。 【００２６】 本実施例では、フレームバッファ１０は、図６に示す様に１２８個の（６４Ｋ の）ＤＲＡＭチップから構成され、８行（各行に１６個のＤＲＡＭチップ、たと えばＤＲＡＭ行１とＤＲＡＭ行８を参照）、１６列（各列に８個のＤＲＡＭチッ プ、たとえばＤＲＡＭ列０とＤＲＡＭ列１５を参照）から成る。本実施例では、 フレームバッファ１０の記憶容量は約１メガバイトであるが、より大きいあるい は小さい記憶容量のメモリも使用できる。 【００２７】 図２や図３に示されるメモリ構成を有するフレームバッファ１０の特定のＤＲ ＡＭチップ列や特定のＤＲＡＭチップ行を選択的に読み出したり書き込むことを １メモリサイクル動作で行って、Ｘ軸方向のワード値やＺ軸方向のピクセル（カ ラー）値を伝達する。これは、次の信号を選択的に送ることによって行われる。 すなわち、１６の列アドレスストローブ（ＣＡＳ）、フレームバッファメモリ１ ０への８つの書き込み可能ストローブ（ＷＥ）、ピクセルモードデータマルチプ レクサ８５への８つの選択ＤＲＡＭ列信号（ＳＤＣ）、ワードモードデータマル チプレクサ９０への８つの選択ＤＲＡＭ列信号（ＳＤＲ）を選択的に送ることに よって行われる。それらの信号はすべてメモリ制御装置１０５から送出される。 さらに、物理的アドレスが、ワードモードアドレスマルチプレクサ８０とピクセ ルモードアドレスマルチプレクサ７５によって、それぞれ伝達される。ＳＤＣ信 号は、ピクセルモードデータマルチプレクサ８５のピクセルモードトランシーバ ーＩ〜ＸＶＩを選択的にイネーブルし、一方、ＳＤＲ信号は、ワードモードマル チプレクサ９０のワードモードトランシーバーＸＶＩＩ〜ＸＸＸＩＩを選択的に イネーブルする。ＲＡＳとＣＡＳの目的は周知の通りであり、それらが必要であ ることは言うまでもない。アドレスビットＡ１，Ａ２，Ａ３のプリセット値と２ つのデータストローブ（上部データストローブと下部データストローブ）とによ り、必要とされるＣＡＳ信号の選択的な送出がメモリ制御装置１０５において行 われる。一方、アドレスビットＡ１７，Ａ１８，Ａ１９のプリセット値により、 メモリ制御装置１０５が、ＷＥ信号を選択的にイネーブルする。アドレスビット Ａ１，Ａ２，Ａ３のプリセット値により、８つのＳＤＣ信号の１つかすべてを伝 達することが行われ、一方アドレスビットＡ１７，Ａ１８，Ａ１９により、ＳＤ Ｒ信号の１つかすべてを伝達することが行われる。フレームバッファ１０の１２ ８のＤＲＡＭチップは、読み，書き両方の動作においてメモリ制御装置１０５か ら伝達される行アドレスストローブ（ＲＡＳ）を受信する。ＲＡＳ信号は、前述 した様に、メモリ制御装置１０５がＶＭＥ制御ロジック５６から伝達されたサイ クル開始ストローブを受信した時に出力される。 【００２８】 ワードモード伝達はアドレスビットＡ２０が低い時に行うことができ、ピクセ ルモード伝達は、アドレスビットＡ２０が高い時に行うことができる。次にワー ドモード読み込み動作について説明する。ワードモード読み込み動作時は、フレ ームバッファ１０の１２８個のすべてのＤＲＡＭチップは、ＲＡＳ信号とＣＡＳ 信号を受信する。本実施例では、フレームバッファバス４６は１２６データビッ トの幅であり、一方、先に述べた様にＶＭＥバス４５はたった１６データビット の幅である。ワードモードデータマルチプレクサ８５の１６個のワードモードデ ータトランシーバー（ＸＶＩＩ〜ＸＸＸＩＩ）のうち２つのトランシーバーだけ が、メモリ制御装置１０５から出力される８つのＳＤＲ信号のうちの１つによっ て動作する。８つのＳＤＲ信号中からの選択すべき１つは、ＣＰＵ５０で出力さ れＶＭＥバス４５を通ってメモリ制御装置１０５へ伝達されたアドレスビットＡ １７，Ａ１８，Ａ１９のプリセット値によって決定される。１つのＳＤＲ信号に よってイネーブルされた２つのトランシーバーは、フレームバッファバス４６の １２８ビット幅の（フレームバッファからの）読み出しデータを、ＶＭＥバス４ ５の１６ビット幅へマルチプレックス操作をする。たとえば図８を参照すると、 読みだし制御信号がＲ／Ｗ線１２５を通して伝達され、ワードモードトランシー バー２，１において、トランシーバー線１３４を伝達された選択ＤＲＡＭ列信号 （ＳＤＲ）の１つと同時に受信されると、データビットＤ１５−Ｄ０８がＤＲＡ Ｍ行１の（左から右へ向って）最初の８つのＤＲＡＭチップから伝達され、一方 データビットＤ０７−Ｄ０がＤＲＡＭ行１の次の８つのＤＲＡＭチップから伝達 される。この様に、２組の８ビットワード値が１回の読み出し動作によって伝達 される。残りのワードモードトランシーバーＸＶＩＶ〜ＸＸＸＩＩも同様にして 、対応するトランシーバー線（１３５〜１４１）が（メモリ制御装置１０５から の）ＳＤＲ信号を受信すると、それぞれ動作する。 【００２９】 次にワードモード書き込み動作について説明する。ワードモード書き込み動作 においては、書き込み信号がＲ／Ｗ制御信号１２５に出され、図８のすべてのワ ードモードデータトランシーバーＸＶＩＩ〜ＸＸＸＩＩは、それらのトランシー バー線１３４〜１４１における８つのＳＤＲ信号（メモリ制御装置１０５から出 力され、アドレスビットＡ１７、Ａ１８、Ａ１９のプリセット値によって決定さ れる）のすべてがフレームバッファ１０へ伝達された時に動作する。この様に、 ＣＰＵ５０によって出力されたＶＭＥバス４５データ線Ｄ１５−Ｄ００を通して 伝達される１６ビットのデータは、これらのトランシーバーによって二重化され フレームバッファ１０の各ＤＲＡＭ列へ伝達される。また前に述べた様に、書き 込み動作においては、すべてのＤＲＡＭチップがＲＡＳ信号を受信する。この信 号とほとんど同時にＣＰＵ５０は、アドレスビットＡ１９，Ａ１８，Ａ１７を送 出し、図６の８つのＤＲＡＭチップ行のうち要求された１つへ、８つの書き込み 可能ストローブ（ＷＥ）のうちの１つを、メモリ制御路装置１０５から出力させ る。このため、要求された当該ＤＲＡＭチップ行のみが書き込まれる。ＣＰＵ５ ０は、２つのデータストローブ〔下部データストローブ（ＬＤＳ）と上部データ ストローブ（ＵＤＳ）〕がメモリ制御装置１０５に伝達され、それらにより、存 在しないアドレスビット（Ａ０）の値がコード化され、８ビットメモリサイクル もしくは１６ビットメモリサイクルの伝送が選択される。かくして、もしメモリ 制御装置１０５でＵＤＳが出されると、最初の８データビットが、ＶＭＥデータ ビット線Ｄ１５−Ｄ０８からフレームバッファ１０のＤＲＡＭチップへと伝達さ れ、もしＬＤＳが出されると、２番目の８データビットがＶＭＥデータビット線 Ｄ０７−Ｄ００からフレームバッファ１０のＤＲＡＭチップへと伝達される。本 実施例においては、データビットＤ１５が最上位ビットであり、データビットＤ ００が最下位ビットである。ＵＤＳが出されると、メモリ制御装置１０５では１ ６のＣＡＳ信号の最初の８つがＤＲＡＭ列０−７（左から右へ数える）へ伝達さ れ、ＬＤＳが出されるとメモリ制御装置１０５では１６のＣＡＳ信号の２番目の ８つがＤＲＡＭ列８−１５（左から右へ数える）へ伝達される。しかし、ＣＡＳ ストローブとＷＥストローブの双方を受信したＤＲＡＭチップのみ、が書き込ま れる。 【００３０】 次にピクセルモードの読み出し動作について説明する。ピクセルモードの読み 出し動作はワードモードの読み出しと同様に、図７のすべてのＤＲＡＭチップが ＲＡＳ信号とＣＡＳ信号とを受信する。メモリ制御装置１０５は、図７に示す１ ６個のピクセルモードデータマルチプレクサ８５のトランシーバー（Ｉ〜ＸＶＩ ）の２つを動作させるよう、８つの選択ＤＲＡＭ列（ＳＤＣ）信号のうち１つを 送出し、それによって、１２８ビットのフレームバッファメモリバス４６からＶ ＭＥバス４５のバスデータ線Ｄ１５−Ｄ００へと、１回にデータの１６ビットを ８：１の割合でマルチプレックス操作をして伝達する。 【００３１】 たとえば、トランシーバー線１２６上の（メモリ制御装置１０５においてアド レスビットＡ１，Ａ２，Ａ３のプリセット値によって決定される）８つの選択Ｄ ＲＡＭ列信号（ＳＤＣ）を受信するのと同時に、読み出し信号がＲ／Ｗ制御線１ ２５で受信された時には、図７のピクセルモードトランシーバーＩはデータビッ トＤ１５−Ｄ００８をＤＲＡＭ列０のＤＲＡＭチップから伝達し、一方、ピクセ ルモードトランシーバーＩＩは、データビットＤ００７−Ｄ００をＤＲＡＭ列１ のＤＲＡＭチップから伝達する。データビットＤ１５−Ｄ００８は８ビットのピ クセルバイトであり、一方、Ｄ００７−Ｄ００は同様に他の８ビットのピクセル バイトである。この様にして、２組の８ビットのピクセルバイトが１回の動作で 伝達される。 【００３２】 残りのピクセルモードトランシーバー（ＩＩＩ〜ＸＶＩ）は、対応するトラン シーバー線（１２７〜１３３）がそれぞれのＳＤＣ信号（メモリ制御装置１０５ が出力）を受信した時に動作できる。 【００３３】 次にピクセルモードの書き込み動作について説明する。ピクセルモード書き込 み動作では、ピクセルモードマルチプレクサ８５のすべてのピクセルモードデー タトランシーバーＩ〜ＸＶＩは、メモリ制御装置１０５から出力される８個のＳ ＤＣ信号すべてでイネーブルされる。ＣＰＵ５０によってＶＭＥバス４５上に置 かれたデータビットＤ１５−Ｄ０８は、ピクセルモードトランシーバーＩ〜ＸＶ Ｉを介してフレームバッファ１０のＤＲＡＭチップの偶数列（左から右へ）０， ２，４，６，８，１０，１２，１４へ伝達される。ＣＰＵ５０によってＶＭＥバ ス４５上に置かれたデータビットＤ０７−Ｄ００は、同様にしてフレームバッフ ァ１０のＤＲＡＭチップの奇数列（左から右へと）１，３，５，７，９，１１， １３，１５へ伝達される。ワードモードの書き込みサイクルとも同様に、すべて のＤＲＡＭチップがＲＡＳ信号を受信する。しかしながら、ワードモード書き込 みサイクルとは異なって、８個のすべての書き込み可能ストローブ（ＷＥ）がメ モリ制御装置１０５からフレームバッファ１０のすべてのＤＲＡＭチップに伝達 され、他方、１６のアドレスストローブ（ＣＡＳ）のうちの１または２つがメモ リ制御装置１０５から伝達される。メモリ制御装置１０５から選択的に出力され るＳＤＲ信号はアドレスビットＡ１，Ａ２，Ａ３の値によって決まる。アドレス ビットＡ０３，Ａ０２，Ａ０１，そしてデータストローブＬＤＳ及びＵＤＳは、 ＣＰＵ５０によってＶＭＥバス４５上に置かれ、メモリ制御装置１０５で受信さ れ、前に述べた様に、それらの信号は書き込みサイクル中、フレームバッファ１ ０へ要求された１つか２つのＣＡＳ信号を送出させる。ＵＤＳとＬＤＳの両方が 同時にメモリ制御装置１０５でアサートされた時には１６のＣＡＳ信号のうちの ２つがメモリ制御装置１０５によってフレームバッファ１０へ伝達され、また、 ＵＤＳかＬＤＳのどちらかがアサートされた時にはＣＡＳ信号の１つのみが伝達 される。ワードモード書き込み動作のように、ＣＡＳとＷＥを受信したＤＲＡＭ チップのみが書き込まれる。さらに、ＵＤＳかＬＤＳの何れかが、メモリサイク ル動作の開始前にはメモリ制御装置１０５になければならない。 【００３４】 ピクセルモード読み／書き動作に関連し、ＣＰＵ５０によってＶＭＥバス４５ に置かれているアドレスビットＡ１９−Ａ４は、ピクセルモードアドレスマルチ プレクサ（すなわちアドレスドライバ）７５で受信される。アドレスビットＡ２ ０のロジックが高いと、ピクセルモードアドレスマルチプレクサ７５は、アドレ ス（アドレスビットＡ１９−Ａ４のロジック値によって決まる）を、フレームバ ッファ１０に伝達し、メモリ制御装置１０５によって出力された１６個のＣＡＳ の１つか２つと共働して、フレームバッファ１０内の選択されたＺ軸方向のピク セルバイトの位置を選択する。そのピクセルバイトの位置は、カラーモニタ１５ 上のピクセルに対応している。そのメモリ位置に記憶されたデータは、カラーモ ニタ１５上のピクセルに対応するためのカラー値を含んでいる。 【００３５】 同様にワードモード読み／書き動作に関連して、アドレスビットＡ１６−Ａ１ はワードモードアドレスマルチプレクサ８０で受信され、アドレスビットＡ２０ がロジック低である時は、マルチプレクサ８０はアドレスをフレームバッファ１ ０へ伝達し、メモリ制御装置１０５によって出力される８つのＷＥストローブの １つと共働して、フレームバッファ１０内のＸ軸方向のワード位置を選択する。 そのワード値は、カラーモニタ１５のいくつかの対応するピクセルにおいて前景 ／背景を決める。 【００３６】 フレームバッファ１０の出力は、そのピクセルバイトに対応したカラーを決め るためのカラーマップ９５に接続され、デジタル−アナログの赤，緑，青のドラ イバ／コンバータ１２０を駆動してモニタ１５の所定のピクセルのカラーを定め る。また、所望によりフレームバッファメモリ９９を、図５に示す様に装置に組 み込むことができる。フレームバッファメモリ９９は、フレームバッファメモリ １０と同じ方法でアドレスされる。トグル操作を使用して、フレームバッファ９ ９の書き込み中に、フレームバッファ１０の読み出しができ、その逆も行える。 “ラスターＯＰ”あるいは“ビットＢＬＴ”プロセッサー１４０も図５に示す様 にワードモードデータマルチプレクサ９０とピクセルモードデータマルチプレク サ８５とフレームバッファメモリ１０の出力との間に接続されている。“ラスタ ーＯＰ”もしくは“ビットＢＬＴ”はコンピュータグラフィックスの分野では周 知であり、アメリカ合衆国カリフォルニア州９５１３１サンノゼ，マッケイドラ イブ１１０９所在のＶＬＳＩテクノロジイ社（ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ）から“ＶＬ１６１６０”として商品化されている。ラスターＯＰプロセッサは また、ニューマン氏とスプロール氏による「対話型コンピュータグラフィックス の基礎」（“Principles of Interactive Computer Graphics”） （著作権１９ ７９，１９７３．マグローヒル社刊）で十分に解説されている。ラスターＯＰ１ ４０は、フレームバッファ１０もしくは選択フレームバッファ９９での古いデー タ内容と新しいデータ内容の間の“ＯＲ”／“ＸＯＲ”動作のようなブール演算 を行い、それによって、ＣＰＵ５０によって開始される１命令サイクルに応じて フレームバッファ１０もしくは選択フレームバッファ９９に対しいくつかの書き 込みもしくは読み出し動作の開始を行える。ラスターＯＰプロセッサ１４０は、 １２８ビットのデータ幅で動作し、ピクセルデータをフレームバッファ１０の１ ６個のとなり合ったピクセルバイト位置に一斉に伝達するために使用されるか又 は１６のＸ軸方向のバイトをフレームバッファ１０のすべてのワード平面に一斉 に伝達して記憶させるために使用される。 【００３７】 ピクセルバイトをフレームバッファ１０に書き込む際は、平面ごとに書き込む 必要のないピクセルバイトを最高８ビットまで隠すためにマスク７０が使用され る。たとえば、もし４ピクセルビットのみがフレームバッファ１０のピクセル位 置に書き込むために必要なら、マスク７０によりフレームバッファ１０において ピクセルビット４つを隠すことによってそれらの書き込みを防止できる。 【００３８】 実施例として、主ＣＰＵ５０に接続されるくつかの装置の組み合わせを説明し た。しかし、本考案が主ＣＰＵに直接接続した単一のモノリーシック集積回路と して製作できることも明らかである。また本考案の実施例においてはＶＭＥバス ４５は１６ビットのデータ幅としたが、この値が実行可能な一例であり、ビット 幅のより広いデータバスやより密集したＤＲＡＭチップや、より分解能の高いス クリーンを使用することができるのは言うまでもない。 【００３９】 また、本考案の改良されたメモリ構成は、説明のためにグラフィックス装置で 実施されるものとして開示したが、本考案のメモリ構成は他のデジタル計算機シ ステムに使用しても有益であることは明らかである。

【図面の簡単な説明】 【図１】 メモリ列の１２８のメモリセルの概念図を示
す。 【図２】 フレームバッファメモリ内の８ビットバイト
位置へのワードモードアドレスの対応を示す図である。 【図３】 フレームバッファメモリ内の８ビットバイト
位置へのピクセルモードアドレスの対応を示す図であ
る。 【図４】 グラフィック表示装置用のメモリ構成の機能
ブロック図である。 【図５】 メモリ構成の装置の機能ブロック図である。 【図６】 フレームバッファメモリのチップ配列を示す
図である。 【図７】 ピクセルモードのデータマルチプレクサ回路
図である。 【図８】 ワードモードのデータマルチプレクサの回路
図である。 【符号の説明】 １０・・・フレームバッファ、 １５・・・カラーモ
ニタ、２０・・・主メモリ、 ４５・・・Ｖ
ＭＥバス、５０・・・ＣＰＵ、７５・・・ピクセルモー
ドアドレスマルチプレクサ、８０・・・ワードモードア
ドレスマルチプレクサ、８５・・・ピクセルモードデー
タマルチプレクサ、９０・・・ワードモードデータマル
チプレクサ、１０５・・・メモリ制御装置。

Claims (1)

1. 【実用新案登録請求の範囲】 映像を形成する複数の表示ピクセルを有する表示器を含
   むコンピュータ表示システムに使用するためのメモリ装
   置であって、 ３次元マトリックスに構成された複数の選択的にアドレ
   ス可能なメモリセルを有するフレームバッファメモリに
   して、上記メモリセルは、対応する表示ピクセルの選択
   された特性を定義するデータビットをそれぞれ記憶で
   き、前記マトリクスは、複数のメモリセルをそれぞれ含
   む複数のＸＹ平面を、Ｚ軸方向に積み重ねて構成され、
   ＸＹ平面それぞれのメモリセルは前記表示器のピクセル
   と１対１に対応しており、各ＸＹ平面に、複数のデータ
   ビットをそれぞれ含む第１のデータユニットをＸ軸方向
   に沿って保持でき、且つ、複数のデータビットをそれぞ
   れ含む第２のデータユニットをＺ軸方向に沿って保持で
   きる、フレームバッファメモリと、 このフレームバッファメモリに結合し、そのメモリセル
   から選択的に１メモリサイクルで、第１の複数のデータ
   ユニットおよび第２の複数のデータユニットの何れかか
   ら選択した１つのデータユニットを読み出す動作と、前
   記メモリセルから選択的に１メモリサイクルで、上記第
   １及び第２の複数のデータユニットの何れかから選択さ
   れた１つのデータユニットを書き込む動作とを、選択的
   に行う読出し書込み手段を備え、 前記読出し書込み手段に結合し、前記第１及び第２のデ
   ータユニットへのアクセス動作の一方を選択する制御信
   号を生成する制御論理手段を備え、 この読出し書込み手段には、前記フレームバッファメモ
   リに結合して上記フレームバッファメモリに対して、前
   記フレームバッファメモリの第１の所定のセグメント内
   における第１のデータユニットについての第１のアドレ
   ス信号を発生する第１のアドレスドライバが設けられ、 前記制御論理手段には: 読出し時には、前記第１のアド
   レス信号に応じて、第１の複数のフレームバッファ・イ
   ネーブル信号を前記フレームバッファに対して発生し
   て、前記フレームバッファメモリの第１の所定のセグメ
   ントをイネーブル状態になし; 書き込み時には、前記第
   １のアドレス信号に応じて、書き込みイネーブル信号お
   よび第１の複数のフレームバッファ・イネーブル信号を
   発生して、前記フレームバッファメモリの第１の所定の
   セグメントを書き込みイネーブルにして書き込みを可能
   にする、手段が設けられ、 前記読出し書込み手段には、前記フレームバッファメモ
   リに結合され、読出し時には前記第１のアドレス信号お
   よび前記フレームバッファ・イネーブル信号に応じて、
   書き込み時には前記第１のアドレス信号に応じて、所望
   の第１のデータユニットを出力する、第１のデータドラ
   イバが設けられ、 前記読出し書込み手段には、前記フレームバッファメモ
   リに結合してそれに対して、前記フレームバッファメモ
   リの第２の所定のセグメント内における前記第２のデー
   タユニットの第２のアドレス信号を発生する第２のアド
   レスドライバが設けられ、 前記制御論理手段には: 読出し時には、前記第２のアド
   レス信号に応じて、第２の複数のフレームバッファ・イ
   ネーブル信号を前記フレームバッファに対して発生し
   て、前記フレームバッファメモリの第２の所定のセグメ
   ントをイネーブル状態になし; 書き込み時には、前記第
   ２のアドレス信号に応じて、書き込みイネーブル信号お
   よび第２の複数のフレームバッファ・イネーブル信号を
   前記フレームバッファに対して発生して、前記フレーム
   バッファメモリの第２の所定のセグメントをイネーブル
   状態にして書き込みを可能とする、手段が設けられ;前
   記読出し書込み手段には、前記フレームバッファメモリ
   に結合され、読出し時には前記第２のアドレス信号およ
   び前記フレームバッファ・イネーブル信号に応じて、書
   き込み時には前記第２のアドレス信号および前記フレー
   ムバッファ・イネーブル信号に応じて、所望の第２のデ
   ータユニットを出力する、第２のデータドライバが設け
   られており、 もって、読出し時には、第１または第２のデータユニッ
   トが、第１または第２のアドレス信号ならびに第１また
   は第２のフレームバッファ・イネーブル信号に応じて読
   出され、書き込み時には、第１または第２のデータユニ
   ットが、第１または第２のアドレス信号，第１または第
   ２のフレームバッファ・イネーブル信号，書き込みイネ
   ーブル信号で定まるメモリ位置に、第１または第２のデ
   ータドライバにより書込まれる、ことを特徴とするメモ
   リ装置。