FR2589601A1

FR2589601A1 - Organisation de memoire notamment pour systeme d'affichage a ordinateur et procede d'organisation

Info

Publication number: FR2589601A1
Application number: FR8609466A
Authority: FR
Inventors: Peter W Costello
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1985-10-30
Filing date: 1986-06-30
Publication date: 1987-05-07
Anticipated expiration: 2006-06-30
Also published as: JPH08896U; GB2182468A; GB8612944D0; DE3636394A1; HK98490A; JPS62106581A; US4745407A; FR2589601B1; JP2517123Y2; DE3636394C2; GB2182468B

Abstract

LA PRESENTE INVENTION CONCERNE UNE ORGANISATION DE MEMOIRE AMELIOREE DESTINEE A ETRE UTILISEE DANS UN SYSTEME D'AFFICHAGE COMPRENANT UNE PLURALITE D'ELEMENTS D'IMAGE (PIXELS). SELON L'INVENTION, IL EST PREVU UNE MEMOIRE TAMPON DE TRAME 10 COMPRENANT UNE PLURALITE DE CELLULES MEMOIRE ORGANISEES EN MATRICE, CETTE MEMOIRE COMPRENANT DES PREMIERE ET SECONDE CARTES DANS LESQUELLES LES CONTENUS DES CARTES CORRESPONDENT AU PIXEL ET DEFINISSENT DES CARACTERISTIQUES DES PIXELS, CES CARTES ETANT DEFINIES SELON DEUX COORDONNEES DU RESEAU. LES CARTES MULTIPLES PEUVENT ETRE DEFINIES EN UN RESEAU DE CELLULES MEMOIRE, CHACUNE DES CARTES FOURNISSANT DES CARACTERISTIQUES DIFFERENTES POUR LES PIXELS DE L'AFFICHAGE.

Description

La présente invention concerne le domaine des mémoires d'ordinateur et

plus particulièrement un appareil et des procédés

améliorés en ce qui concerne une organisation de mémoire.

Dans les systèmes d'ordinateurs, il est tout à fait courant de représenter et de convoyer des informations vers l'uti- lisateur par des images qui sont produites numériquement. Ces images peuvknt prendre diverses formes, par exemple des caractères

alpha-numériques, des graphiques ou des représentations pictogra-

phiques d'objets à trois dimensions. Dans de nombreuses appli-

cations, les images numériques sont convoyées vers un utilisateur sur un dispositif d'affichage, tel qu'un tube à rayons cathodiques

(CRT) couleur à balayage de trame, une imprimante ou analogue.

Typiquement les images à afficher sont mémorisées ou produites

sous forme numérique, traitées et ensuite affichées.

Dans des systèmes d'affichage à balayage de trame, un CRT est utilisé et comprend une pluralité d'éléments d'affichage couramment désignés par le terme "pixel" qui sont disposés selon des lignes de balayage de trame comme cela est courant dans la technique. Chaque pixel correspond à une valeur numérique de bit unique pour représenter un premier plan ou un fond (comme dans un système d'affichage monochrome) ou à une valeur numérique à plusieurs bits pour représenter une couleur (comme dans un système d'affichage couleur). Les mémoires utilisées pour mémoriser les représentations de chaque pixel constituant une image sont connues sous l'appelation de mémoires "cartographiques" ou mémoires de

"tampon de trame".

Comme cela est couramment mis en oeuvre dans la tech-

nique, le tampon de trame est une mémoire à double accès. Un premier accès est alloué au rafraîchissement de l'affichage et un second accès est alloué aux mises à jour de l'image. La mémoire de tampon de trame est typiquement partagée dans le temps entre les deux accès et des architectures antérieures récentes utilisent des mémoires dynamiques à accès aléatoire (DRAM) dans des systèmes

vidéo appelés "DRAM de mémoire vidéo", en tant que mémoire de tam-

pon de trame comprenant un très grand registre & décalage série constitué dans la DRAM de mémoire vidéo. Lors du rafraîchissement de l'affichage, une adresse s'incrémentant est fournie à l'entrée

de la DRAM et les données de sortie de la DRAM sont d'abord mémo-

risées puis mises en série en utilisant des registres à décalage à haute vitesse. Dans une telle architecture de l'art antérieur utilisant un système d'affichage monochrome (noir et blanc), les données de sortie du tampon de trame sont typiquement envoyées directement par un câble au CRT. Dans les architectures de l'art antérieur utilisant un système couleur, les données de sortie du tampon de trame sont typiquement transmises par l'intermédiaire

d'une table de référence de couleurs et ensuite à trois conver-

tisseurs numérique/analogique pour commander un afficheur couleur classique rouge-vert-bleu. Le second accès de mise à jour d'image

vers la mémoire vidéo est couplé à une unité de traitement cen-

trale ou une logique similaire qui peut traiter et modifier les

données mémorisées dans le tampon de trame.

Traditionnellement, le second accès de mise à jour du tampon de trame a la configuration d'une mémoire à accès aléatoire à matrice X-Y dans laquelle le tampon de trame est organisé pour avoir une coordonnée X et une coordonnée Y (une première opération établit une adresse X, une seconde opération établit une adresse Y

et une troisième opération lit ou écrit un espace de données cons-

titué de 8 bits, 16 bits, 32 bits ou de valeurs de données plus importantes). Dans de tels dispositifs de l'art antérieur, la logique de traitement couplée à la mémoire tampon de trame a été une unité de traitement centrale locale à micro-codes de bas niveau mais relativement rapide ou un autre bus maître similaire et l'interface à bas niveau vers l'unité centrale principale

locale qui agit sur le tampon de trame s'est effectuée par l'inter-

médiaire de commandes de haut niveau sur une liaison série relati-

vement lente ou un canal d'accès direct en mémoire. Des architec-

tures graphiques à ordinateur plus récentes, comprenant celles des

micro-ordinateurs à faible coût ont transféré les calculs graphi-

ques en tête de la liaison série dans le processeur principal (par exemple, le Intel 80286 ou le Motorola MC68020) ou sur des bus à très haute intégration (par exemple NEC 7220); cependant, de tels systèmes se sont limités à des opérations sur des textes. Dans l'un et l'autre cas, l'interface de bas niveau entre l'accès de mise à jour sur la mémoire tampon de trame et la logique assurant les commandes de haut niveau ont présenté l'architecture tradition- nelle de Von-Nuemann, à savoir: des flux d'instructions linéaires utilisant des adresses mémoire correspondant à une mémoire ou des

cellules de données bien définies.

Les ordinateurs ont traditionnellement adressé leurs mémoires par incréments de 8 bits, 16 bits, 32 bits ou puissances

de 2 supérieures. Un cycle mémoire présente la capacité de trans-

férer un nombre prédéterminé de bits et, bien sûr, transférer des données en utilisant la largeur de données maximale possible

optimise les performances. Ainsi, une machine à 8 bits est typi-

quement inférieure à une machine à 16 bits et ainsi de suite. Par

souci de simplicité, dans les descriptions suivantes, on essaiera

souvent d'utiliser le terme "multiplet" chaque fois que possible.

Le lecteur notera que ce terme ne doit pas être indiqué comme

désignant simplement un octet.

Dans des systèmes monochromes, le procédé le plus raison-

nable pour accroître les performances consiste à organiser ou à "cartographier" la mémoire tampon de trame de sorte qu'un octet (8 bits) modifiera 8 pixels adjacents. Comme cela a été mentionné, tout l'écran du CRT est "cartographié" dans la mémoire de cette

façon et est couramment appelé dans la technique affichage à car-

tographie de bits ou affichage à carte de bits. Des valeurs de bits de "1" et "0" choisissent sélectivement entre un premier plan et un fond (ou inversement) dans la carte de bits à laquelle on a accès. De nombreux microordinateurs personnels récents utilisent

cette technique; toutefois, des machines tombant traditionnel-

lement sous la catégorie "terminal" utilisent des générateurs de caractères et ne tombent pas dans la catégorie des affichages à

"carte de bits".

Dans un système couleur à carte mémoire, toutefois, chaque tâche sur le tube à rayons cathodiques (CRT) comprend trois

couleurs associées et chaque couleur pourra avoir une gamme d'in-

tensités possibles. Le nombre de bits typiquement utilisé pour coder les intensités de couleur varie de 4 à 8 à 24 et au-delà. Un tampon de trame mémorise ces valeurs qui servent comme repères pour une RAM de référence couleur. Par exemple, une valeur couleur de tampon de trame à 8 bits peut servir de repère dans une RAM 256x24 et une sortie à 24 bits de cette RAM peut être partagée pour commander trois convertisseurs numérique/analogique à 8 bits rouge, vert et bleu. Dans tous les systèmes qui cartographient l'écran CRT dans la mémoire et qui utilisent des couleurs, chaque tâche sur le CRT est représentée par une entité à plusieurs bits dans le tampon de trame. Les systèmes de l'art antérieur ont des réseaux de mémoire organisés de sorte qu'un transfert de multiplet transféra. une valeur particulière représentant une couleur de pixel particulière vers un emplacement X-Y spécifique dans le

réseau de tampon de trame.

On demande souvent à de tels systèmes d'affichage couleur d'afficher simultanément des textes ou autres informations à un 1 bit par pixel et des images graphiques complexes qui requièrent des valeurs couleur ou autres informations à plusieurs bits par pixel. Cependant, quand une information d'un bit par

pixel est requise, les systèmes couleur de l'art antérieur néces-

sitent, en raison de leur architecture d'adressage limitée, qu'une valeur de données complète à plusieurs bits soit transférée pour convoyer un bit d'information vers un pixel. L'organisation de mémoire améliorée selon la présente invention permet à un système d'affichage couleur de présenter tous les avantages et la vitesse de l'affichage monochrome (c'est-à-dire qu'un bit d'information est affecté à un pixel) tout en étant également capable de traiter des applications couleur classiques (c'est-à-dire qu'une valeur à

plusieurs bits est affectée à un pixel). Ainsi, un système d'affi-

chage couleur utilisant l'organisation de mémoire améliorée selon la présente invention peut fonctionner simultanément dans un mode monochrome et dans un mode couleur classique. L'organisation de mémoire selon la présente invention peut être considérée comme

comprenant un troisième accès vers le tampon de trame pour com-

pléter l'accès de mise à jour unique normalement couplé à une

mémoire de tampon de trame. En ignorant l'accès de rafraîchis-

sement vidéo dans la mémoire de tampon de trame, la conception classique de Von Nuemann d'un ensemble d'adresses choisissant un ensemble de données a été modifiée pour amener deux ensembles d'adresses à accéder au même ensemble de données. On trouvera ci-après une explication préalable plus

détaillée pour aider le lecteur à comprendre les concepts intro-

duits dans la description précédente.

Dans les buts de la présente description, le terme

"carte" ou organisation n'est pas limité à une relation entre un seul bit mémorisé dans une mémoire et un seul pixel et a pour but

d'inclure tout ensemble de bits représentant un pixel ou autre dis-

positif discret. Ainsi, une cartographie ou organisation telle qu'on l'entend ici a pour but de comprendre une pluralité de bits ou d'ensembles de bits mémorisés dans une mémoire qui convoie un

type d'informations vers un pixel ou autre dispositif discret.

Ainsi, une mémoire mémorisant deux types d'informations pour un seul pixel d'affichage peut contenir deux organisations. Comme cela a été mentionné, dans un affichage monochrome, typiquement, une valeur à plusieurs bits mémorisée dans la mémoire représente le fond (par exemple du noir) ou le premier plan (par exemple du blanc) au niveau d'une pluralité correspondante de pixels sur un écran d'affichage. Chaque bit de cette valeur ayant, par exemple, un niveau logique 1 déterminera un premier plan (noir) au niveau

d'un pixel correspondant sur un CRT; un mot de 16 bits déter-

minera le fond ou le premier plan au niveau de 16 pixels corres-

pondants. Ainsi, des opérations sur des textes qui nécessitent seulement du fond ou du premier plan (un niveau logique 1 ou 0) peuvent être déterminées de façon suffisante par une telle

représentation.

Quand on souhaite afficher une couleur sur un CRT, plus

d'information qu'un 1 ou un 0 logique est nécessaire pour repré-

senter une couleur au niveau d'un pixel correspondant. Dans un système couleur à 8 bits par pixel, les couleurs ont des valeurs

assignées comprises entre 0 et 255 et sont représentées numéri-

quement et mémorisées dans le réseau mémoire. Quand on représente

des couleurs sur l'écran d'affichage, l'organisation mémoire mémo-

risant les valeurs de couleur devient plus compliquée car, pour cartographier numériquement en mémoire des valeurs représentant du fond ou du premier plan au niveau d'une pluralité correspondante de pixels (appelés ici valeurs de mot) et un multiplet représen- tant une couleur au niveau d'un pixel correspondant unique (appelé ici "valeurs de pixel") dans un réseau de mémoire unique, chaque

pixel du CRT d'affichage nécessite au moins huit bits d'infor-

mations pour être cartographié dans un réseau mémoire (28 = 256)

pour chaque valeur de pixel. La présente invention permet l'organi-

sation de ces informations de couleur dans le même réseau mémoire utilisé pour mémoriser les informations de fond ou de premier plan de sorte que des affichages de textes ou de caractères nécessitant

seulement du fond ou du premier plan peuvent également être uti-

lisés, quand on le souhaite, en plus des affichages de couleurs.

En figure 1, dans un but d'illustration, on a représenté une illustration conceptuelle d'une partie d'un tel réseau mémoire organisé ou cartographié de façon double contenant deux ensembles séparés d'informations (c'est-à-dire des informations de couleurs de pixel et des informations de fond/premier plan) mémorisées dans 128 cellules mémoire. Le terme "cellule mémoire" se réfère ici à un élément de mémoire numérique capable de mémoriser seulement un

bit unique. Egalement, la description suivante, en relation avec

la figure 1, utilise les termes axe X et axe Z pour désigner l'ali-

gnement des bits de données; toutefois l'homme de l'art notera que ces termes ont des buts illustratifs et n'ont pas pour but de limiter l'invention à un alignement particulier des données dans la cellule mémoire en figure 1; ainsi les axes X et Z de la figure 1 ne sont pas nécessairement orthogonaux.Des valeurs de mots sont mémorisées dans les cellules mémoire de la figure 1, selon l'axe des X en une pluralité de rangées de sorte que, en relation avec la figure 1, la rangée 1 contient 16 bits 0 qui sont

mémorisés, tandis que la rangée de cellules 2 contient 16 bits 1.

Les bits mémorisés dans la rangée 1 pourraient être utilisés pour déterminer le fond/premier plan pour 16 pixels adjacents pour un écran de CRT alors que les bits mémorisés dans la rangée 2 pourraient être utilisés pour déterminer le fond/premier plan au niveau des mêmes 16 pixels adjacents. Ainsi, les bits mémorisés

dans les rangées 1 à 8 comprennent 8 valeurs de mots qui déter-

minent individuellement le fond ou le premier plan au niveau de 16 pixels adjacents sur un écran de CRT. Selon l'axe des Z des mêmes

cellules mémoire de la figure 1, sont mémorisées 16 colonnes, 0-

, qui déterminent une couleur au niveau des mêmes 16 pixels cor-

respondant sur l'écran du CRT. Dans la cellule mémoire 1 de la rangée 1, le premier bit ayant un niveau logique 0 qui pourrait être lu pour déterminer un premier plan au niveau d'un pixel unique correspondant, contiendrait également le premier bit d'un multiplet de pixel à huit bits utilisé pour désigner une couleur particulière à afficher au niveau d'un pixel correspondant sur un écran CRT. Le bit mémorisé dans la cellule mémoire 17 de la rangée 2 ayant un niveau logique 1 contiendrait le second bit d'une valeur de pixels à huit bits. En conséquence, le premier bit à gauche des rangées 1 à 8 représente également une valeur de couleur ou de pixel à huit bits qui pourraient être utilisé pour

désigner une couleur particulière au niveau d'un pixel correspon-

dant sur un écran de CRT. De toute façon, les valeurs de fond ou de premier plan, appelées ici "valeurs de mot" (définissant une première organisation) et les valeurs de couleur, appelées ici valeurs de "pixel" (définissant une seconde organisation)) peuvent être cartographiées de façon double dans les mêmes cellules

mémoire.

Traditionnellement, les systèmes couleur de l'art anté-

rieur ont utilisé seulement une technique d'adressage d'axe Z

alignée; ainsi, si un tel système antérieur utilisait l'organi-

sation de mémoire de la figure 1, 16 lectures séparées ou 16 opéra-

tions d'écriture séparées seraient requises pour transférer une valeur alignée en X à 16 bits telle que la valeur de mot mémorisée dans la rangée 1, pour afficher de simples caractères de textes

noir ou blanc. En relation avec la figure 1, dans un tel dispo-

sitif de l'art antérieur, chaque valeur alignée en Z était trans-

férée, les bits de chaque mot lus ou écrits dans le réseau mémoire devraient être sélectionnés et composés dans un dispositif associé jusqu'à ce que, après 16 opérations de lecture ou 16 opérations d'écriture, la valeur du mot à 16 bits mémorisée dans une rangée alignée selon l'accès X pourrait finalement être déterminée au moyen d'une combinaison complexe. Ce procédé de l'art antérieur présente des inconvénients sérieux. Pour obtenir une valeur de mots désirée alignée en X à 16 bits, 128 bits d'informations de multiplets alignés en Z devraient être transférés le long d'un bus. Puisque seulement 16 des 128 bits d'informations transférés constituent la valeur de mot de 16 bits désirée, un tel système de l'art antérieur serait beaucoup plus lent qu'il ne pourrait l'être autrement. La présente invention pallie les difficultés contenues

dans l'art antérieur en établissant un réseau mémoire à double car-

tographie ou organisation et en adressant ce réseau, en un seul

cycle mémoire, le long d'une seule coordonnée, appelé ici "mode-

pixels" et en un autre cycle mémoire selon l'autre coordonnée, appelé ici "mode-mots". Dans l'exemple de la figure 1, si la valeur de pixel en colonne 1 représentant la couleur au niveau

d'un pixel particulier était souhaitée, dans une opération d'écri-

ture ou de lecture, les huit bits de la valeur de pixel alignés selon l'axe des Z pourraient être accessibles et transférés. De même, si la valeur de mots dans la rangée 1 alignée selon l'axe

des X est souhaitée, ce mot peut être transféré au cours d'une opé-

ration de lecture ou d'écriture unique. Pour l'affichage d'objets sur un écran, des pixels différents peuvent requérir seulement des valeurs en mode-mots ou seulement des valeurs en mode-pixels à partir de la mémoire. La présente invention permet une plus grande flexibilité, une plus grande vitesse et un rendement plus élevé

pour transférer les informations mémorisées dans une mémoire numé-

rique et afficher ainsi ces informations sur un écran d'affichage

ou autre dispositif récepteur de sortie...

Dans des buts d'illustration, en relation avec la figure 1, on a considéré les multiplets de pixels des colonnes 0 à 15 comme étant mémorisés à l'intérieur d'une pluralité de cellules

mémoire alignées selon l'axe Z; toutefois puisque chaque multi-

plet de pixel représente une couleur organisée dans la mémoire de

sorte qu'il est cartographié en correspondance avec un pixel parti-

culier sur un écran de CRT, les valeurs de pixels, mémorisées dans la mémoire, forment une matrice s'étendant dans le sens de la

profondeur selon l'axe Z, comme cela est courant dans la tech-

nique. La présente invention permet aux valeurs de mots ou valeurs alignées en X d'être organisées comme une matrice formant une pluralité de plans, comme cela est représenté en figure 2, chaque plan représentant la surface d'un écran de CRT. Les valeurs de mots de chaque plan comme en figure 1 sont mémorisées dans des rangées le long d'un axe X; toutefois les multiplets de pixel s'étendent dans le sens de la profondeur dans les plans de mots, selon l'axe Z comme cela est indiqué en figure 3. Ainsi, la présente invention établit une matrice tridimensionnelle de mémoire et assure que des transferts de données prennent place de

façon efficace dans cette matrice.

La présente invention prévoit une organisation de mémoire améliorée qui permet d'accéder à des valeurs numériques mémorisées dans des rangées alignées selon un axe X de cellules mémoire et à des valeurs numériques mémorisées dans des colonnes alignées selon un axe Z de cellules mémoire, de sorte qu'une mémoire contenant deux organisations ou cartes de bits, utilisant les mêmes cellules mémoire pour deux des organisations ou carte de bits, et qui sont cartographiées en tant que valeurs alignées en X et que valeurs alignées en Z, peut être adressée et donc que l'on

peut y avoir accès au cours d'un seul cycle mémoire. En consé-

quence, la présente invention concerne un appareil et un procédé pour une organisation de mémoire améliorée pour mémoriser des données représentant au moins 2 organisations ou cartes de bits, dans lesquels les organisations ou cartes de bits définissent des

images à afficher sur un écran de tube à rayons cathodiques (CRT).

Le CRT comprend une pluralité de pixels dans lesquels des proces-

sus d'adressage sélectif déterminent des informations convoyées vers les pixels, de sorte que les images sont ainsi définies sur le CRT et dans lesquels chacune des cellules mémoire contient une valeur logique qui représente simultanément un bit adressable d'une façon et un bit adressable d'une autre façon. L'organisation de mémoire améliorée comprend une mémoire de tampon de trame pour mémoriser les organisations ou cartes de bits, et un premier moyen pour organiser les données de sorte qu'une première organisation ou carte de bits est définie dans le tampon de trame. La première organisation ou carte de bits comprend une première pluralité de valeurs numériques qui sont mémorisées dans les cellules mémoire dans le tampon de trame et sont alignées en rangées selon un axe X. L'organisation de mémoire améliorée comprend aussi un second

moyen d'organisation des données de sorte qu'une seconde organi-

sation ou carte de bits est représentée dans le tampon de trame.

La seconde organisation ou carte de bits comprend une seconde pluralité de multiplets. La seconde pluralité de multiplets est mémorisée dans des cellules mémoire dans le tampon de trame et est

alignée en colonnes selon un axe Z. Le premier moyen d'organi-

sation et le second moyen d'organisation comprennent collecti-

vement un moyen de logique de commande pour lire une pluralité de bits à partir de la première organisation ou carte de bits en une seule opération de lecture et une pluralité de bits à partir de la seconde organisation ou carte de bits en une seule opération de lecture, et pour écrire une pluralité de bits dans la première organisation ou carte de bits en une seule opération d'écriture et une pluralité de bits dans la seconde organisation ou carte de bits en une seule opération d'écriture. La présente invention prévoit des organisations ou carte de bits mémorisées dans la

mémoire qui forment une matrice tridimensionnelle de valeurs ali-

gnées. en X et de valeurs alignées en Z de sorte que les valeurs alignées en X sont organisées pour former une pluralité de plans (chaque plan représentant un écran CRT), les plans étant alignés consécutivement le long de l'axe Z. Disposée dans la même matrice de mémoire de tampon de trame existe également une séquence de

valeurs alignées en Z qui sont des valeurs adressées de façon dif-

férente. En conséquence, une cellule mémoire dans le tampon de trame peut être adressée comme faisant partie d'une "valeur" alignée en X ou d'une "valeur" alignée en Z, de sorte que, au cours d'un premier cycle mémoire, une valeur complète alignée en Z peut être transférée et lors d'un autre cycle mémoire, une valeur

complète alignée en X peut être transférée.

l! Ces objets, caractéristiques et avantages de la présente

invention sont exposes plus en détail dans la description suivante

de modes de réalisation particuliers faite en relation avec les figures jointes parmi lesquelles: la figure 1 est une représentation conceptuelle de 128 cellules mémoire d'un réseau mémoire; la figure 2 représente la correspondance entre des adresses en mode-mots et des emplacements de multiplets de 8 bits dans une mémoire de tampon de trame; la figure 3 représente la correspondance entre des adresses en mode-pixels et des emplacements de multiplets à 8 bits dans une mémoire tampon de trame;

la figure 4 est un schéma sous forme de blocs fonction-

nels de l'organisation de mémoire améliorée mis en oeuvre dans un système d'affichage graphique;

la figure 5 est un schéma sous forme de blocs fonction-

nels de l'architecture d'organisation de mémoire améliorée; et les figures 6(a), 6(b) et (6(c) sont des schémas de

circuits de multiplexeurs de données en mode-pixels et en mode-

mots et d'un réseau de mémoire de tampon de trame.

Une organisation de mémoire d'ordinateur améliorée est décrite qui s'applique particulièrement à être utilisée avec un ordinateur numérique pour assurer un transfert à haute vitesse de données nécessaires pour des affichages graphiques sur un écran de

tube à rayons cathodiques (CRT). Dans la description suivante,

dans des buts explicatifs, de nombreux détails sont exposés, tels que des dimensions particulières de mémoire, des trajets de données, etc., pour permettre une compréhension approfondie de la présente invention. Toutefois, l'homme de l'art notera que ces détails spécifiques ne sont pas nécessaires pour mettre en oeuvre

la présente invention. Dans d'autres cas, des structures élec-

triques et des circuits bien connus sont représentés sous forme de blocs pour ne pas obscurcir la présente invention de façon non nécessaire. L'homme de l'art notera également que l'organisation

de mémoire améliorée selon la présente invention peut être uti-

lisée dans des systèmes autres que des systèmes graphiques.

La figure 1 représente conceptuellement un bloc unique à

deux dimensions de 8x16 cellules mémoire. Dans une mémoire clas-

sique, il y a plusieurs milliers de tels blocs. Cela serait avan-

tageux si les blocs pouvaient être organisés sous forme d'une matrice tridimensionnelle ayant des dimensions qui correspon- draient physiquement à un écran CRT couleur. Il a été découvert selon la présente invention une technique d'adressage particulière

qui organise une mémoire à deux dimensions en une matrice tridimen-

sionnelle qui est cartographiée dans la mémoire pour correspondre

plus étroitement à un écran CRT.

L'organisation en mode-mots (adressage) de la présente

invention est illustrée en figure 2 dans laquelle il est représen-

té 8 plans de mots (A-H). Chaque plan de mots représente une carte d'écran CRT et est profond d'un bit. Puisqu'il existe 1 024 pixels dans une ligne de balayage unique typique et 1 024 lignes de

balayage dans un CRT d'affichage graphique couleur typique, en-

viron un million de bits (ou 128 K octets) sont requis pour chaque plan de mots dans la mémoire de tampon de trame. En conséquence, environ un million de multiplets alignés en X sont mémorisés sur les plans à huit mots A-H. Dans le mode de réalisation décrit ici,

les dimensions de chaque plan de mots sont de 1024 x 1024 bits.

Ainsi, le premier bit de valeur de mot de numéro 0 du plan de mots A en figure 2 détermine si le pixel n 0 sur l'afficheur CRT couleur 45 sera un affichage de fond ou de premier plan. Comme cela est représenté en figure 2, il existe huit plans de mots empilés désignés par A à H. Puisque ce sont des plans multiples (chaque plan ayant une profondeur d'un bit), une valeur de pixel à plusieurs bits est également mémorisée dans les bits alignés sur

l'axe Z qui, dans l'exemple donné, a une profondeur de 8 bits. Ainsi, un premier bit de chacun des 8 octets de mot alignés ver-

ticalement forme une valeur de pixel alignée en Z à 8 bits. On notera que d'autres mises en oeuvre de la présente invention peuvent se prêter à des représentations plus importantes de bits par pixel sans sortir des concepts mis en oeuvre dans la présente

invention.

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L'organisation en mode pixel (adressage) est représentée

en figure 3. Le bloc représenté en figure 3 illustre conceptuel-

lement les mêmes 8 plans de mots représentés en figure 2; toute-

fois puisque l'on est maintenant concerné seulement par des octets de pixels alignés en Z, les octets des pixels mémorisés selon l'axe Z sont représentés avec précision comme une matrice formant une boite en traits pleins, dans laquelle les informations de pixels sont contenues dans le sens de la profondeur selon l'axe Z. Dans ce mode de réalisation, chaque multiplet à huit bits organisé selon l'axe des Z, tel que représenté en figure 3, détermine une couleur particulière au niveau d'un pixel correspondant sur un afficheur couleur 15. Ainsi, le multiplet de pixel 0 en figure 3

détermine la couleur affichée au niveau du pixel n 0 sur l'affi-

cheur couleur 15. En conséquence, les organisations représentées en figures 2 et 3 sont des représentations des organisations ou carte de bits mémorisées de façon double dans les mêmes cellules mémoire dans lesquelles la représentation tridimensionnelle des cellules mémoire correspond à l'afficheur couleur 15, de sorte que chaque surface de chacun des huit plans de mots correspond à l'écran de l'afficheur 15 et l'axe Z du réseau mémoire correspond aux changements de couleurs et d'intensité de chaque pixel sur

l'écran de l'afficheur couleur 15.

La présente invention prévoit un processus d'adressage unique de sorte que, quand un multiplet aligné en X mémorisé dans des plans de mots A-H de la figure 2 est souhaité, il peut être

transféré en un seul cycle mémoire (c'est-à-dire écriture ou lec-

ture) et de même, quand un multiplet aligné en Z est souhaité, il

peut également être transféré en un seul cycle mémoire.

Ainsi, la présente invention établit une matrice tridi-

mensionnelle de mémoire et permet à des transferts de données de prendre place efficacement dans cette matrice. Ce qui suit est une

description détaillée de l'architecture utilisée pour créer une

telle organisation de mémoire tridimensionnelle; toutefois, il

faut se rappeler que la description précédente constitue seulement

un mode de réalisation possible de la présente invention dans des buts illustratifs seulement et que d'autres modes de réalisation

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peuvent utiliser des dimensions de bus de données plus importantes

et des mémoires plus grandes. On notera également que les coor-

données X et Z représentées en figures 2 et 3 n'impliquent pas

nécessairement des coordonnées orthogonales.

La figure 4 représente un schéma d'ensemble sous forme de blocs du système à organisation de mémoire améliorée. Les données sont transférées sur un bus (VME) 45 couplé au bus de tampon de trame 46 qui est couplé au premier accès 60 de la mémoire de tampon de trame à double accès 10, pour permettre des transferts de données entre le bus VME 45 et le tampon de trame 10. Le second accès 47 du tampon de trame 10 fournit des données qui, en définitive, conduisent à une image souhaitée sur un afficheur couleur 15. Le premier accès 60 de la mémoire de tampon de trame est utilisé pour des transferts de données en mode mots ou en mode pixels. Tout dispositif maître à bus VME, (c'est-à-dire un ordinateur central) peut écrire ou lire dans le tampon de trame par le bus VME 45. Les dispositifs maîtres à bus les plus courants utilisés pour accéder au tampon de trame 10, dans l'ordre o ils sont le plus couramment utilisés sont un ordinateur (CPU) local 50, un accélérateur graphique 25, un dispositif de commande de réseau 55 ou un dispositif de commande de disque 30 utilisant des disques de mémorisation 31. Dans le mode de réalisation décrit, la mémoire principale 20 est couplée au CPU 50 par un bus local 57 et contient de informations utilisées par le CPU 50. Dans le mode de réalisation décrit, le CPU 50 initialise des ordres qui en définitive écrivent ou lisent des données mémorisées dans la mémoire tampon de trame 10 pour conduire à une image souhaitée sur l'afficheur 15. Dans une configuration typique de la présente invention, un poste de travail comprend une enceinte contenant un plan de connexion VME (matériel mettant en oeuvre le bus VME 45), un système d'ordinateur principal 50, une mémoire principale 20,

une mémoire tampon de trame 10, et une commande de réseau 55.

Comme on le notera, l'accélérateur graphique 25 et l'interface de disque local 30 et 31 peuvent être utilisés avec le système; ils ne sont toutefois pas nécessaire car des exigences de mémoire de masse peuvent être fournies par une autre machine connectée sur le réseau ETHERNET 40 par le dispositif de commande de réseau 55. Le tampon de trame 10 est un dispositif de mémoire constitué de puces

de mémoire dynamique à accès aléatoire (DRAM).

La figure 5 représente un schéma plus détaillé sous forme de blocs fonctionnels de l'architecture d'organisation de

mémoire selon la présente invention. Le bus VME 45 porte des adres-

ses physiques allant de 0 à 16 mégaoctets. Des données qui repré-

sentent une valeur en mode-pixels ou une valeur en mode-mots sont également transférées sur le bus VME 45. Le bus VME 45, dans ce mode de réalisation, transfère 16 bits de données et 24 bits d'adresses par opération. Le CPU local 50 fournit les 24 bits d'adresse et les 16 bits de données. Les bits d'adresse A22 et A23 (en hexadécimal), avec une impulsion d'adresse, sont transmis à partir du CPU 50 le long du bus VME 45 vers la logique de commande VME 56. Une valeur préétablie des bits d'adresse A22 et A23 en relation avec l'impulsion d'adresse initialise une impulsion de

début de cycle à la sortie de la logique de commande VME 56.

L'impulsion de début de cycle est transmise à un dispositif de com-

mande de mémoire 105 qui initialise alors un cycle mémoire au

niveau du tampon de trame 10. L'impulsion de début de cycle initia-

lise également au niveau du dispositif de commande de mémoire 105

une impulsion d'adresse de rangée (RAS) qui sera décrite ci-après.

A la fin d'un cycle mémoire, le dispositif de commande de mémoire

transmet une impulsion de fin de cycle à la logique de com-

mande VME 56. La logique de commande VME 56 initialise alors une impulsion d'accusé réception de transfert (AR) qui est transmise

le long du bus VME 45 vers le CPU 50 pour convoyer au CPU 50 l'in-

formation selon laquelle un cycle mémoire a été achevé et qu'un

nouveau cycle mémoire peut commencer.

Le dispositif de commande de mémoire 105 fournit égale-

ment plusieurs impulsions de commande au tampon de trame 10 et à

des multiplexeurs (ou émetteurs) de données 90 et 85. Pour com-

prendre complètement l'action de ces impulsions sur les multi-

plexeurs de données 90 et 85 et le tampon de trame 10, on se référera maintenant aussi aux figures 6(a), 6(b) et 6(c) en plus

de la figure 5.

Les figures 6(a), 6(b) et 6(c) représentent de façon

détaillée le multiplexeur de données en mode pixels 85, le multi-

plexeur de données en mode mots 90 et le tampon de trame 10. La figure 6(a) représente la mémoire de tampon de trame 10 comprenant 128 puces DRAM de 64 K, alors que la figure 6(b) représente le multiplexeur de données en mode pixels 85 comprenant un premier ensemble de 16 émetteurs/récepteurs (I-XVI) et la figure 6(c) représente le multiplexeur de données en mode mots 90 comprenant un second ensemble de 16 émetteurs/récepteurs (XVII XXXII). Les émetteurs/récepteurs des figures 6(b) et 6(c) peuvent comprendre des circuits intégrés octals, par exemple les circuits intégrés génériques 74ALS245 de Texas Instruments. Ces émetteurs/récepteurs transfèrent des données à partir de la mémoire de tampon de trame vers le bus VME 45 ou à partir du bus VME 45 vers la mémoire de tampon de trame 10. La ligne de commande de lecture/écriture 125 (R/W) est connectée aux émetteurs/récepteurs du multiplexeur de

données en mode pixels 85 et aux émetteurs/récepteurs du multi-

plexeur de données en mode mots 90. La ligne de commande R/W 125 reçoit un signal de commande de lecture ou d'écriture à partir du CPU 50 par le bus VME 45 qui commande le sens des transferts des données des émetteurs/récepteurs (XVII - XXXII) du multiplexeur de données en mode mots 90, et des émetteurs/récepteurs (I - XVI) du

multiplexeur de données en mode pixels 85. Les émetteurs/récep-

teurs du multiplexeur de données en mode pixels 85 sont validés quand un bit d'adresse A20 présente un niveau logique haut et les émetteurs/récepteurs du multiplexeur de données en mode mots 90

sont validés quand le bit d'adresse A20 a un niveau logique bas.

Dans le mode de réalisation décrit, le tampon de trame est constitué de la façon représentée en figure 6(a) comprenant 128 puces DRAM de 64K disposées de sorte que huit rangées [chaque rangée comprenant 16 puces DRAM, par exemple la rangée de DRAM 1 et la rangée de DRAM 8 de la figure 6(a)] et 16 colonnes [chaque colonne comprenant huit puces DRAM, par exemple les colonnes de DRAM 0 et 15 de la figure 6(a)] sont formées. Dans le mode de

réalisation décrit, le tampon de trame 10 a une capacité de mémo-

risation d'environ un mégabit; toutefois, on notera que des

mémoires ayant des capacités de mémorisation supérieures ou infé-

rieures peuvent également être utilisées et que la présente inven-

tion peut être mise à l'échelle de façon correspondante.

* Une lecture et une écriture sélectives de colonnes parti-

culières de puces DRAM et de rangées particulières de puces DRAM du tampon de trame 10 qui assurent les organisations de mémoire des figures 2 et 3 et qui permettent, en un cycle mémoire, le transfert d'une valeur de mot alignée en X ou d'une valeur de pixel (couleur) alignée en Z sont réalisées par l'intermédiaire de la transmission sélective de: 16 impulsions d'adresse de colonne (CAS), 8 impulsions de validation d'écriture (WE) vers la mémoire tampon 10, 8 signaux de validation de sélection de colonne de DRAM (SDC) vers le multiplexeur de données en mode pixels 85, 8 signaux

de validation de sélection de rangée de DRAM (SDR) vers le multi-

plexeur de données en mode mots 90, qui sont toutes transmises par le dispositif de commande mémoire 105 et dont les adresses physiques sont respectivement transmises par le multiplexeur d'adresse en mode mots 80 et le multiplexeur d'adresse en mode pixels 75. Les signaux SDC servent à valider sélectivement les émetteurs/récepteurs en mode pixels I-XVI du multiplexeur de données en mode pixels 85 alors que les signaux SDR servent à

valider sélectivement les émetteurs/récepteurs en mode mots XVII-

XXXII du multiplexeur de mode mots 90. Le but des signaux RAS et CAS est bien connu dans la technique et ne sera donc pas exposé plus en détail plus ici. Des valeurs préétablies des bits d'adresse A1, A2, A3 et deux impulsions de données (une impulsion de données supérieure et une impulsion de données inférieure) valident sélectivement l'émission des signaux CAS souhaités au niveau du dispositif de commande de mémoire 105 tandis que des valeurs préétablies des bits d'adresse A17, A18 et A19 valident

sélectivement le dispositif de commande mémoire 105 pour trans-

mettre les signaux WE souhaités. Des valeurs préétablies des bits

d'adresse A1, A2 et A3 valident également sélectivement la trans-

mission de l'un ou de tous les huit signaux SDC alors que les bits d'adresse A17, A18 et A19, valident sélectivement la transmission de l'un ou de tous les signaux SDR. Toutes les 128 puces DRAM du À']1 tampon de trame 10 reçoivent une impulsion d'adresse de rangée (RAS) transmise à partir du dispositif de commande de mémoire 105 à la fois pour une opération de lecture et pour une opération d'écriture. Les signaux RAS sont fournis quand le dispositif de commande mémoire 105 reçoit l'impulsion de début de cycle qui lui est transmise à partir de la logique de commande VME 56, comme

cela a été précédemment exposé.

Des transferts en mode mots sont validés quand le bit d'adresse A20 est à bas niveau et des transferts en mode pixels sont validés quand le bit d'adresse A20 est à haut niveau. Ce qui

suit constitue une description d'une opération de lecture en mode

mots. Lors d'une opération de lecture en mode mots, les 128 puces DRAM du tampon de trame 10 reçoivent les signaux RAS et CAS. Dans le mode de réalisation décrit ici, le bus de tampon de trame 46 a une capacité de 128 bits de données alors que, comme cela a été mentionné, le bus VME 45 a une capacité de seulement 16 bits de données. Ainsi, seulement deux émetteurs/récepteurs parmi les 16 émetteurs/récepteurs de données en mode mots (XVII - XXXII) du multiplexeur de données en mode mots 85 sont validés à la fois par l'un des huit signaux (SDR) fourni par le dispositif de commande de mémoire 105. L'un désiré des huit signaux SDR est déterminé de la façon mentionnée, par une valeur préétablie des bits d'adresse A17, A18, et A19 qui sont fournies par le CPU 50 sur le bus VME 45 et transmis au dispositif de commande de mémoire 105. Les deux émetteurs/récepteurs validés par un signal SDR multiplexent de façon effective les données de lecture du tampon de trame à 128 bits à partir d'une largeur 128 bits sur le bus de tampon de trame 46 en une largeur de 16 bits sur le bus VME 45. Par exemple, en relation avec la figure 6(c), quand un signal de commande de lecture est transmis sur la ligne R/W 125 et reçu au niveau de l'émetteur/récepteur en mode mots I et de l'émetteur/récepteur en mode mots II, simultanément avec l'un des signaux de sélection de rangée de DRAM (SDR) transmis sur la ligne d'émetteur/récepteur 134, des bits de données D15-D08 sont transférés à partir des huit premières puces DRAM de la rangée de DRAM 1 (en allant de la

gauche vers la droite), tandis que les bits D07 à D00 sont trans-

férés vers les huit puces DRAM suivantes de la rangée de DRAM 1.

De cette façon, deux valeurs de mots à huit bits sont transférées en une seule opération de lecture. Les émetteurs/récepteurs en mode mots restants XVIII - XXXII agissent de la même façon quand des lignes d'émetteurs/récepteurs correspondantes (135-141) re- çoivent des signaux SDR respectifs fournis par le dispositif de commande de mémoire 105 de la façon précédemment exposée), validant ainsi les émetteurs/récepteurs en mode mots XVIII-XXXII, respectivement.

Ce qui suit est une description d'une opération d'écri-

ture en mode mots. Lors d'une opération d'écriture en mode mots, un signal d'écriture est placé sur la ligne lecture/écriture (R/W)

et tous les émetteurs/récepteurs de données en mode mots, XVII-

XXXII (du multiplexeur de données en mode mots 90), de la figure 6 sont validés par réception sur les lignes d'émetteurs/récepteurs 134-141 au niveau des émetteurs/récepteurs XVII - XXXII de tous les huit signaux SDR (provenant du dispositif de commande de mémoire 105 et déterminés par une valeur préétablie des bits d'adresse A17, A18 et A19) vers le tampon de trame 10. De cette façon, les 16 bits de données envoyées par le CPU 50 sur les lignes de données D15 - D00 du bus V14E 45 sont alors dupliqués par ces émetteurs/récepteurs et transmis à chaque rangée de DRAM dans le tampon de trame 10. Egalement, comme cela a été mentionné, lors d'une opération d'écriture, toutes les puces DRAM reçoivent un signal RAS. De façon approximativement simultanée avec ces signaux, le CPU 50 envoie les bits d'adresse A19, A18 et A17 qui valident également la logique de commande de mémoire 105 pour envoyer l'une des huit impulsions de validation d'écriture (WE) à l'une désirée des huit rangées de puces DRAM de la figure 6(a) de sorte que seule cette rangée de puces DRAM sera inscrite. Le CPU transmet également deux impulsions de données [une impulsion de données inférieure (LDS) et une impulsion de données supérieure

(UDS)] au dispositif de commande de mémoire 105 qui codent en-

semble la valeur d'un bit d'adresse non existant (A0) et la

mémoire de sélection de 8 bits ou 16 bits effectue un transfert.

Ainsi, si l'impulsion UDS est reçue au niveau du dispositif de com-

mande de mémoire 105, un premier groupe de huit bits de données sera transféré à partir des lignes de bits de données VME D15-D08 vers les puces DRAM du tampon de trame 10 et, si l'impulsion de données inférieure (LDS) est reçue, un second ensemble de huit bits de données sera transféré des lignes de bits de données VME

D07-D00 au bus DRAM du tampon de trame 10. Dans le mode de réali-

sation décrit, le bit de données D15 est le bit de plus signifi-

catif et le bit de données D00 est le bit le moins significatif.

Quand l'impulsion UDS est reçue, au niveau du dispositif de com-

mande de mémoire 105, 8 premiers des 16 signaux CAS seront trans-

mis aux colonnes de DRAM 0 à 7 (en comptant de gauche à droite) et si l'impulsion LDS est reçue, au niveau du dispositif de commande de mémoire 105, huit seconds des 16 signaux CAS seront transmis aux colonnes de DRAM 8 à 15 en comptant de gauche à droite); toutefois seulement les puces DRAM qui reçoivent à la fois une

impulsion CAS et une impulsion WE seront écrites.

Ce qui suit constitue une description d'une opération de

lecture en mode pixels. Lors d'une opération de lecture en mode pixels, de même que pour des lectures en mode mots, toutes les puces DRAM de la figure 6(b) reçoivent les signaux RAS et CAS. Le dispositif de commande de mémoire 105 reçoit alors un seul des huit signaux de sélection de colonne de DRAM (SDC) qui valide deux des 16 émetteurs/récepteurs (I - XVI) du multiplexeur de données en mode pixels 85 de la figure 6(b), multiplexant et transférant ainsi, selon un rapport de 8 à 1, 16 bits de données à la fois à partir du bus de mémoire de tampon de trame à 128 bits 46 sur les

lignes de données D15-D00 du bus VME 45.

Par exemple, quand un signal de lecture est reçu sur la ligne de commande de lecture/écriture 125 en même temps que l'un des huit signaux de sélection de colonne de DRAM (SDC) (comme cela est déterminé par une valeur préétablie des bits d'adresse A1, A2, A3 au niveau de la commande de mémoire 105) au niveau de la ligne d'émetteurs/récepteurs 126, l'émetteur/récepteur en mode pixels I de la figure 6(b) transfère des bits de données D15 à D08 des puces DRAM de la colonne de DRAM 0 tandis que l'émetteur/récepteur en mode pixels II transfère des données D07 à D00 des puces DRAM

de la colonne 1 de puces DRAM. Les bits de données D15 à D08 re-

présentent un multiplet de pixels à huit bits tandis que D07 à D00 représentent de façon similaire un autre multiplet de pixels à huit bits. De cette façon, deux multiplets de pixels à huit bits peuvent être transférés en une seule opération.

Les émetteurs/récepteurs en mode pixels restants (III -

XVI) sont validés de la même façon quand les lignes d'émet-

teurs/récepteurs correspondantes (127-133) reçoivent des signaux SDC respectifs (fournis par le dispositif de commande de mémoire

105) validant ainsi les émetteurs/récepteurs en mode pixels III -

XVI, respectivement.

Ce qui suit constitue une description de l'opération

d'écriture en mode pixels. Lors d'une opération d'écriture en mode

pixels, tous les émetteurs/récepteurs de données en mode pixels 1-

XVI du multiplexeur en mode pixels 85 sont validés par la transmis-

sion des huit signaux (SDC) provenant du dispositif de commande mémoire 105. Les bits de données D15-D08 placés sur le bus VME 45

par le CPU 50 sont transmis par l'intermédiaire des émetteurs/ré-

cepteurs en mode pixels I-XVI aux colonnes de puces de DRAM paires (en comptant de la gauche vers la droite) 0,2,4,6,8,12,14 du tampon de trame 10. Les bits de données D07-D00, placés sur le bus

VME 45 par le CPU 50, sont de façon similaire transmis aux colon-

nes de puces DRAM impaires en comptant de la gauche vers la droite) 1, 3, 5, 7, 9, 11, 13, 15 du tampon de trame 10. Comme avec les cycles d'écriture en mode mots, toutes les puces DRAM reçoivent un signal RAS. Toutefois, contrairement aux cycles en mode mots, les huit impulsions de validation d'écriture (WE) sont transmises à partir du dispositif de commande de mémoire 105 vers toutes les puces DRAM du tampon de trame 10, tandis qu'une seule

ou deux des 16 impulsions d'adresses de colonnes (CAS) sont trans-

mises par la commande de mémoire 105. Les signaux SDR tels que sélectivement fournis par la logique de commande mémoire 105 sont déterminés par les valeurs des bits d'adresses Al, A2 et A3. Les bits d'adresse A03, A02, A01 et les impulsions de données LDS et UDS sont placés sur le bus VME 45 par le CPU 50 et reçus au niveau

de la logique de commande de mémoire 105 qui, comme cela a été men-

tionné, valide la transmission d'un ou deux signaux CAS souhaités vers le tampon de trame 10 pendant un cycle d'écriture. Deux des 16 signaux CAS sont transmis par le dispositif de commande de mémoire 105 vers le tampon de trame 10 quand à la fois les signaux UDS et LDS sont reçus ensemble au niveau du dispositif de commande de mémoire 105 et un seul signal CAS est transmis quand l'un ou l'autre des signaux UDS et LDS est reçu de la même façon. Comme dans les opérations d'écriture en mode mots, seules les colonnes de puces DRAM qui reçoivent un signal CAS et un signal WE sont écrites. En outre, le signal UDS ou LDS doit être présent au niveau du dispositif de commande de mémoire 105 avant qu'un cycle

mémoire commence.

En relation avec les opérations de lecture ou d'écriture en mode pixels, les bits d'adresse A19 - A4 placés sur le bus VME 45 par le CPU 50 sont reçus au niveau des multiplexeurs d'adresse en mode pixels 75. Quand le bit d'adresse A20 a un niveau logique

haut, le multiplexeur d'adresse en mode pixels 75 transmet l'adres-

se (déterminée par les valeurs logiques du bit d'adresse A19 - A4) au tampon de trame 10 et en relation avec un ou deux des 16 CAS fournis par le dispositif de commande de mémoire 105, choisit un emplacement de multiplet de pixels alignés en Z dans le tampon de trame 10, qui, à son tour, correspond à un pixel sur l'afficheur

couleur 15. Les données mémorisées à cet emplacement mémoire con-

tiennent une valeur couleur pour un pixel correspondant sur l'affi-

cheur couleur 15.

De même, en relation avec une opération de lecture ou d'écriture en mode mots, les bits d'adresse A16-A1 sont reçus au niveau du multiplexeur d'adresse en mode mots 80 qui, quand le bit d'adresse A20 a un niveau logique bas, transmet une adresse au

tampon de trame 10, qui, en relation avec l'une des huit impul-

sions WE fournies par le dispositif de commande de mémoire 105, choisit un emplacement de valeur de mots alignés en X dans le tampon de trame 10 qui déterminera à son tour un premier plan ou

un fond au niveau de plusieurs pixels correspondants sur l'affi-

cheur couleur 15.

La sortie du tampon de trame 10 est couplée & une carte

de couleur 95 qui détermine une couleur qui correspond à un mul-

tiplet de pixels fourni par le tampon de trame 10 et commande des convertisseurs/excitateurs 120 rumérique/analogique de couleurs rouge, verte et bleu pour définir une couleur particulière au niveau d'un pixel désiré sur l'afficheur 15. Egalement, une mémoire tampon de trame optionnelle 99 peut être intégrée dans le système de la façon représentée en figure 5. La mémoire tampon de trame optionnelle 99 est organisée (adressée) de la même façon que le tampon de trame 10. Un basculement peut être utilisé de sorte que le tampon de trame optionnel 99 peut être écrit tandis que le tampon de trame 10 est lu ou inversement. Un processeur 140 de "fonctionnement par trame" ou "bit par bit" peut également être couplé entre les sorties du multiplexeur de données en mode mots 90, du multiplexeur de données en mode pixels 85 et de la mémoire

tampon de trame 10 de la façon représentée en figure 5. Un proces-

seur de "fonctionnement par trame" ou "bit par bit" est connu dans

la technique des ordinateurs graphiques et est actuellement commer-

cialisé par VLSI Technology 1109 M.Kay Drive, San José, Californie

95131, sous l'appelation "VL16160". Des processeurs de "fonction-

nement par trame" sont également complètement décrits dans "Principles of Interactive Computer Graphics" par Newman & Sproull., Copyright 1979, 1973, éditeur: McGraw-Hill, Inc. Le processeur de fonctionnement par trame 140 réalise des opérations Booléenne telles que "OU"/"OU Exclusif") sur les contenus du

tampon de trame 10 ou du tampon de trame optionnel 99 entre les an-

ciennes et nouvelles données et peut ainsi initialiser plusieurs opérations d'écriture ou de lecture vers le tampon de trame 10 ou le tampon de trame optionnel 99 en réponse à un cycle de commande initialisé par le CPU 50. Le processeur de fonctionnement par trame 140 agit sur des données d'une largeur de 128 bits et peut

être utilisé pour émettre des données de pixels vers 16 empla-

cements de multiplets de pixels adjacents du tampon de trame 10 ou peut être utilisé pour émettre 16 multiplets alignés en X vers tous les plans de mots représentés en figure 2 et mémorisés dans

le tampon de trame 10.

Lors de l'écriture de multiplets de pixels dans le tampon de trame 10, un masque d'écriture par plan 70 peut être utilisé pour masquer jusqu'à huit bits d'un multiplet de pixel que l'on ne désire pas écrire. Par exemple, si l'on souhaite écrire seulement quatre bits de pixel dans un emplacement de pixel dans le tampon de trame 10, le masque d'écriture par plan 70 masquera quatre bits de pixel au niveau du tampon de trame 10, en les

empêchant ainsi d'être écrits.

Dans des buts illustratifs, la présente description a

indiqué l'architecture en _ant aue dispositif séparé couplé à un

ordinateur central 50. Cependant on notera que la présente inven-

tion peut également être mis en oeuvre sous forme d'une puce intégrée monolithique unique qui pourrait être directement couplé à un ordinateur central. Egalement, dans le mode de réalisation décrit de la présente invention, le bus VME 45 a une capacité de 16 bits de données; toutefois on notera que ceci constitue seulement une réalisation possible et que d'autres réalisations peuvent utiliser des bus de données de capacité plus grande, des puces DRAM plus denses, des résolutions d'écran plus élevées et d'autres changements d'échelle similaire du mode de réalisation

décrit de la présente invention.

On notera également que, bien que l'organisation de mémoire améliorée selon la présente invention ait, dans des buts illustratifs, été décrite comme mise en oeuvre dans un système d'affichage graphique, l'organisation de mémoire améliorée selon la présente invention peut également êtreavantageusement utilisée dans d'autres systèmes à ordinateur numérique et n'est pas limitée

à une mise en oeuvre dans des systèmes graphiques.

La présente invention peut en conséquence être mise en oeuvre sous d'autres formes particulières sans sortir de son domaine. Les modes de réalisation décrits doivent être considérés uniquement comme illustratifs et non restrictifs, l'étendue de

l'invention étant indiquée par les revendications ci-après plutôt

que la description précédente et toutes modifications qui rentrent

dans la présente invention et dans la gamme d'équivalence de celle-

ci sont en conséquence considérées comme comprises dans l'in-

vention.

Claims

REVENDICATIONS

1. Organisation de mémoire destinée à être utilisée dans un système d'affichage à ordinateur comprenant un affichage avec une pluralité d'éléments d'image (pixels) d'affichage pour définir des images, comprenant: une mémoire tampon de trame (10) comprenant une plura- lité de cellules mémoire organisées en matrice, cette mémoire comprenant des première et seconde cartes, les contenus des cartes correspondant aux pixels et définissent des caractéristiques des pixels, ces cartes étant définies selon deux coordonnées du réseau; des moyens de lecture couplés à la mémoire tampon de trame pour lire sélectivement, en un cycle mémoire, une pluralité de bits à partir des cellules mémoire définissant l'une des cartes; des moyens d'écriture couplés à la mémoire tampon de trame pour écrire sélectivement en un cycle mémoire une pluralité de bits dans les cellules mémoire définissant l'une des cartes;

un moyen de logique de commande couplé aux moyens de lec-

ture et aux moyens d'écriture pour produire des signaux de comman-

de pour lire sélectivement une pluralité de bits à partir de l'une des cartes et écrire une pluralité de bits dans l'une des cartes pour définir les images à afficher sur l'affichage; caractérisée en ce que des cartes multiples peuvent être définies dans un réseau de cellules mémoire, chacune des cartes fournissant des caractéristiques différentes pour des pixels de l'affichage.

2. Organisation de mémoire selon la revendication 1, caractérisée en ce que la mémoire tampon de trame (10) mémorise une première pluralité de valeurs numériques de sorte qu'une première carte est définie dans le tampon de trame, cette première pluralité de multiplets étant alignée selon un axe X.

3. Organisation de mémoire selon la revendication 2, caractérisée en ce que la mémoire tampon de trame mémorise une seconde pluralité de valeurs numériques de sorte qu'une seconde carte est définie dans le tampon de trame, cette seconde pluralité de multiplets étant alignée selon un axe Z.

4. Organisation de mémoire selon la revendication 3, caractérisée en ce que la matrice comprend en outre: une pluralité de plans dont chacun contient une partie de la première carte, dans lesquels la première pluralité de valeurs numériques sont alignées, sur chacun des plans, selon l'axe des X, et dans laquelle les plans sont alignés selon l'axe des Z

de sorte que la seconde pluralité de valeurs numériques est ali-

gnée selon l'axe des Z, dans une zone définie par lesdits plans.

5. Organisation de mémoire selon la revendication 4, caractérisée en ce que la pluralité de plans est alignée de façon consécutive de sorte qu'un bit de la première pluralité de valeurs numériques sur un premier plan correspond à un autre bit sur un

plan différent de façon que les bits alignés selon l'axe Z contien-

nent une valeur numérique de la seconde pluralité de valeurs numériques.

6. Organisation de mémoire selon la revendication 5, caractérisée en ce que la première pluralité de valeurs numériques et la seconde pluralité de valeurs numériques sont mémorisées dans

les mêmes cellules mémoire du tampon de trame.

7. Organisation de mémoire selon la revendication 1, caractérisée en ce que le moyen logique de commande comprend: un premier émetteur d'adresse couplé au tampon de trame (10) pour fournir une pluralité d'adresses au tampon de trame de

sorte que le premier émetteur d'adresse fournit une adresse sépa-

rée pour chacune de la première pluralité de valeurs numériques, déterminant ainsi un emplacement mémoire dans le tampon de trame pour chacune de la première pluralité de valeurs numériques; un dispositif logique de commande (105) pour fournir en relation avec la première pluralité d'adresses fournie par le premier émetteur d'adresse une première pluralité de signaux de validation de tampon de trame vers le tampon de trame pour valider des parties différentes du tampon de trame de sorte que chacune des parties validées par chacun de la première pluralité de

signaux de validation de tampon de trame reçoit un nombre prédéter-

miné de la première pluralité d'adresses; d'o il résulte que la première pluralité de valeurs numériques est organisée de sorte qu'une première carte est définie dans le tampon de trame.

8. Organisation de mémoire selon la revendication 7, caractérisée en ce que le moyen de commande logique comprend en outre: un second émetteur d'adresse couplé au tampon de trame pour fournir une seconde pluralité d'adresses au tampon de trame de sorte que le second émetteur d'adresse fournit une adresse

séparée pour chacun de la seconde pluralité de multiplets, déter-

minant ainsi un emplacement mémoire dans le tampon de trame pour chacune de la seconde pluralité de valeurs numériques; ledit dispositif de commande logique pour fournir au tampon de trame, en relation avec la seconde pluralité d'adresses fournies par le second émetteur d'adresse, une seconde pluralité de signaux de validation de tampon de trame pour valider des parties différentes du tampon de trame de sorte que chacune des parties validées par chacune de la seconde pluralité de signaux de validation de tampon de trame reçoit un nombre prédéterminé de la seconde pluralité d'adresses;

d'o il résulte que la seconde pluralité de valeurs numé-

riques est organisée de sorte qu'une seconde carte est définie

dans le tampon de trame.

9. Organisation de mémoire selon la revendication 7, caractérisée en ce que le moyen de lecture comprend: un premier émetteur d'adresse; ledit dispositif logique de commande pour fournir ladite première pluralité de signaux de validation de tampon de trame; un premier émetteur de données couplé au tampon de trame pour fournir ladite première pluralité de valeurs numériques en relation avec ladite première pluralité d'adresses et ladite première pluralité de signaux de validation de tampon de trame; dans laquelle le premier émetteur de données reçoit l'une souhaitée de ladite première pluralité de valeurs numériques à partir du tampon de trame, comme cela est déterminé par l'une correspondante de la première pluralité d'adresses et de la

première pluralité de signaux de validation.

10. Organisation de mémoire selon la revendication 9, caractérisée en ce que le moyen de lecture comprend en outre: le second émetteur d'adresse;

le dispositif logique de commande pour fournir la secon-

de pluralité de signaux de validation de tampon de trame; un second émetteur de données pour fournir la seconde

pluralité de valeurs numérique en relation avec la seconde plura-

lité d'adresses et la seconde pluralité de signaux de validation de tampon de trame; dans laquelle le second émetteur de données reçoit l'une désirée de la seconde pluralité de valeurs numériques à partir du tampon de trame, comme cela est déterminé par l'une correspondante de la seconde pluralité d'adresses et de la seconde pluralité de

signaux de validation de tampon de trame.

11. Organisation de mémoire selon la revendication 8, caractérisée en ce que le moyen d'écriture comprend: le premier émetteur d'adresse; le premier émetteur de données; le dispositif logique de commande pour fournir les signaux de validation d'écriture en relation avec la première pluralité de signaux de validation de tampon de trame et la première pluralité d'adresses; dans laquelle le premier émetteur de données écrit l'une désirée de la première pluralité de valeurs numériques dans le

tampon de trame à un emplacement mémoire déterminé par l'une cor-

respondante de la première pluralité d'adresses, des signaux de validation de tampon de trame et des signaux de validation d'écriture.

12. Organisation de mémoire selon la revendication 9, caractérisée en ce que le moyen d'écriture comprend en outre: le second émetteur d'adresse; le second émetteur de données; le dispositif logique de commande pour fournir des

signaux de validation d'écriture en relation avec la seconde plura-

lité de signaux de validation de tampon de trame; dans laquelle le second émetteur de données écrit l'un désiré de la seconde pluralité de multiplets dans le tampon de trame à un emplacement de mémoire déterminé par la seconde plura- lité d'adresses et la seconde pluralité de signaux de validation

de tampon de trame et lesdits signaux de validation d'écriture.

13. Organisation de mémoire selon la revendication 1, caractérisée en ce que chaque bit de la première pluralité de

valeurs numériques détermine le fond/premier plan de l'un corres-

pondant des pixels.

14. Organisation de mémoire selon la revendication 2, caractérisée en ce que la seconde pluralité de valeurs numériques

détermine la couleur au niveau de l'un correspondant des pixels.

15. Organisation de mémoire selon la revendication 1, caractérisée en ce qu'elle comprend en outre: un processeur de fonctionnement par trame (140) couplé entre le moyen de lecture et le moyen d'écriture pour réaliser

alternativement une opération de lecture et une opération d'écri-

ture en un seul cycle mémoire.

16. Organisation de mémoire selon la revendication 1, caractérisée en ce qu'elle comprend en outre un masque d'écriture par plan (70) couplé au tampon de trame pour masquer un nombre

désiré de bits de l'une de la seconde pluralité de valeurs numé-

riques quand celle-ci est en cours d'écriture dans le tampon de trame.

17. Organisation de mémoire selon la revendication 9,

caractérisée en ce que le premier émetteur de données (90) multi-

plexe la première pluralité de valeurs numériques.

18.0rganisation de mémoire selon la revendication 10,

caractérisée en ce que le second émetteur de données (85) multi-

plexe la seconde pluralité de valeurs numériques.

19. Organisation de mémoire selon la revendication 1, caractérisée en ce qu'elle comprend en outre un tampon de trame optionnel (99) couplé au moyen d'écriture, au moyen de lecture et au moyen de commande logique, dans laquelle le tampon de trame optionnel peut être écrit tandis que le tampon de trame est lu et inversement.

20. Procédé d'organisation d'une mémoire destiné à être utilisé dans un système d'affichage d'ordinateur comprenant un affichage muni d'une pluralité d'éléments d'image (pixels) d'affi- chage pour définir des images, caractérisé en ce qu'il comprend les étapes suivantes: organiser une mémoire de tampon de trame (10) comprenant une pluralité de cellules mémoire en une matrice formant des première et seconde cartes; faire correspondre les contenus des cartes aux pixels; représenter des caractéristiques des pixels par ladite correspondance; définir les cartes selon les coordonnées du réseau; coupler un moyen de lecture au tampon de trame pour lire sélectivement en un cycle mémoire une pluralité de bits à partir de cellules mémoire définissant l'une des cartes; lire sélectivement la pluralité de bits à partir du tampon de trame au moyen du moyen de lecture; coupler un moyen d'écriture à la mémoire de tampon de trame pour écrire sélectivement en un cycle mémoire une pluralité de bits dans les cellules mémoire définissant l'une des cartes; écrire sélectivement la pluralité de bits dans le tampon de trame à l'aide du moyen d'écriture; coupler un moyen logique de commande au moyen de lecture et au moyen d'écriture et au tampon de trame pour produire des signaux de commande pour lire sélectivement une pluralité de bits à partir de l'une des cartes et écrire une pluralité de bits dans

l'une des cartes pour définir les images à afficher sur l'affi-

cheur; d'o il résulte que des cartes multiples sont définies

dans un réseau de cellules mémoire, chacune de ces cartes four-

nissant des caractéristiques différentes dans chacun des pixels de l'affichage.

21. Organisation de mémoire selon la revendication 6, caractérisée en ce que le moyen de lecture, le moyen d'écriture et

le moyen de commande logique sont constitués selon un circuit in-

tégré monolithique.