JPS61296385A

JPS61296385A - 記憶装置

Info

Publication number: JPS61296385A
Application number: JP60138304A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-06-25
Filing date: 1985-06-25
Publication date: 1986-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、記憶装置に関する。

［従来の技術］画像メモリは、近年１画面の解像度の増加と、表示色の
数の増加に従って、著しく大容亀イヒの傾向にある。

ところで、一般に１画像メモリの容量が増加すると、そ
の容量に比例して、表示データの処理時間が長くなると
いう欠点がある。この欠点を克服するために、従来は、
表示データプロセッサを改良し、これによって１表示デ
ータの処理を高速化してきたが、メモリアクセスのスピ
ードには限界がある。

すなわち、表示メモリをワード構成にすると、ピクセル
毎のアクセスが遅くなり、記憶装置をサイドバイサイド
ピクセル構成にすると、ワード内のビット位置に関する
処理によって、アクセスが遅くなるという問題がある。

具体的には、ワード構成を有する表示メモリの場合には
、次のような問題がある。なお、第７図は、ワード構成
を有する表示メモリの説明図である。

まず、文字情報を表示メモリに書込む場合、色コードに
合わせてプレーン選択レジスタの値をセットし、データ
としてフォントパターンを書込む（ｗ４７図（１））こ
とが考えられる。このようにした場合、非常に高速に書
込むことができる。

しかし、背景色がｒＯＪでない場合には、各面毎に書込
む必要がある。したがって、書込む面数が多い程、書込
み速度は遅くなる（つまり、面数に比例した書込み時間
を必要とする）。

表示画面の１ドツトだけ書込む場合には、更に長い処理
時間が必要になる。これは１面毎のデータを読出しく同
図（２））た後に、変えたいビット位置のみ、ｒｌＪま
たは「０」にして書き戻しく同図（３））、これを総て
の面に対し繰り返す（同図（４））必要があるからであ
る。

一般に、表示データを書込む場合、はとんどのイメージ
／画素は、１ドツトづつ書込む操作を組合せて形成され
ているので、その書込み処理には非常に長い処理時間が
必要になる。

一方、サイドバイサイドピクセル構成を有する表示メモ
リの場合には、次のような問題がある。

なお、第８図は、サイドバイサイドピクセル構成を有す
る表示メモリの説明図である。

まず１表示情報を表示メモリに書込む場合、フォントパ
ターンを表示色とＩＶ　ＭＬ色とに色展開してから書込
まなければならないので、書込み時間が長くなる。また
、ピクセル長が長いと、１回で書けるピクセル数が少な
くなるので、書込み時間はさらに長くかかる。

１ドツト毎の占込みは、ワード構成の場合よりも簡単で
はあるが、ピクセルの位置によって、ワード内のビット
位置が変わる。このために、ピクセルを更新する場合、
ＣＰＵまたはビデオデータプロセッサは、そのピクセル
が存在するワードを読出した後、更新すべきピクセルが
どの位置に存在しても、そのピクセルをビットＯの位置
にシフトしてから処理し、そのシフト前の位置に戻した
後、隣のデータを合せてから、書き戻す必要がある。

したがって、ワード構成を有する表示メモリの場合も、
サイドバイサイドピクセル構成を有する表示メモリの場
合も、それぞれ問題を有し、メモリアクセスが、画像処
理における性能向りに対してかなりの制限になっている
。

［発明の目的］本発明は、上記従来の問題点に着目してなされたもので
、ワードアクセスとピクセルアクセスとの両者が可能な
メモリを提供することを目的とす゛るものである。

［発明の概要］本発明は、ワードアクセスとビットアクセスとの両者を
可能にするために、ワード方向とビット方向とに、それ
ぞれ、データバッファを設け、これらデータバッファの
選択制御と、選択されたデータバッファの入出力方向の
制御とを行なうものである。

［発明の実施例］第１図は、本発明の一実施例を示すブロック図である。

メモリＭは、アドレス情報のうちローアドレスを保持す
るローアドレスバッファ１１と、これをデコードするロ
ーアドレスデコーダ１２と、アドレス情報のうちカラム
アドレスを保持するカラムアドレスバッファ１３と、こ
のアドレスをデコードするカラムアドレスデコーダ１４
と、所定データを記憶するメモリセルアレー１５とを有
するものである。また、メモリＭは、ワード方向用デー
タバッファ２０と、ビット方向用データバッファ３０と
、メモリタイミングコントローラ４０とを有する。

ワード方向用データバッファ２０は、メモリセルアレー
１５のワード方向の入出力インタフェースとなるもので
あり、ビット方向用データバッファ３０は、メモリセル
アレー１５のビット方向の入出力インタフェースとなる
ものである。また。

ワード方向用データバッファ２０と、ビット方向用デー
タバッファ３０とは、互いに独立して動作するものであ
る。

メモリタイミングコントローラ４０は、ローアドレスを
取込むタイミングを′ｊえるローアドレスストローブ信
号と、カラ、ムアドレスの取込みのタイミングを失える
カラムアドレスストローブ信号と、メモリセルアレー１
５に書込むタイミングを与えるライトイネーブル信号と
、メモリセルアレー１５に書込まれたデータを読取るタ
イミングを与えるアウトプットイネーブル信号と、デー
タバッファ選択信号とを受け、所定の制御信号を出力す
るものである。

データバッファ選択信号は、ワード方向用データバッフ
ァ２０とビット方向用データバッファ３０とのうち、一
方を選択する信号である。

第２図は、上記実施例の要部をより具体的に示す回路図
である。

ワード方向用データバッファ２０は、入力方向のバッフ
ァ２１と、出力方向のバッファ２２とを有する。ビット
方向用データバッファ３０は、入力方向のバッファ３１
と出力方向のバッファ３ｚとを有するものである。

メモリタイミングコントローラ４０は、インバ−タ４１
，４２．４３と、ＮＡＮＤ回路４４゜４５．４６．４７
と、リード／ライ　トタイミング発生回路４８とを有す
る。

次に、上記実施例の動作について説明する。

たとえば、１６ビットのアドレス情報は、ローアドレス
とカラムアドレスとに分けられ、これらが、アドレスラ
インＡＯ〜７を経由して交互に送られる。そして、ロー
アドレスはローアドレスバッファ１１に保持された後に
デコーダ１７でデコードされ、カラムアドレスはカラム
アドレスバッファ１３に保持された後にカラムアドレス
デコーダ１４でデコードされる。上記両アドレスがメモ
リセルアレー１５に供給され、そのアドレスに対応する
メモリセルについて、書込みまたは読出しが行なわれる
。

ところで１画像用メモリは一般に、２つの方向にデータ
がアクセスされる。その一方の方向はＣＦＵまたは表示
コントローラから見えるワード単位の処理に基づくワー
ド方向であり、他の方向はピクセル中位の処理に基づく
アクセスを行なうビット方向である。

ここで、メモリセルアレー１５をワード方向にアクセス
したい場合には、メモリタイミングコントローラ４０に
対して、データバッファ選択信号としてｒｌＪを１１え
る。これによって、ＮＡＮＤ回路４４．４５が開く条件
が′Ｉ￥、備される。この場合、メモリセルアレー１５
に所定データを書込むには、ライトイネーブル信号とし
てｒＯＪを４え、アウトプットイネーブル信号として「
１」を与える。

これによって、インバータ４２とＮＡＮＤ回路４４とを
通過した「０」の信号が、バッファ２１をオンにするの
で、ワード方向用データが、バッファ２１とライト用デ
ータライン１６とを介してメモリセルアレー１５に向か
う、この場合、インバータ４３の出力が「０」になり、
ＮＡＮＤ回路４５の出力が「１」になるので、バッファ
２２がオフし、アウトプット用データライン１７のデー
タはメモリＭの外部に出ない。

上記の場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」を芋え、ライトイネーブル信号として「１」を与える
。これによって、インバータ４３とＮＡＮＤ回路４５と
を通過した信号がバッファ２２をオンにするので、その
ときのアドレスによって指定されたデータが、メモリセ
ルアレー１５からアウトプット用データライン１７とバ
ッファ２２とを介して、メモリＭの外部に出力される。

また、メモリセルアレー１５をビット方向にアクセスし
たい場合には、メモリタイミングコントローラ４０に対
して、データバッファ選択信号として「０」を４える。

これによって、ＮＡＮＤ回路４６．４７が開く条件が準
備される。この場合、メモリセルアレー１５に所定デー
タを書込むには、ライトイネーブル信号として「０」を
与え、アウトプットイネーブル信号として「１」を与え
る。

これによって、インバータ４２とＮＡＮＤ回路４６とを
通過した信号が、バッファ３１をオンにするので、ビッ
ト方向用データが、バッファ３１とライト用データライ
ン１６とを介してメモリセルアレー１５に向かう、この
場合、インバータ４３の出力が「Ｏ」になり、ＮＡＮＤ
回路４７の出力がｒｌＪになるので、バッファ３２がオ
フし、アウトプット用データライン１７のデータはメモ
リＭの外部に出ない。

上記の場合、メモリセルアレー１５から所定データを読
出すためには、アウトプットイネーブル信号として「０
」をかえ、う・ｆトイネーブル信号として「１」を与え
る。これによって、インバータ４３とＮＡＮＤ回路４７
とを通過した信号がバッファ３２をオンにするので５そ
のときのアドレスによって指定されたデータが、メモリ
セルアレー１５からアウトプット用データライン１７と
バッファ３２とを介して、メモリＭの外部に出力される
。

第３図は１本発明の他の実施例を示す説明図である。

メモリアレー５０は、第１図に示すメモリＭを二次元的
に配列したものである。メモリアレー５０において、メ
モリＭの横の組合せで、ワードを構成する。メモリＭの
縦の組合せで、１ピクセル（表示１ドツト）を構成する
。　。

また、同じワード方向に配列された各メモリＭのワード
方向用データ端子同志を、瓦いに接続し、これを、縦方
向に延びたデータライン５１に接続する。さらに、同じ
ピクセル方向に配列された各メモリＭのピクセル方向用
データ端子同志を、互いに接続し、これを、横方向に延
びたデータライン５２に接続する。

さらに、上記データライン５１．５２を、互いに接続す
る。この場合、データライン５１．５２のうち、同じビ
ット同志を接続する。これによって、データライン５１
と５２とが、同一データバス５３になる。このように、
データバス５３を共通できるのは、縦方向のデータライ
ン５１と横方向のデータライン５２とが同時に使用する
ことは無いからである。

また、同じ縦方向に配列された複数のメモリＭにおいて
、各メモリＭのライトイネーブル信号用端子を互いにＪ
ｔｉ統し、この接続点を７ウトプツトイネーブル／ライ
トイネーブルゲート６１のライトイネーブル信号用端子
に接続する。そして、同じ縦方向に配列された複数のメ
モリＭにおいて。

各メモリＭのアウトプットイネーブル信号用端子を互い
に接続し、この接続点をアウトプットイネーブル／ライ
トイネーブルゲート６１のアウトプットイネーブル信号
用端子に接続する。

同じ横方向に配列された複数のメモリＭにおいて、各メ
モリＭのカラムアドレスストローブ端子を互いに接続し
、この接続点を、カラムアドレスストローブゲート６３
の対応する接続端子に接続しである。

メモリコントローラ（または、ビデオプロセッサ）７０
からの出力ＡＯ〜７、ローアドレスストローブ信号、デ
ータバッファ選択信号は、メモリアレー５０中の総ての
メモリＭに、共通に供給されるようになっている。

プレーンマスクレジスタ６４は、ＣＰＵ８０またはメモ
リコントローラ７０からの指示によって、メモリアレー
５０におけるそれぞれの回毎のマスク情報を保持するも
のである。このプレーンマスクレジスタ６４の出力は、
カラムアドレスストローブゲート６３へ供給され、メモ
リコントローラ７０からのカラムアドレスストローブ信
号とＡＮＤされ、メモリアレー５０の回毎のカラムアド
レスストローブ信号となるものである。

ビットマスクレジスタ６２は、ＣＰＵ８０またメモリコ
ントローラ７０からの指示によって、メモリアレー５０
におけるピクセル毎のマスク情報を保持するものである
。このビットマスクレジスタ６２の出力は、アウトプッ
トイネーブル／ライトイネーブルグー）６１へ供給され
、メモリコントローラ７０からのアウトプットイネーブ
ル信号と、ライトイネーブル信号とが、別々にＡＮＤさ
れ、メモリアレー５０におけるピクセル毎のアウトプッ
トイネーブル信号、ライトイネーブル信号になる。

次に、上記実施例の動作について説明する。

まず、ＣＰＵ８０がワード方向のアクセスを行なう場合
について説明する。

この場合、データバッファ選択信号を「１」にセットす
ることによって、ワード方向のアクセスを選択する。プ
レーンマスクレジスタ６４に書込む色／使用する而に応
じてマスクデータをセットし、ビットマスクレジスタ６
２をオールｒｌＪ　とし、メモリライトを実行する。こ
の後、ＡＯ〜７、ローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号が、所
定のタイミングで、メモリコントローラ７０から出力さ
れる。

ＣＰＵ８０が書込みを行なう場合、メモリコントローラ
７０の動作と並行して、書込みデータがＣＰＵ８０から
出力され、データライン５１およびデータバス５３を介
してワード方向／横方向（Ｘ方向）に書込まれるこの場
合、各許可された面には、同じ書込みデータが書込まれ
る。すなわち、ワード方向の書込みを行なう場合、プレ
ーンマスクレジスタ６４の少なくとも１ビットを「１」
とすればよく、２ビット以上を同時に「ｌ」にしてもよ
い、これによって、そのｒｌＪにしたビットに、同じラ
イトデータが同時に書込まれる。

上記書込み前に、ビットマスクレジスタ６２に、任意の
データをセットしておくと、ワード内の任意のビット、
任意の部分のみに書込みを行なうことができる。

ワード方向の読出しを行なう場合、プレーンマスクレジ
スタ６４の１ビットをｒｌＪ　とすれば、ｒｌＪにした
ビットに対応するワード方向のり−ドデータが、データ
バス５３に得られる。

次に、ＣＰＵ８０がビット方向（ピクセル方向）のアク
セスを行なう場合について説明する。

まず、データバー２フア選択信号を「０」にすることに
よって、ビット方向のアクセスを選択する。そして、プ
レーンマスクレジスタ６４をオール「１」にし、ビット
マスクレジスタ６２の１ビットをセットして、データラ
イン５２およびデータバス５３を介してリードまたは、
ライトを行なう、この場合、アクセスすべＪピクセルが
存在するワードアドレスに対応して、ＡＯ〜７の値が定
まり、そのワード内のビー、ト位置に対応してビットマ
スクレジスタ６２の値が定まる。

ピクセルデータは、ピクセル長がどんな値であっても、
データバス内の右寄せのビット位置でアクセスできる。

つまり、第８図において、「ビット０の位置（右）に寄
せる」ど示した位置で、アクセスできる。したがって、
ＣＰＵ８０の処理は、非常に単純な操作となる。

上記の実施例においては、ワード構成の従来記憶装置に
おけるワードアクセス時間と同じ時間で、複数面同時に
ワードアクセスすることができるとともに、ピクセル構
成の従来記憶装置におけるピクセルアクセス時間よりも
高速に、ピクセルアクセスを行なうことができる。

なお、第３図に示した実施例において、プレーンマスク
レジスタ６４は、１つだけ設けられ、データの書込みの
場合も読取りの場合も、同じプレーンマスクレジスタを
使用するようにしている。

ところで、データの書込み用のプレーンマスクレジスタ
と、読取り用のプレーンマスクレジスタとを別々に設け
るようにしてもよい、これによって、あるプレーンを読
取った直後に、別のプレーンに書込むことができるので
、読取るプレーンと書込むプレーンとが異なる場合の処
理が迅速になる。

第４図は、本発明の他の実施例を示すブロック図である
。

この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも多い場合の例を示すものである。つまり
、ワード方向が８ビットであり、ビット方向が５ビット
の場合を示しである。

第５図は、本発明の別の実施例であって、メモリアレー
を示す図である。

この実施例は、ワード方向のビット数が、ビット方向の
ビット数よりも少ない場合を示すものである。つまり、
ワード方向が３ビットであり、ビット方向が８ビットの
場合を示しである。

また、ビットマスクレジスタ６２とプレーンマスクレジ
スタ６４とは、論理的には同一のものであり、使い方に
応じてその名称が異なる。すなわち、ビットマスクレジ
スタ６２とプレーンマスクレジスタ６４とは、その名称
と使い方を入換えることによって、匠換できるものであ
る。

第６図は、本発明のさらに別の実施例を示す図である。

この実施例は、メモリＭを、ワード方向に一次元的に１
６個配列し、これら１６個のメモリＭを４つのピクセル
に区分し、各ピクセルにおける対応するビット同志の間
で、メモリＭを接続したものである。また、ピクセルア
クセスは、ピクセル単位で実行するようになっている。

すなわち、１６個のメモリＭＯ〜Ｍ１５がワード方向に
配列され、メモリＭＯ〜Ｍ１５のそれぞれは、データラ
インＤＴＯ−ＤＴＩ　５のそれぞれに接続されている。

また、メモリＭＯ−Ｍ１５は、４つのピクセルＰＯ，Ｐ
Ｌ、Ｐ２．Ｐ３に区分されている。つまり、ピクセルＰ
ＯにはメモリＭＯ−Ｍ３が含まれ、ピクセルＰ１にはメ
モリＭ４〜Ｍ７が含まれ、ピクセルＰ２にはメモリＭ８
〜Ｍｌｌが含まれ、ピクセルＰ３にはメモリＭ１２〜Ｍ
１５が含まれている。

そして、ピクセルＰＯ内のメモリＭＯと、ピクセルＰ１
内のメモリＭ４と、ピクセルＰ２内のメモリＭ８と、ピ
クセルＰ３内のメモリＭ１２とが接続されている。また
、ピクセルＰＯ内のメモリＭ１と、ピクセルＰＬ内のメ
モリＭ５と、ピクセルＰ２内のメモリＭ９と、ピクセル
Ｐ３内のメモリＭ１３とが接続されている。以下、同様
にして各ピクセルにおける対応するビット同志の間で、
メモリＭが接続されている。

次に、上記実施例の動作について説明する。

まず、ワードアクセスする場合には、１６ビット１面の
構成が採用され、１６ビット同時に読み書きできる。一
方、ピクセルアクセスする場合には、ピクセルＰＯ−Ｐ
３のうちで指定されたピクセルのみについて、読み書き
できる。また、この場合、ライトデータ（リードデータ
）は、常に、データラインＤＴＯ〜ＤＴ３のみを使用す
る。

たとえば、ピクセルＰ２のみを書く場合（読む場合）に
は、第２ライトイネーブル信号（第２リードイネーブル
信号）のみが供給され、ピクセルＰ２のみがアクセスさ
れる。そして、データを書込む場合には、データライン
ＤＴＯ−ＤＴ３を介してライトデータを送り、データを
読出す場合には、データラインＤＴＯ−ＤＴ３を介して
リードデータが送り出される。したがって、データを読
み書きする場合に、第８図に示すようなデータのシフト
を行なう必要がなくなる。このために、データの処理に
要する時間が短縮される。

なお、第６図においては、メモリＭを二次元的に配列し
たようにも見えるが、これは、ピクセル毎の動作を明示
するためにメモリＭを左右方向にづらせたためである。

また、第６図の実施例において、ワード方向に配列する
メモリＭの数は、１６個以外の数でもよく、ワード方向
に配列したメモリＭを４つ以外のピクセルに区分するよ
うにしてもよい。

［発明の効果］本発明によれば、ワードアクセスとピクセルアクセスと
が可能であり、いずれの方向のアクセスにおいても、高
速の処理が行なわれるという効果を有するものである。

【図面の簡単な説明】

第１図は、未発明の一実施例を示すブロック図である。第２図は、上記実施例における要部の具体例を示す回路
図である。第３図は、本発明の他の実施例を示す説明図である。第４図は、本発明の別の実施例を示すブロック図である
。第５図は１本発明のさらに他の実施例であって、メモリ
アレーを示す図である。第６図は１本発明のさらに別の実施例を示す図である。第７図は、ワード構成を有する表示メモリの説明図であ
る。第８図は、サイドバイサイドピクセル構成を有する表示
メモリの説明図である。Ｍ・・・メモリ。１５・・・メモリセルアレー、２０・・・ワード方向用データバッファ、３０・・・ビ
ット方向用データバッファ、４０・・・メモリタイミン
グコントローラ。５０・・・メモリ７レー特許出願人　　株式会社　アスキー第１図、Ｍ第２図派第５図第６図１蒼第７図子２７八゛ス ■ 傘を：ｆＬ１第８図ＡＢＣＤ口［ロロココ］口請欝抄甚ＡＢＣ［Σ＝］　　Ｅの２７と合ｈ＋！？↓艮も゛一手続７山正書昭和６０年特許願第１３８，３０４号２、発明の名称記憶装置３、補正をする者事件との関係　　特許出願人住　所　　　　　東京都港区南青山５丁目１１番５号名
　称　　　　　株式会社　アスキー代表者　　郡　司　　明　部４、代理人住　所　　〒１０５東京都港区浜松町２丁目７番１５号
５、補正命令の日付　　　　自発補正６、補正の対象願書に添付した明細書の「発明の詳細な説明」の欄およ
び図面７、補正の内容（１）明細書第１８頁第８行〜第１Ｏ行に記載の「し、
メモリライトーーーーー信号が、」を。「する、この後、メモリアクセスを実行するとこれに応
じて、ＡＯ〜７．ローアドレスストローブ信号、カラム
アドレスストローブ信号、ライトイネーブル信号、アウ
トプットイネーブル信号が、」に訂正します。（２）同第１８頁第１７行に記載の「（ｘ方向）」を削
除します。（３）図面第８図を別紙の通りに訂ＩＦします。以上第８図ＡＢＣＤ口［ロロ］コ］ロ級むル畢［＝区＝二■３］耳Ｅ亙［二で］ｍΣ］ｈの２つと合罰
２畜艮ｔ゛手続補正書昭和６１年９月２５日特許庁長官　黒　１）　明　雄　殿２、発明の名称記憶装置３、補正をする者事件との関係　　特許出願人住　所　　　　　東京都港区南青山５丁目１１番５号名
　称　　　　　株式会社　アスキー代表者　郡司　明部゛４０代理人住　所　　〒１０５東京都千代田区六番町７番地５、補
正命令の日付　　　　自発補正６、補正により増加する発明の数　　　　　　　２．Ｒ
・７、補正の対象２、特許請求の範囲（１）データラインを介してデータを読取りまたは書込
みする記憶装置において：ワード方向のデータ入出力インタフェースであるワード
方向用データバッファと；ビット方向の入出力インタフェースであり、しかも前記
ワード方向用データバッファと独立に動作するビット方
向用データバッファと；前記２つのデータバッファのう
ちのいずれかを選択するデータバッファ選択手段と；前記記憶装置の記憶内容の読取りまたは書込み動作に応
じて、前記２つのデータバッファのそれぞれの方向を制
御する方向制御手段と：を有することを特徴とする記憶
装置。（２）データラインを介してデータを読取りまたは書込
みする記憶装置において；ワード方向の入出力インタフェースであるワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッファのうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とによってインタ
フェースを形成し、これらインタフェースを介してメモ
リを二次元的に複数個配列したメモリアレーと；このメモリアレー内のワード方向に存在する所定の前記
メモリについて、読取りまたは書込みを禁止マスクする
ワード方向用禁止マスク手段と；前記メモリアレー内のビット方向に存在する所定の前記
メモリについて、読取りまたは書込みを禁止マスクする
ビット方向用禁止マスク手段と：前記データバッファ選択手段からの選択情報と、前記マ
スク手段によるデータ設定とに応じて、ワード方向のア
クセス、ビット方向のアクセスのうち少な゛くとも一方
を実行することを特徴とする記憶装置。（３）特許請求の範囲第２項において、前記各メモリア
レーは、前記メモリアレーにおけるワード方向の入出力
信号ラインと、前記メモリアレーにおけるビット方向の
入出力信号ラインとが、対応する順番で１対１に接続さ
れているこを特徴とする記憶装置。（４）特許請求の範囲第２項において、前記ワード方向
のビット数は、前記ビット方向のビット数よりも多いこ
とを特徴とする記憶装置。（５）特許請求の範囲第２項において、前記ワード方向
のビット数は、前記ビット方向のビット数よりも少ない
ことを特徴とする記憶装置。（６）データラインを介してデータを読取りまたは書込
みする記憶装置において；ワード方向の入出力インタフェースでありワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッファのうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とを具備するメモ
リを、ワード方向に一次元的に複数個具備するメモリア
レーと；前記メモリアレーを複数のピクセルに区分し、各ピクセ
ルにおける対応するビット同志の間で、前記メモリを接
続する接続手段と：前記ピクセル単位で、ピクセルアクセスを実行するピク
セルアクセス実行手段と；を有することを特徴とする記憶装置。データバッファと独立に動作するビット　向　データバ
ッファと、前記２つのデータバッファのユ互ユ前記メモリアレー内のビット方向に存在する頂点」− を有し、

Claims

【特許請求の範囲】

（１）データラインを介して１ビットのデータを読取り
または書込みする記憶装置において；ワード方向のデー
タ入出力インタフェースであるワード方向用データバッ
ファと；ビット方向の入出力インタフェースであり、しかも前記
ワード方向用データバッファと独立に動作するビット方
向用データバッファと；前記２つのデータバッファのうちのいずれかを選択する
データバッファ選択手段と；前記記憶装置の記憶内容の読取りまたは書込み動作に応
じて、前記２つのデータバッファのそれぞれの方向を制
御する方向制御手段と；を有することを特徴とする記憶装置。
（２）データラインを介してデータを読取りまたは書込
みする記憶装置において；ワード方向の入出力インタフェースであるワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッファのうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とを具備するメモ
リを、二次元的に複数個具備するメモリアレーと；このメモリアレー内のワード方向に存在する所定の前記
メモリについて、読取りまたは書込みを禁止マスクする
ワード方向用禁止マスク手段と；前記メモリアレー内のビット方向に存在する所定の前記
メモリについて、読取りまたは書込みを禁止マスクする
ビット方向用禁止マスク手段と；前記データバッファ選択手段からの選択情報と、前記マ
スク手段によるデータ設定とに応じて、ワード方向のア
クセス、ビット方向のアクセスのうち少なくとも一方を
実行することを特徴とする記憶装置。
（３）特許請求の範囲第２項において、前記各メモリアレーは、前記メモリアレーにおけるワー
ド方向の入出力信号ラインと、前記メモリアレーにおけ
るビット方向の入出力信号ラインとが、対応する順番で
１対１に接続されているこを特徴とする記憶装置。
（４）特許請求の範囲第２項において、前記ワード方向のビット数は、前記ビット方向のビット
数よりも多いことを特徴とする記憶装置。
（５）特許請求の範囲第２項において、前記ワード方向のビット数は、前記ビット方向のビット
数よりも少ないことを特徴とする記憶装置。
（６）データラインを介してデータを読取りまたは書込
みする記憶装置において；ワード方向の入出力インタフェースでありワード方向用
データバッファと、ビット方向の入出力インタフェース
であり、しかも前記ワード方向用データバッファと独立
に動作するビット方向用データバッファと、前記２つの
データバッファのうちのいずれかを選択するデータバッ
ファ選択手段と、前記記憶装置の記憶内容の読取りまた
は書込み動作に応じて、前記２つのデータバッファのそ
れぞれの方向を制御する方向制御手段とを具備するメモ
リを、ワード方向に一次元的に複数個具備するメモリア
レーと；前記メモリアレーを複数のピクセルに区分し、各ピクセ
ルにおける対応するビット同志の間で、前記メモリを接
続する接続手段と；前記ピクセル単位で、ピクセルアクセスを実行するピク
セルアクセス実行手段と；を有することを特徴とする記憶装置。