JPS58205187A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は待し：ラスタスキャン型のグラフィックディス
プレイ装置ＣＸける表示画像記憶用メモリとして好適す
るメモリ装置（２関する。

〔発明の技術的背景とその間頂点〕

一般にラスクスキャン型のグラフィックディスグレイ妄
１璽に）よ、その表示画像が記懺されるメモリｇｔＢが
設けられている。このメモリ袋、賀の中心を成すメモリ
部の構成方法の最も一般的な方法は次の通りである０丁
なわち、第１図６二示されるようにグラフィックディス
プレイ装置の表示画面の全表示領域をラスタ方向Ｃ″−
１ドツト幅に分屋し、更（二これら各行（各ラスク行）
の表示領域を８ドツトずつＣ二分燻して、最終的に全表
示領域を８ドツト単位の！ロック６二細分する。そして
、この全ブロックを、画面表示の１７７レツシユの頑ｆ
ニバイト単位で構成されメモリ部のθ番地から順次割り
付けるようＣ二する。

第２因はこのようなメモリ部の構成例を第１図の表示画
面Ｃ：対応させて模式的に示すものである。図中、符号
入。、入１．入、はメモリ部のそれぞｔ′ＬＯ番他、１
番地、２番地を示しており、ｋＧ［二ハ表示画面の先頭
ラスク行の最初の８ドツト　（の表示画像）が、へ、に
は同じく先頭ラスタ行の次′の８ドツトが、戊、（二は
同じく先頭ラスク行の更Ｃ二次の８ドツトが記憶される
ことＣ二なる。なお、メモリ部の３番畑以降Ｃ：ついて
は説明を省略する。

周知のようにグラ７ィックディスデフ４頭置では、表示
画面（二表示されている画像情報の一部をメモリ部から
読み出してこれ（２新たな処理を加えることがある。こ
のような場合、画像情報の数ドツトを一組として読み出
すのが一般的である。この画像情報の読み出しのためＣ
二は、メモリ部の構成を無視すると第３図の表示画面中
Ｃ二符号入で示されているようＣ：ラスタ方向と同一方
向の数ドツトを一組とした方が都・片が良い場合と、同
じく符号Ｂで示されているようにラスタ方向とは垂直方
向の数ドツトを一組とした方が都合が良い場合とがある
。しかし、実際（二は、画像情報は前述したようＣ二構
成されたメモリ部（二記憶されているため、ラスタ方向
と同一方向の数ドツトを一組として読み出さなければな
らなかった。このためラスタ方向とは垂直方向の数ドツ
トを一組として読み出した方が都合が良い場合−は、い
ったんラスタ方向と同一方向の数ドツトを一組として所
望の画像１報を一部（１ドツト）含む画像情報を数組読
み出し、これらの組から所望の画像ｆ！報だけを選択し
て必要とする数ドツトを一組とした情報を組み立てる複
雑な手順が必要であった。すなわち、この場合Ｃ二は、
メモＩＪ部に対するアクセス回数が著しく増Ｉし、しか
もメモリリードアクセスであれば読み出し情報【二対す
る情報選択並びに慣報組み立てを行なわねばならない不
ｇ５５片があつた。

〔発明の目的〕

本発明は上ｄＣ＄情に鑑みてなされたもので、その目的
は同数の出力画像情報を読み出す場合などＣ二おいて、
表示画面や印刷紙面Ｃ二対し水平方向の数ドツトを一組
とするアクセス、並びＣ；垂直方向の数ドツトを一組と
するアクセスのいずれの場奢も同一かつ少ないアクセス
回数で済み、しかも処理上の差異が生じないメモリ装置
を提供することＣ：ある。

〔発明の概要〕

本発明ではメモリ装置の中心を成子メそり部をＭ　個の
１ビツトＸｒｘワードのメモリチップがＭ行Ｍ列のマト
リクス状に配列さルたメモリセル部とし、このメモリセ
ル部の各行Ｃ二そ几ぞれ対応してＭビットの第１パスド
ライ！回路（含計Ｍｍ＞を設け、同じくメモリセル部の
各列（二それぞれ対応してＭビットの第２パスドライブ
回路（＠計Ｍ個）を設けている。また本発明では、例え
ば表示画面に対しラスタ方向と同一方向の数ドツトを一
組とするアクセスなどＣ２適する行方向アクセスのため
こ、メモリアドレス情報Ｃ二基づいて上記メモリセル部
の対応する行位置Ｃ二あるＭ個のメモリチップ、および
当該行位置のＭ個のメモリチップに対応する１個の第１
パスドライブ回路を選択的に動作させる行セル群選択部
を設けている。この行セル群遥択部が動作することｌ：
より、指定された行位置にあるＭ個のメモリチップ内の
各４定アドレス位置がアクセスされ、Ｍビットの単位で
清報の読み出しや書き込みが行なわれる。更（二本発明
では、例えば表示画面に対しラスタ方向とに垂直方向の
数ドツトを一組とするアクセスなどＣ２適する列方向ア
クセスのため（二、メモリアドレス情報に基づいて上記
メモリセル部の対応する列位ｉ［＋二あるＭ−のメモリ
チップ、および当該列位置のＭ個のメモリチップに対応
する１個の第２パスドライ！回路を選択的（：動作させ
る列セル＃選択部を設けている。この列セル群選択部が
動作することにより、指定された列位ＲＣ二あるＭ個の
メモソテツグ内の各指定アドレス位置がアクセスされ、
Ｍビットの単位でｆＷ＃ｉｉの読み出しや書き込みが行
なゎ几る。これら行セル群選択部および列セル群選択部
は、アクセス種別ヲ行方向アクセスとするか或いは列方
向アクセスとするかによっていずれが一方だけが動作す
るようになっている。

〔発明の実施例〕

以下、本発明の一実監−７ｉｌを図面を参照して説明す
る。な３、不実施例はグラフィックｆイス！レイ腫４　
Ｃ用いられるメモリ週１電に実施した場合である。第４
因のメモリ装置（二おいて、ＩＯ２はメモリ装置の中心
を成しぼ倣清報が記憶されるメモリセル部である。メモ
リセル部１００ハＭ　　［タト、ｔｈｓ２（＝６４）　
個＋７）／モリセルＣ１ｊ（ｉ＝１〜８．」＝′ｉ〜８
）が８行８列の７トリクス状Ｃ二記列さｎて構成されて
いる。

第５図はメモリセル部１００の構成を具体的ニ示すもの
で各メモリセルＣ１ｊ（ｉ＝１〜８゜ｊ＝１〜８）は１
ビツト×ｎワードのメモリチップＣＨＰｉｊ　（ｉ＝１
〜８．Ｊ＝１〜８）とオアダー）　Ｇｉｊ　（＋　＝１
〜８　、　ｊ　＝１〜８）　とから構成さ几ている。オ
ア’−トＧｔ　１　　の出方端子は対応するメモリチッ
プＣＨＰｉｊのデッ７’Ｊ択端子Ｃ８に接続されている
。ｄｊｊに＝１〜ｇ、Ｊ＝１〜８）は対応するメモリテ
ップＣＨＰｉｊのデータ端子りに接続されるデータ入出
カラインである。また、ｒ、（ｊ＝ｌ〜８）はメモリチ
ップ行選択信号ライン、ｊ７（ｊ＝１〜８）はメモリチ
ップ列選択信号ラインである。

信号ラインｒｉ　　はｊ＝１〜８の各オアダートＧｉｊ
の一方の入力端子を二廣続されている。一方、オアダー
）Ｇｉｊ（ｊ＝１〜８）の他方のへカ端子ｆ二はそれぞ
れ対応する信号ライン！・　（ｊ＝」 １〜８）が接続されている。なお、アドレスラインにつ
いては省略されている。

再び第４図を参照すると、１１０μ構成制御部である。

構成制御部１１０はメモリセル部１００（二対して行方
同アクセスを行なうか或いは列方向アクセスを行なうか
をマイクロプロセツサ等の制ａ装置からの指示（２応じ
て指定するようになっている０本実施例において、表示
画面上の表示画像Ｃ二対応する画像情報の読み出し、ま
たは画像情の１き込み≦；際し、ラスタ方向と同一方向
の８ビツト（１バイト）を単位としてアクセスした方が
都会が良い場合、構成制御部１１０に対して行方間アク
セスが指示される。

同様Ｃ二、ラスタ方間とは垂直方間の８ビツト（１バイ
ト）を単位としてアクセスした方が都含が良い場片、構
成制御＠１１０に対して列方向アクセスが指示される。

１２０は行方同アクセス峙区二刻作する行データ伝送部
である。行データ伝送部１２θは＄６図に示されるよう
ｆニメモリセル部ＪＯＱの各行のメモリセル群に対応す
る８４！ｌのパスドライバ（４１パスドライ！回路）１
２０１（ｉ＝１〜８）を有している。バスドライバ１２
０ｉ　は８ビツトの清報の＼出力を行なうもので、その
８Ｄ端子（システム側データ端子）部は後述するデータ
バス２００　Ｃ３ｆｊ続されている。一方、パスドライ
ノ４１２０．　　のＬＤ：＠子（ローカル側データ端子
）部の各ビット位置はメモリセル部１００の対応する行
（ｉ番目の行）のメモリセル詳丁なわちメモリセルＣ１
ｊ（ｊ＝１〜８）内のメモリチップＣＨＰｉｊ　（ｊ　
＝１〜８）のデータラインｄｊＪ（ｊ＝１〜８）ｃ：接
続されている。なお、この接続状層は図示されていない
。ｒ６　、　（ｉ　＝１〜８）は／４　、Ｃドライ／’
？　ｚ　２　ｏ　ｒ　（’　＝１〜８）のイネ−ツル端
子ＥＮｔニパスドライパイネーブル信号を辱くためのイ
ネーブル信号ラインである。

再び第４図を参照すると、１３ｏは列方向アクセス４に
励作丁°る列データ伝送部である。列データ伝送部１３
０は第６．Ａに示さ几ているようにメモリセル部１００
の各列のメモリセル群に対応する８４ｍのバスドライバ
（第２パストライｆ回路）１３０１（ｊ＝１〜８）を有
している。

バスドライバー３０　は８ビツトの情報の人出力を行な
つもので、そのＳＤ４子部はデー々パス２００に接続さ
れている。一方、パスドライバー３０．のＬＤ端子部の
各ビット位１麿はメモリセル４１００の対応する列（１
番目の列）のメモリセル群すなわちメモリセルＣ７ｊ（
ｉ＝１〜８）内のメモリチツ７°ＣＨＰｉｊ　（ｉ　＝
１〜８）のデータラインｄ　ｉ　ｊ　（ｉ　＝　１〜８
）（＝接続されている。なお、この接硯状悪は−示さｎ
ていない。）ｅ　　（ｊ　＝　１〜８）はパスドライバ
ー３０゜（ｊ＝１〜８）のイネーブル端子Ｅ　Ｎ　ｌニ
パスドライバイネーブル信号を導くためのイネーブル信
号ラインである。

再び第４図を参照すると、１４０は行方向アクセス時に
、メモリアドレス清報Ｃ：基づいて８行のメモリセル群
の１行を選択する行マル群選択部である。行セル群選択
部１４０は監番目の行を選択する場・片（ニイネー！ル
、言号ラインｒｅｉ（第６図参照）を介してパスドライ
バ−２０ｉＣニパスドライバイネーブル１ｆ′号を出力
する。同じく行セル＃選択部１４０はメモリチップ行選
択信号ラインｒ、’ｌｙｅ介してメモリテップＣＡＰ　
＋　ｒ〜ＣＨＰ、、にメモリチップ選択信号を出力する
。

１５０は列方向アクセス時Ｃ＝、メモリアドレス情報に
基づいて８列のメモリセル群の１列を選択する列セル詳
選択部である。列セル群選択部１５０は１番目の列を選
択する場合にイネーブル信号ラインｌ　ｅ　Ｊ　（第６
図参照）を介してパスドライバーＪＩ）」　Ｃパスドラ
イバぐイネーブル信号を出力する。同じく列セル群選択
邪１５０はメモリｔッグ列選択信号ライン！、を介して
メモリテップＣＨＰ１ｊ　　〜ＣＨＰ、ｊ　　ｔニメモ
リチップ選択信号を出力する。

１６０はアドレスデータ制御部である。アドレスデータ
制御部１６０は図示せぬマイクロプロセツサ等から送出
されるメモリアドレス清報を構成制御部１１０からの指
定に応じて行セル群選択部１４０または列セル群選択部
１５０のいずれか一万Ｃ二切り換えて送出するようＣ二
なつ“： ている。また、２００，２１０，２２０はデータバス、
３００，３１０，３２０，３３０゜３４０はアドレスバ
スである。４００　、４１０゜４２０はそｎぞれ構成制
御部１１０、行セル群選択部１４０、列セル群選択部１
５０力１ら出力される各種制御信号を導くための主な制
御ラインである。

次に本発明の一実施例の動作を説明する。構成制ａ部１
１６は従来例で述べたよう（二表示画面上の表示画像（
＝対しラスク方間と同一方何の８ビツトを単位として、
対応するメモリセル部２００をアクセスする場合、制御
ライン４００を介してアドレスデータ制御部１６σに行
方向アクセスを指定する。こｆ’Ｌ（二よりアドレスデ
ータ制御部１６０はアドレスバス３００を経由してマイ
クログロセツサ等力１ら転送されるメモリアドレス情報
をアドレス／（ス３１０を介して行セル群選択部１４０
番二選択的Ｃ二送出する。これＣ二より、行セル群選択
部１４０力玉動作を開始する。一方、列セル群選択部１
５０の動作−ま禁止さｎる。

行セル群選択部１４０はメモリアドレス情報′に基づい
てメモリセル部１００の対応する１番目の行のメモリセ
ル群を選択するためζ二、メモリテッグ行選択信号うイ
ンｒｉ上にメモリチップ選択信号を出力すると共ｆ二、
イネーツル信号ラインｒｅｉ上（ニーヤストライバイネ
ーブル信号を出力する。これ■二よりメモリセル部１０
０の１番目の行のメモリセル群、すなわち８個のメモリ
セルＣｉｓ〜Ｃｉａ　（内のメモリテップＣＨＰｉ＋〜
ＣＨＰｉ、）の指定アドレス位置がメモリアクセスの対
象となる。そして、これらメモリセルＣ１１〜Ｃｉａ刀
島らの読み出しｒ−ダ（またはメモリセルＣｉ１〜Ｃ６
への蒼き込みデータ）は行データ伝送部１２１１内のパ
スドライ、ｔ１２ｏ４を二よってデータバス２００　（
またはデータバス２２０）上Ｃ二送出される。

これに対し、ラスタ方向とは垂直方向の８ビツトを単位
として対応するメモリセル部１００をアクセスする場合
、構成制御部１１０はアドレスデータ制御部１６０Ｃ二
列方同アクセスを指定する。こ３によりアドレスデータ
制御部１６０はプロセッサ等から転送されるメモリアド
レス情報をアドレスバス３２０を介して列セル＃４択部
１５０に選択的に送出する。こｆ’Ｌ（二より、列セル
群選択部Ｉ５σが動作Ｘ￥開始する。一方、行セル群選
択部１４０の動作は前述の場合とは逆に禁止される。

列セル群選択部１５０はメモリアドレス情報に基づいて
メモリセル部１００の対応する１番目の列のメモリセル
群を４択するため（二、メモリテップ選択信号ライン！
、上Ｃ二メモリチップ選択信号を出力すると共（二、イ
ネーブル信号ラインｌ　ｅ　ｊ　　上にパスドライバイ
ネーブル信号を出力する。これ（二よりメモリセルｍ１
００の１番目の列のメモリセル群、Ｔなわち８■固のメ
モリセルＣ１ｊ−Ｃａｊ（内のメモリテップＣ１−ＩＰ
、　ｊ〜ＣＨＰ、ｊ　）の指定アドレス位置がメモリア
クセスの対象となる。そして、これらメモリセルＣ１Ｊ
〜Ｃ０からの読み出しデータ（またはメモリ４ルＣ１，
〜Ｃ８Ｊへの蓄き込みデータ）は列データ伝送部１３０
内のバスドライバー３０　Ｃ二」 よってデータバス２ｏｏ（ｉ之にデータバス２１０）上
に送出される。

このように本実施例によれば、行セル群選択部１４０を
動作させることｆ二よりメモリセル部２００内の一つの
行セル群（行方向（二並んだ８個のメモリチップ）をア
クセスできるので、従来例で述べたようにラスタ方向区
二８ドツト（すなわち８ビツト）単位のブロックに細分
された表示画面（第１図参照）を考えた場合、当該メモ
リ部１００が第２図Ｃ二示される如く構成されているも
のとして取り扱うことができる。また本実施例によれば
、列セル群選択部ｉｓｏを動作させることζ：よりメモ
リセル部１００内の一つの列セル群（列方向ｆ二並んだ
８個のメモリチップ）をアクセスできる。したがって、
第７図１＝示さルるように表示画面の全表示領域をラス
タ方向（二１ドツトｗＡ≦二分４し、更（二これら分離
□、、： された各ドツト列（′ラスタ方向とは垂直方間の１ドツ
ト幅の各ドツト列）の表示領域を８ドツトずつ（二分離
して最終的（二全表示領域を８ドツト単位のブロックＢ
＠　　、Ｂｌ　ｓ　Ｂ２・・・（二細分した４＠Ｃ二、
上記メモリセル部１θ０を、これらのブロックＢ。、Ｂ
、、Ｂ、・・・が第８図Ｃ二模式的Ｃ二示されているよ
うＣニバイト単位で４成されるメモリ部の０番地、１番
地、２番地（そ几ぞれ符号入ｌ。、入／、　　、ムｌ、
で示す）・・・Ｃ二順次割り付けら几た構成のメモリ部
としても取り扱うことができる。このため本実施例（二
よれば表示画像情報を読み出す場合、或いは蓄き込む場
合、第３図の符号人で示さ几ているようにラスタ方向と
同一方向のアクセスでも、第３図の符号Ｂで示されてい
るようにニラスタ方間とは垂直方便のアクセスでも同一
かつ最低のアクセス回数で済み、しかも処理上の差異が
生じない。

なお、前記実施例では、メモリセル部１００が８行８列
のメモリセル群で構成されている場合について説明した
が一般にはＭ行Ｍ列のメモリセル群であればよい。この
場合、ラスタ方向と同一方向または垂直方間のＭドツト
を一組（単位）とすること（二なる。また、前記実施例
では本発明をグラフィックダイスグレイ１に用いられる
メモ！Ｉ　ｆｉ　ａ　に実施した場＠（二ついて説明し
たが、図形を印刷出力する図形印刷装置などにも同様Ｃ
：実施できる。

〔発明の効果〕

以上詳述したように本発明のメモリ装置によ澤１１ れば、表示画面や印／紙面Ｃ二対し水壬方間の数ドツト
を一組とするアクセス、並び（二垂直方間の数ドツトを
一組とするアクセスのいずれの場合も同一かつ少ないア
クセス回数で済み、しかも処理上の差異が生じない。

【図面の簡単な説明】

第１図はラスタ方向≦ニ一定単位のブロックＣ二組分化
された表示画面の構成例、舊２図は上記各ブロックが割
り付けらしるメモリ部の構成例を模式的に示す図、第３
図は表示画面上の表示画像Ｃ二対して要求される２櫨類
の読み出し方向を示す図、第４図に本発明の一実施例を
示す！ロック図、＠５図は上記実扁例におけるメモリセ
ル部の構成を示す図、＠６図は上記実施例（二おける行
データ伝送部および列データ伝送部局辺の構成を示す図
、第７図はラスタ方向とは垂直方間に一定率位のブロッ
クＣ二細分化された表示画面の構成例、＠８図は列方向
アクセスにおけるメモリセル部の等価的な構成例を模式
的に示す図である。 １００・・・メモリセル部、１１０・・・構成制＃１部
、１２θ・・・行デ〜り伝送部、１３０・・・列データ
伝送部、ｉ４０・・・行セル群選択部、ｉｓｏ・・・列
セル＃選択部、ＣＨＰ　Ｉ　Ｊ　（’　＝１〜８　、ｊ
＝１〜８）・・・メモリチップ。 出願人代理人　弁理士　鈴　圧式　彦 第１図 第３図 第５図 第６図 １刃 第′ 第Ｊ 〕口■− 曲

Claims (1)

1. 【特許請求の範囲】 Ｍ　！ｌの１ビツトｘｎワードのメモリチップがＭ行Ｍ
   列のマ（リクス状Ｃ二配列さｎたメモリセル部と、この
   メモリセル部の各行【二それぞれ対応して設けられてい
   るＭビット構成の４１パスドライ２１ｇＩ′Ｉｉ６を肩
   する行データ伝送部と、上記メモリセル部の各列（二そ
   几ぞｒ９対応して設けられているＭビット構成のＰＪ２
   バスドライブ回路を臂ＴるりＩｊｆ−夕伝送都と、行方
   同アクセスがす１足さ几てし）るときｆニメモリアト０
   レスｍＩｊ、に基づいて上記メモリセル部の対応する行
   位確のＭ個の上記メモリチップ、３よび上訳行データ伝
   送部門の対応するｌ−の上ぎピ屈１パスドライグ回路を
   適訳ｔ３こ動作させる行セル群ｉ択部と、り１」方向ア
   クセスが指足さ几てぃ６ときＣ二上記メモリアドレス償
   鑵に基づいて上記メモリセル部の対応する列位置のＭ・
   １１の上記メモリチップ、および上記列データ伝送部内
   の対応する１１１の上記第２パスドライブ回路を選択的
   Ｃ二動作させる列セル群選択部とを具備することを特徴
   とするメモリ１も