JPH0230515B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、複数プレーンの画像メモリを備え、
ラスタスキヤン型CRTデイスプレイを用いて、
グラフイツク表示を行なうのに好適なデイスプレ
イ装置に関する。

(ロ) 従来の技術 特開昭59−114581号公報には、第１及び第２の
プレーンメモリを備え、その内容をラスタスキヤ
ン型デイスプレイに表示する装置において、ビデ
オ選択スイツチとそのスイツチによる指定に応じ
てプレーン選択信号を発生するビデオセレクタ
と、各プレーンメモリの出力段に接続されプレー
ン選択信号に応答して開閉するANDゲートとを
備え、第１及び第２のプレーンメモリの内容を同
時に、又は、別々に表示するデイスプレイ装置が
開示されている。

(ハ) 発明が解決しようとする問題点 従来の技術においては、ビデオ選択スイツチの
操作に応じてプレーンメモリの選択を行なうよう
にしているので、各プレーンメモリの内容を各々
単独に画面全体に表示するか、あるいは、両プレ
ーンメモリの内容を画面全体に重ね合わせて表示
することができなかつた。

即ち、プレーンの選択を行なつたときは、各プ
レーンの内容を１画面上に混在させて表示するこ
とはできなかつた。

(ニ) 問題点を解決するための手段 本発明は、複数プレーンの画像メモリと、画面
アドレス及びラスタアドレスを発生するCRTコ
ントローラと、前記画像メモリの各プレーンを所
定の大きさのメモリブロツクに区画した該メモリ
ブロツクの座標を示すブロツクアドレスに前記画
面アドレスを変換する書換え可能なブロツクアド
レスマツプメモリとを備え、前記ブロツクアドレ
ス及びラスタアドレスに基づいて前記画像メモリ
をアドレス指定するデイスプレイ装置において、
前記画面アドレスの各値に対応してプレーン選択
データを記憶する書換え可能な制御メモリと、第
１表示モードと第２表示モードのモード指定を行
なうモード指定信号と前記プレーン選択データを
入力し、前記第１表示モードでは前記複数プレー
ンの画像メモリから読出された画像データを全て
出力し、第２表示モードでは前記プレーン選択デ
ータに応じて前記画像メモリの唯一のプレーンの
画像データのみを選択して出力するプレーン選択
回路とを設けて構成したものである。

(ホ) 作用 本発明では、ブロツクアドレスマツプメモリに
より画像メモリの１プレーンの任意のメモリブロ
ツクを、画面の任意の位置に設定でき、又、制御
メモリによりメモリブロツク単位にプレーン選択
が行なえ、プレーン選択回路では第２表示モード
時、選択されたプレーンの画像データのみが出力
されるので、画像メモリを構成する各プレーンに
独立に画像データを書込んでおき、第２表示モー
ドで、これらプレーンの各々の任意のメモリブロ
ツクの画像データを、１画面上の任意の位置に混
在させて表示可能となる。

(ヘ) 実施例 第１図は本発明の実施例を示すブロツク図であ
り、１はＲ，Ｇ，Ｂ，Ｉ（インテンシテイー）に
各々対応する４つのプレーン１Ｒ，１Ｇ，１Ｂ，
１Ｉより成り、１プレーンが１画面以上の容量を
有する画像メモリ、２は画面アドレスMA及びラ
スタアドレスRAを発生するCRTコントローラ、
３は画面アドレスMAがアドレスとして与えら
れ、列アドレスＸ及び行アドレスＹより成るブロ
ツクアドレスに画面アドレスMAを変換する書換
え可能なブロツクアドレスマツプメモリ、４は行
アドレスＹ及びラスタアドレスRAがアドレスと
して与えられ、両アドレス情報をラインアドレス
に変換するラインアドレスマツプメモリ、５はド
ツトクロツクDOTCK、キヤラクタクロツク
CHRCK、ロード信号LOAD等のタイミング信号
を発生するタイミング制御回路、６Ｒ〜６Ｉは各
プレート１Ｒ〜１Ｉから読出したパラレル画像デ
ータをドツトクロツクDOTCKに基づいてシリア
ルデータに変換するパラレルシリアル変換回路
Ｐ／Ｓ、７は両マツプメモリ及び画像メモリにデ
ータバスDBUSを介してデータを書込むための
CPU、８〜１０はアドレスバスABUSを介して
CPUから与えられるアドレスと、CRTコントロ
ーラあるいはマツプメモリから与えられるアドレ
スとを、キヤラクタクロツクCHRCKに応じて選
択するマルチプレクサMPX、１１はCPUからの
アドレスとリードイネーブル信号RE及びライト
イネーブル信号WEとを入力し、マツプメモリ
３，４及び画像メモリの各プレーン１Ｒ，１Ｇ，
１Ｂ，１Ｉのメモリ選択を行ない、且つ、読出し
及び書込みの制御を行うリードライト制御回路で
ある。

ここで、デイスプレイ画面と画面アドレス及び
ラスタアドレスとの関係を第２図に示すと、デイ
スプレイ画面が48×48ドツト、即ち、キヤラクタ
で表わすと12字×６行の構成である場合、画面ア
ドレスMAは１キヤラクタに対応する４×８ドツ
トの表示空間の画面位置を示すものであり、画面
左上端から右下端に向かつて、０〜71のアドレス
が割り当てられる。又、ラスタアドレスRAは、
画面アドレスにより指定される画面の１表示空間
においてスキヤンすべきラスタの位置を示すもの
で、各表示空間に対して０〜７までのラスタアド
レスが割り当てられている。

一方、画像メモリ１の各プレーンは、第３図に
示すように、64×64ドツトの容量を有しており、
各プレーンを８×８ドツトのメモリブロツクに区
画し、各メモリブロツクの座標を列アドレスＸ及
び行アドレスＹより成るブロツクアドレス（０，
０）〜（７，７）で表わし、又、行方向をラスタ
に対応する１ドツトライン単位で分割し、各ドツ
トラインをシリアルなラインアドレス０〜63で表
わし、ブロツクアドレスＸ及びＹとラインアドレ
スLAを、各々、ブロツクアドレスマツプメモリ
３とラインアドレスマツプメモリ４に書込むよう
にしている。尚、第３図の太線で示すエリアが１
画面の容量に相当する。

ところで、本実施例では、プレーンを選択する
ための２ビツトのプレーン選択データＢ１１及び
Ｂ１２と、第１表示モードと第２表示モードのモ
ード指定を行なうモード指定信号Ｂ１５を、各々
画面アドレスの各値に対応して記憶する第１及び
第２制御メモリを備えており、これら制御メモリ
をブロツクアドレスマツプメモリ３の一部として
構成している。即ち、第４図に示すように、ブロ
ツクアドレスマツプメモリ３には各画面アドレス
に対して０ビツト目〜４ビツト目までに行アドレ
スＹを、５ビツト目〜10ビツト目までの列アドレ
スＸを、11及び12ビツト目にプレーン選択データ
Ｂ１１及びＢ１２を、そして、15ビツト目にモー
ド指定データＢ１５を記憶する構成としている。
そして、パラレルシリアル変換回路６Ｒ〜６Ｉの
後段に設けたプレーン選択回路１２で、プレーン
選択データＢ１１及びＢ１２とモード指定データ
Ｂ１５に応じて各プレーンからの画像データが選
択出力される。

そこで、第５図にプレーン選択回路１２の具体
回路例を、そして、そのタイミングチヤートを第
６図に示す。

第５図において、１３及び１４はキヤラクタク
ロツクCHRCKをラツチパルスとするラツチ回
路、１５〜１８はパラレルシリアル変換回路６Ｂ
〜６Ｉの各々の出力に接続されたANDゲート、
１９〜２４はNANDゲート、２５〜２７はイン
バータであり、ラツチ回路１３にモード指定デー
タＢ１５及びプレーン選択データＢ１１及びＢ１
２が入力され、画像メモリ１の各プレーンからの
パラレル画像データをパラレルシリアル変換回路
６Ｂ〜６Ｉへロードするためのロード信号
LOADはNANDゲート２１及び２２に入力され
る。

そこで、先ず、第１表示モードを指定する
「Ｌ」のモード指定データＢ１５が入力されたと
すると、ラツチ回路１３の対応する出力が「Ｌ」
となり、NANDゲート１９及び２０の出力が常
に「Ｈ」となるためNANDゲート２１及び２２
がイネーブルとなり、ロード信号LOADとキヤ
ラクタクロツクCHRCKが共に「Ｈ」のとき両
NANDゲート２１及び２２から「Ｌ」の信号が
出力され、パラレルシリアル変換回路６Ｂ〜６Ｉ
全てに、各プレーン１Ｂ〜１Ｉからのパラレル画
像データがロードされ、シリアルデータに変換さ
れる。一方、Ｂ１５の対応するラツチ回路１３の
出力によりNANDゲート２３及び２４はデイセ
ーブルされるので、その出力は常に「Ｈ」とな
り、キヤラクタクロツクCHRCKが立下がると、
ラツチ回路１４の両出力は共に「Ｈ」となり、従
つて、ANDゲート１５〜１８は全てイネーブル
となる。このため、Ｒ，Ｇ，Ｂ，Ｉの各プレーン
から読出された画像データが同時に出力され、画
面上では各プレーンの画像の重ね合わせ表示が為
される。即ち、カラー16色の表示が可能となる。

次に、モード指定データＢ１５が第２表示モー
ドを指定する「Ｈ」であり、今、仮に、プレーン
選択データＢ１１及びＢ１２が共に「Ｌ」であつ
たとする。

この場合、ラツチ回路１３へデータが取込まれ
ると、モード指定データＢ１５が「Ｈ」なので、
NANDゲート１９及び２０はイネーブル状態と
なるが、プレーン選択データＢ１２が「Ｌ」であ
るため、NANDゲート１９の出力は「Ｈ」とな
つてNANDゲート２１はイネーブル状態となり、
NANDゲート２０の出力は「Ｌ」となる。この
ため、NANDゲート２２の出力は他の２本の信
号とは無関係に「Ｈ」となり、パラレルシリアル
変換回路６Ｒ及び６Ｉへはプレーン１Ｒ及び１Ｉ
からの画像データがロードされず、シリアルデー
タは出力されない。ところが、NANDゲート２
１はイネーブル状態であるから、ロード信号
LOADとキヤラクタクロツクCHRCKが共に
「Ｈ」のときその出力が「Ｌ」となつて各プレー
ン１Ｂ及び１Ｇからの画像データが各パラレルシ
リアル変換回路６Ｂ及び６Ｇにロードされる。

これまでで、Ｂ及びＧに対応するプレーン１Ｂ
及び１Ｇが選択されたこととなる。

ところで、モード指定データＢ１５に対応する
ラツチ回路１３の出力が「Ｈ」となると、
NANDゲート２３及び２４はイネーブル状態と
なるが、プレーン選択データＢ１１が「Ｌ」なの
で、NANDゲート２３の出力は「Ｌ」、そして、
NANDゲート２４の出力は「Ｈ」となる。この
ため、ANDゲート１５及び１７がイネーブルさ
れ、他のANDゲート１６及び１８はデイセーブ
ルされる。ところが、Ｒのプレーン１Ｒの画像デ
ータはロードされていないので、結局、Ｂのプレ
ーン１Ｂの画像データのみがANDゲート１５を
介して出力されることとなる。即ち、Ｂのプレー
ン１Ｂのみが選択されることになる。

以下、同様に、第７図に示すような、プレーン
選択データＢ１１とＢ１２の組合わせにより、選
択されるプレーンが決定される。

ここで、プレーン選択データＢ１１及びＢ１２
は８×８ドツトのメモリブロツク単位にブロツク
アドレスマツプメモリ３に記憶されているので、
プレーンの選択もメモリブロツク単位に行なえ
る。

そこで、第２表示モードで、各プレーンの任意
のアドレスの画像を１画面上の任意の画面位置に
混在させて表示する例を以下に示す。

Ｒ，Ｇ，Ｂ，Ｉの各プレーン１Ｒ〜１Ｉの全体
に、画像データが書込まれており、第８図に示す
ような各プレーンの画像Ｒ１，Ｇ２，Ｂ３，Ｉ４
を、各々、画面の左上部、右下部、右上部、左下
部に表示する場合について説明する。

この場合、先ず、ラインアドレスマツプメモリ
４には、第１０図に示すように、行アドレス及び
ラスタアドレスRAの増加に伴なつて順にライン
アドレスLAが増加するような通常設定をしてお
く。次に、ブロツクアドレスマツプメモリ３に
は、画面アドレス０〜７及び12〜19に対して、プ
レーン選択データＢ１１，Ｂ１２としてＲプレー
ン１Ｒを示す（０，１）を書込み、列アドレス及
び行アドレス（Ｘ，Ｙ）としては、Ｒプレーン１
Ｒの表示すべきメモリブロツクの座標を示す
（０，０）（１，０）（２，０）（３，０）及び
（０，１）（１，１）（２，１）（３，１）を、画面
アドレス０〜７及び12〜19に対して書込む。又、
画面アドレス56〜59及び68〜71に対しては、プレ
ーン選択データＢ１１，Ｂ１２としてＧプレーン
１Ｇを示す（１，０）を書込み、（Ｘ，Ｙ）とし
てＧプレーン１Ｇの表示すべきメモリブロツクの
座標を示す（０，０）（１，０）及び（０，１）
（１，１）を書込む。以下、同様に、各画面アド
レスに対して、選択すべきプレーンを示すプレー
ン選択データＢ１１及びＢ１２と、表示すべきメ
モリブロツクの座標を示すブロツクアドレスＸ及
びＹを、第１１図に示すように書込むと、第９図
イに示すように、各プレーンの画像データＲ１，
Ｇ２，Ｂ３，Ｉ４が１画面上に混在して表示され
る。

又、例えば、画面アドレス２４〜３１に対する
プレーン選択データ（１，１）を（０，１）に書
換え、更に、これら各画面アドレスに対するブロ
ツクアドレス（４，０）（５，０）（６，０）（７，
０）を、各々、（０，２）（１，２）（２，２）
（３，２）に書換えると、第８図のＩプレーン１
Ｉの斜線部分の画像に代わつて、Ｒプレーン１Ｒ
の斜線部分の画像が第９図ロに示すように表示さ
れることとなる。

このように、画像メモリ１の各プレーンに独立
に画像データを書込んでおいても、各プレーンの
任意のアドレスの画像を１メモリブロツク単位に
選択し、１画面上の任意の画面位置に混在させて
表示することができる。

上述の実施例においては、ラインアドレスマツ
プメモリ４を設けた例について説明したが、行ア
ドレスＹ及びラスタアドレスRAを直接画像メモ
リ１のアドレス情報として与えても、同様の動作
が可能である。又、モード指定データＢ１５をブ
ロツクアドレスマツプメモリ３に記憶し、メモリ
ブロツク単位にモード指定を行なえるようにした
が、例えば、１ビツトのモード指定レジスタを設
け、１画面スキヤン終了時にこのレジスタの内容
をCPU７により書換えたり、あるいは、モード
指定キーの操作に応じてこのレジスタの内容を書
換えるようにしてもよい。

ところで、プレーン選択回路１２の出力である
Ｒ，Ｇ，Ｂ，Ｉの各ビデオ信号を直接カラーデイ
スプレイに入力すると、各プレーンの表示は予め
定められた色表示となるが、特開昭59−84295号
公報に開示されているような所謂パレツトレジス
タを接続して、その内容をCPUにより書換えれ
ば、所望の色表示が行なえる。

(ト) 発明の効果 本発明に依れば、画像メモリの各プレーンの選
択をメモリブロツク単位に行なえるので、同一画
面上に複数のプレーンの画像を混在させて表示す
ることが可能となる。又、ブロツクアドレスマツ
プメモリを有しているので、各プレーンの任意の
アドレスの画像を指定でき、且つ、任意の画面位
置に各画像を表示できる。従つて、複数のプレー
トを複数のプログラムに各々割当て処理を行なう
場合、各々独立した処理の状況を１画面で同時に
確認することが可能となり、非常に便利となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロツク図、第
２図は表示画面と画面アドレス及びラスタアドレ
スとの対応を示す説明図、第３図は画像メモリの
各プレーンとブロツクアドレス及びラインアドレ
スとの対応を示す説明図、第４図はブロツクアド
レスマツプメモリの記憶フオーマツトを示す説明
図、第５図はプレーン選択回路の具体回路図、第
６図はプレーン選択回路の動作を説明するための
タイミングチヤート、第７図はプレーン選択デー
タと各プレーンとの関係を示す説明図、第８図は
各プレーンの画像データの１例を示す説明図、第
９図イ及びロは表示例を示す説明図、第１０図は
ラインアドレスマツプメモリの内容を示す説明
図、第１１図はブロツクアドレスマツプメモリの
内容を示す説明図である。 主な図番の説明 １，１Ｒ〜１Ｉ…画像メモ
リ、２…CRTコントローラ、３…ブロツクアド
レスマツプメモリ、４…ラインアドレスマツプメ
モリ、６Ｒ〜６Ｉ…パラレルシリアル変換回路、
１２…プレーン選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数プレーンの画像メモリと、画面アドレス
   及びラスタアドレスを発生するCRTコントロー
   ラと、前記画像メモリの各プレーンを所定の大き
   さのメモリブロツクに区画した該メモリブロツク
   の座標を示すブロツクアドレスに前記画面アドレ
   スを変換する書換え可能なブロツクアドレスマツ
   プメモリとを備え、前記ブロツクアドレス及びラ
   スタアドレスに基づいて前記画像メモリをアドレ
   ス指定するデイスプレイ装置において、前記画面
   アドレスの各値に対応してプレーン選択データを
   記憶する書換え可能な制御メモリと、第１表示モ
   ードと第２表示モードのモード指定を行なうモー
   ド指定信号と前記プレーン選択データを入力し、
   前記第１表示モードでは前記複数プレーンの画像
   メモリから読出された画像データを全て出力し、
   第２表示モードでは前記プレーン選択データに応
   じて前記画像メモリの唯一のプレーンの画像デー
   タのみを選択して出力するプレーン選択回路とを
   具備したことを特徴とするデイスプレイ装置。 ２ 特許請求の範囲第１項において、前記制御メ
   モリは前記ブロツクアドレスマツプメモリの一部
   として構成されたことを特徴とするデイスプレイ
   装置。