JPH0236954B2

JPH0236954B2 -

Info

Publication number: JPH0236954B2
Application number: JP59220823A
Authority: JP
Inventors: Tosha Kosuga
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1984-10-19
Filing date: 1984-10-19
Publication date: 1990-08-21
Also published as: JPS6198387A

Description

【発明の詳細な説明】 (イ) 産業上の利用分野本発明は、Ｒ，Ｇ，Ｂ，Ｉ（インテンシテイー）
の４つのプレーンより成る画像メモリを備えるデ
イスプレイ装置に係り、４つのプレーンの画像デ
ータからいずれか１つのプレーンの画像データを
選択出力するプレーン選択回路に関する。

(ロ) 従来の技術従来、複数のプレーンメモリを備えたデイスプ
レイ装置においては、特開昭59−114581号公報に
開示されているように、各プレーンメモリから読
出したパラレル画像データをシリアル画像データ
に変換するパラレルシリアル変換回路の出力段
に、各プレーン毎にゲート回路を接続し、プレー
ン選択信号に応答してこのゲート回路の開閉を制
御することによつて、複数のプレーンから唯一の
プレーンを選択することが行なわれていた。

一方、本願出願人は、先頭にて、Ｒ，Ｇ，Ｂ，
Ｉの４つのプレーン１Ｒ〜１Ｉより成る画像メモ
リ１を備えたデイスプレイ装置において、第３図
に示すように、CRTコントローラ２からの画面
アドレスMAを、画像メモリの各プレーンを所定
の大きさのメモリブロツクに区画した該メモリブ
ロツクの座標を示す列アドレスＸ及び行アドレス
Ｙより成るブロツクアドレスに変換する書換え可
能なブロツクアドレスマツプメモリ３と、CRT
コントローラ２からのラスタアドレスRA及び行
アドレスＸを、画像メモリの各プレーンの行方向
をラスタに対応した１ドツトライン単位で分割し
たシリアルなラインアドレスLAに変換する書換
え可能なラインアドレスマツプメモリ４とを設
け、画像メモリ１の各プレーン１Ｒ〜１Ｉを、４
プレーン共通に、列アドレスＸ及びラインアドレ
スLAでアドレス指定すると共に、各プレーン選
択を第４図に示すような組合わせにより行なうプ
レーン選択データB12及びL9を、各々、第５図及
び第６図に示すようにブロツクアドレスマツプメ
モリ３及びラインアドレスマツプメモリ４に記憶
し、画像メモリ１の各プレーン１Ｒ〜１Ｉから読
出したパラレル画像データRD〜IDを、各々、シ
リアル画像データRSD〜ISDに変換するパラレル
シリアル変換回路６Ｒ〜６Ｉの出力段に、プレー
ン選択データB12及びL9に応じてRSD〜ISDのう
ちいずれか１つのシリアル画像データを選択出力
するプレーン選択回路１２を設け、プレーンの選
択を列アドレスＸ及びラインアドレスLA単位に
行なえるようにしたデイスプレイ装置を提案し
た。

ここで、第７図にCRTコントローラ２が発生
する画面アドレス０〜83及びラスタアドレス０〜
７と表示画面αとの対応を示し、第８図に画像メ
モリの各プレーンと列アドレスＸ及び行アドレス
Ｙより成るブロツクアドレス（０，０）〜（７，
７）及びラインアドレス０〜63との対応を示して
おく。尚、画面右端２列は帰線期間であつて通常
カラーデイスプレイには表示されない。

このようなデイスプレイ装置では、先願にて詳
述したように、ブロツクアドレスマツプメモリ３
及びラインアドレスマツプメモリ４に、各々、第
９図及び第１０図で示すような、ブロツクアドレ
スＸ，Ｙとプレーン選択データB12、及び、ライ
ンアドレスLA及びプレーン選択データL9を書込
めば、第１１図に示すように、画面α上には、左
上部にＢプレーン、右上部にＲプレーン、左下部
にＧプレーン、右下部にＩプレーンというよう
に、各プレーンの画像を混在させて表示すること
が可能となる。

尚、第３図において、５はドツトクロツク
DOCTK、キヤラクタクロツクCHRCK、パラレ
ル画像データをパラレルシリアル変換回路にロー
ドするためのロード信号LOAD等のタイミング
信号を発生するタイミング制御回路、７は両マツ
プメモリ及び画像メモリの各プレーンにデータバ
スDBUSを介してデータを書込むためのCPU、
８〜１０はアドレスバスABUSを介してCPUか
ら与えられるアドレスと、CRTコントローラあ
るいはマツプメモリから与えられるアドレスと
を、キヤラクタクロツクCHRCKに応じて選択す
るマルチプレクサMPX、１１はCPU７からのア
ドレスとリードイネーブル信号RE及びライトイ
ネーブル信号WEとを入力し、マツプメモリ３，
４及び画像メモリの各プレーン１Ｒ〜１Ｉのメモ
リ選択を行ない、且つ、読出し及び書込みの制御
を行なうリードライト制御回路、１３はラツチ回
路より成る位相制御回路である。又、データB15
は、各プレーンの画像を重ね合わせて表示する第
１表示モードとプレーン選択可能な第２表示モー
ドとのモード指定データであり、第５図に示すよ
うに、ブロツクアドレスマツプメモリ３に書込ま
れている。

(ハ) 発明が解決しようとする問題点第３図に示すデイスプレイ装置において、水平
ドツトスクロールを可能にするため、第３図波線
で示すように、CPU７によりセレクトデータS0
〜S2がセツトされるスクロール制御レジスタ１
４を設け、パラレルシリアル変換回路６Ｒ〜６Ｉ
の各々を、第１２図に示すように、各プレーンか
ら読出したパラレル画像データＤをロード信号に
応じて取込みドツトクロツクDOTCKをシフトパ
ルスとする８ビツトの第１シフトレジスタ１５
と、第１シフトレジスタ１５の最終ビツト出力を
入力しドツトクロツクDOTCKをシフトパルスと
する８ビツトの第２シフトレジスタ１６と、第２
シフトレジスタの各ビツト出力E0〜E7のうちい
ずれか１つの出力をスクロール制御レジスタ１４
からのセレクトデータS0〜S2に応じて選択する
データセレクタ１７とより構成し、この回路構成
において、各プレーンの画像の混在表示を行なう
場合、プレーン選択を従来の如くパラレルシリア
ル変換回路の出力段に接続したゲート回路のみで
行なうと、水平ドツトスクロールの実行時に、各
プレーンの画像の境界において、表示すべき画像
と異なる画像が表示されてしまい、各プレーンの
画像の連続性が崩れてしまうという問題が起きて
きた。

即ち、第１３図は従来技術を用いて４つのプレ
ーンの選択を行なうプレーン選択回路を示す回路
図、第１４図はそのタイミングチヤートであり、
１５〜１８はパラレルシリアル変換回路６Ｂ〜６
Ｉの各々に接続され、各出力の通過を制御する
ANDゲート、１９〜２１はキヤラクタクロツク
CHRCKをラツチパルスとするラツチ回路、２２
はラツチ回路１９及び２０を介して入力される２
ビツトのプレーン選択データB12及びL9をモード
指定データB15が「１」のときデコードし、「０」
のときは出力D1〜D4を全て「１」とするデコー
ダ、２３はロード信号LOAD及びキヤラクタク
ロツクCHRCKを入力するNANDゲートであり、
パラレルシリアル変換回路６Ｂ〜６Ｉの各々は第
１２図に示す構成である。

ところで、データセレクタ１７はセレクトデー
タS0〜S2が（０，０，０）の時は出力E0を、
（１，０，０）の時はE1を選択するというよう
に、セレクトデータの増加に応じて出力E0〜E7
を順に選択するものであり、例えば、左へ３ドツ
ト水平スクロールする際には、スクロール制御レ
ジスタ１４に、（１，１，０）が書込まれ、デー
タセレクタ１７により出力E3が選択され、又、
ドツトスクロールを行なわない通常状態では出力
E0が選択される。

そこで、ブロツクアドレスマツプメモリ３及び
ラインアドレスマツプメモリ４に、各々、第９図
及び第１０図に示すようなデータが書込まれてお
り、今、CRTコントローラ２からラスタアドレ
スRAとして「０」が出力され、画面アドレス
MAとして「０」〜「13」が順に出力されるとす
る。

この場合、ラスタアドレスRAとして「０」が
出力されている間、ラインアドレス「40」が画像
メモリ１の各プレーン１Ｒ〜１Ｉには与えられ、
列アドレスＸが「５」〜「７」及び「０」〜
「２」へと順次変化する。この時、ブロツクアド
レスマツプメモリ３，ラインアドレスマツプメモ
リ４，画像メモリ１の各プレーン１Ｒ〜１Ｉから
は、第１４図ハ，ニ，ホに示すように、キヤラク
タクロツクCHRCKの半周期遅れで、各メモリか
らデータが順次読出される。第１３図の回路構成
の場合、キヤラクタクロツクCHRCKが「１」に
なると、ロード信号LOADは全てのパラレルシ
リアル変換回路６Ｂ〜６Ｉに供給されるので、
T₁のタイミングの終りでＢプレーン１Ｂの列ア
ドレス「５」の８ビツトのパラレル画像データ
BDがパラレルシリアル変換回路６Ｂの第１シフ
トレジスタ１５にロードされ、第１シフトレジス
タ１５からはタイミングT₂の期間に８ビツトの
シリアル画像データBPSが出力される。又、同
じタイミングでＲプレーン１Ｒの列アドレス
「５」の８ビツトのパラレル画像データRDがパ
ラレルシリアル変換回路６Ｒの第１シフトレジス
タ１５にロードされ、同様にタイミングT₂の期
間に８ビツトのシリアル画像データRPSが第１
シフトレジスタ１５から出力される。以下、パラ
レルシリアル変換回路６Ｂ及び６Ｒの第１シフト
レジスタ１５には、T₂〜T₆の各タイミングの終
りに列アドレス「６」〜「２」の各パラレル画像
データBD及びRDがロードされ、各第１シフト
レジスタ１５からは、タイミングT₃〜T₇の各期
間に列アドレス「６」〜「２」のシリアル画像デ
ータBPS及びRPSが、第１４図ヌ及びヲに示す
ように順次出力される。

一方、プレーン選択データB12は位相制御回路
１３で第１４図ヘの如くラツチされ、次に、プレ
ーン選択データL9と共に、ラツチ回路１９に第
１４図トの如くラツチされ、更に、ラツチ回路２
０に第１４図チの如くラツチされる。この場合、
プレーン選択データ（B12，L9）は、列アドレス
Ｘが「７」から「０」に変化する際、（０，０）
から（１，０）に変化するので、ラツチ回路２１
の出力LD１，LD２，LD３，LD４は、タイミン
グT₃〜T₅の期間（１，０，０，０）となり、タ
イミングT₆〜T₈の期間（０，０，１，０）とな
る。従つて、表示期間T₃〜T₈のうち、タイミン
グT₃C〜T₅ではＢプレーンのANDゲート１５が
開き、タイミングT₆〜T₈ではＲプレーンのAND
ゲート１７が開く。

ここで、ドツトスクロールを行なわない通常状
態では、データセレクタ１７で出力E0が選択さ
れるため、データセレクタ１７の出力SDは、第
１シフトレジスタ１５の出力PSを１キヤラクタ
クロツク分だけ遅延させたデータとなり、従つ
て、Ｂプレーン１Ｂ及びＲプレーン１Ｒのパラレ
ルシリアル変換回路６Ｂ及び６Ｒの出力であるシ
リアル画像データBSD及びRSDは、各々、第１
４図ル及びワに示すように出力される。そして、
前述したように、タイミングT₃〜T₅のANDゲー
ト１５が開き、タイミングT₆〜T₈でANDゲート
１７が開くので、第１４図ル及びワの斜線で示す
ように、先ず、Ｂプレーン１Ｂの列アドレス
「５」〜「７」のシリアル画像データBSDが選択
出力され、続いて、Ｒプレーン１Ｒの列アドレス
「０」〜「２」のシリアル画像データRSDが選択
出力され、両プレーンの画像は連続して表示され
る。

ところが、例えば、左へ３ドツト水平スクロー
ルするため、セレクトデータS0〜S2として
（110）を書込み、データセレクタ１７で第２シフ
トレジスタ１６の出力E3を選択した場合には、
第１４図カ及びヨに示すように、表示期間T₃〜
T₈内で、先ず、Ｂプレーン１Ｂの列アドレス
「５」の８ビツトのシリアル画像データBSDが３
ビツト目から出力され始め、続いて列アドレス
「６」及び「７」の８ビツトのシリアル画像デー
タBSDが選択される。次に、Ｒプレーン１Ｒの
列アドレス「０」のシリアル画像データが選択さ
れなければならないが、タイミングT₅ではAND
ゲート１５のみが開いているので、Ｂプレーン１
Ｂの列アドレス「７」のシリアル画像データ
BSDの後には、Ｂプレーン１Ｂの列アドレス
「０」のシリアル画像データBSDが選択されてし
まい、その後、ANDゲート１５が閉じ、ANDゲ
ート１７が開くので、Ｒプレーン１Ｒの列アドレ
ス「０」のシリアル画像データRSDが３ビツト
目から出力される。即ち、ドツトスクロールの実
行時には、Ｂプレーン１ＢとＲプレーン１Ｒの画
像の連続性が崩れてしまう。

(ニ) 問題点を解決するための手段本発明は、第１プレーン選択データに応じて第
１・第２もくは第３・第４のパラレルシリアル変
換回路にロード信号を供給する第１制御回路と、
第１から第４までのパラレルシリアル変換回路の
各々に対応して接続された第１から第４までのゲ
ート回路と、第２プレーン選択データに応じて第
１・第３もしくは第２・第４のゲート回路を開く
よう制御する第２制御回路とより、プレーン選択
回路を構成したものである。

(ホ) 作用第１プレーンと第３プレーンの画像を連続して
表示する場合、本発明のプレーン選択回路では、
第１プレーン選択データに応じて第１及び第２の
パラレルシリアル変換回路にロード信号が供給さ
れ、第２プレーン選択データに応じて第１及び第
３のゲート回路が開くので、第１プレーンの画像
データのみが選択出力される。次に、第３プレー
ンの選択のため、第１プレーン選択データの内容
が変化すると、第１及び第２のパラレルシリアル
変換回路へはロード信号が供給されなくなり、第
３及び第４のパラレルシリアル変換回路にロード
信号が供給されるようになり、このとき、第２プ
レーン選択データは変化せず、第１及び第３のゲ
ート回路は開いたままなので、ドツトスクロール
を行なうため、データセレクタで第２シフトレジ
スタの最終ビツト出力以外の出力を選択しても、
第１プレーンの画像データに連続して第３プレー
ンの画像が選択出力される。同様に、第２プレー
ンと第４プレーンの画像についても連続性が保た
れる。

(ヘ) 実施例第１図は本発明によるプレーン選択回路の実施
例を示す回路図であり、２４はプレーン選択デー
タB12及びL9とモード指定データB15とをキヤラ
クタクロツクCHRCKに基づいてラツチするラツ
チ回路、２５はNANDゲート２６〜２９とイン
バータ３０より成り、プレーン選択データB12に
応じてパラレルシリアル変換回路６Ｂ，６Ｇもし
くは６Ｒ，６Ｉにロード信号LOADを供給する
第１制御回路、３１〜３４はパラレルシリアル変
換回路６Ｂ〜６Ｉの各々の出力段に接続された
ANDゲート、３５はキヤラクタクロツク
CHRCKに基づいて動作するラツチ回路３６，３
７とインバータ３８，３９及びNANDゲート４
０，４１より成り、プレーン選択データL9に応
じてANDゲート３１，３３もしくは３２，３４
を開くよう制御する第２制御回路であつて、パラ
レルシリアル変換回路６Ｂ〜６Ｉの各々は、第１
３図の従来例と同様、第１２図に示す水平ドツト
スクロール可能な回路構成である。

次に、本実施例の動作を第２図のタイミングチ
ヤートを参照しながら説明する。尚、以下の説明
においてはモード指定データB15は第２表示モー
ドを指定する「１」である。

そこで、第１３図の従来例の場合と同様、ブロ
ツクアドレスマツプメモリ３及びラインアドレス
マツプメモリ４に、各々、第９図及び第１０図に
示すデータが書込まれており、今、CRTコント
ローラ２からラスタアドレスRAとして「０」が
出力され、画面アドレスMAとして「０」〜
「13」が順に出力されるとする。

この場合、第２図ハ，ニ，ホに示すように、第
１４図ハ，ニ，ホと全く同様に、ブロツクアドレ
スマツプメモリ３，ラインアドレスマツプメモリ
４，画像メモリ１の各プレーン１Ｒ〜１Ｉから
は、キヤラクタクロツクCHRCKの半周期遅れ
で、データが順次読出される。

ところが、この場合、第１制御回路２５におい
ては、プレーン選択データ「０」に応じて
NANDゲート２７の出力G2が「０」、NANDゲ
ート２６の出力G1が「１」となるので、T₁〜T₃
の各タイミングにおいては、Ｂプレーン１Ｂ及び
Ｇプレーン１Ｇに対応するパラレルシリアル変換
回路６Ｂ及び６Ｇに、NANDゲート２８を介し
てロード信号LOADが供給され、Ｒプレーン１
Ｒ及びＩプレーン１Ｉに対応するパラレルシリア
ル変換回路６Ｒ及び６Ｉには、ロード信号
LOADが供給されない。このため、パラレルシ
リアル変換回路６Ｂ及び６Ｇの各第１シフトレジ
スタ１５からは、第２図ヌ及びヲに示すように、
列アドレス「５」〜「７」のシリアル画像データ
BPS及びGPSが、タイミングT₂〜T₄の各期間中
に選択出力され、パラレルシリアル変換回路６Ｒ
及び６Ｉの第１シフトレジスタ１５からは出力が
発生しない。

又、プレーン選択データB12が「０」から
「１」に変化すると、ラツチ回路２４では、タイ
ミングT₄のキヤラクタクロツクCHRCKの立上
りでB12に対応する出力が第２図トに示すよう
に、「０」から「１」となるので、NANDゲート
２６及び２７の出力G1及びG2は各々「０」及び
「１」となる。このため、T₄〜T₆の各タイミング
においては、パラレルシリアル変換回路６Ｒ及び
６Ｉにロード信号LOADが供給されるようにな
り、パラレルシリアル変換回路６Ｂ及び６Ｇには
ロード信号LOADが供給されなくなる。従つて、
パラレルシリアル変換回路６Ｒ及び６Ｉの各第１
シフトレジスタ１５からは、第２図カ及びタに示
すように、列アドレス「０」〜「３」のシリアル
画像データRPS及びIPSが、タイミングT₅〜T₈
の各期間中に選択出力され、パラレルシリアル変
換回路６Ｂ及び６Ｇの第１シフトレジスタ１５か
らは出力が発生しない。

一方、第２制御回路３５においては、プレーン
選択データL9が常に「０」なので、ラツチ回路
３７の出力LA1及びLA2は第２図リに示すよう
に、表示期間T₃〜T₈中常に各々「０」及び「１」
となつており、このため、ANDゲート３１及び
３３が開かれ、ANDゲート３２及び３４が閉じ
た状態にある。

ここで、今、データセレクタ１７で出力E0が
選択されており、ドツトスクロールを行なわない
通常状態であるとすると、タイミングT₃〜T₅で
はＢプレーン１Ｂの列アドレス「５」〜「７」の
シリアル画像データBSDが第２図ルに示すよう
に選択出力され、タイミングT₆〜T₈では、第２
図ヨに示すように、Ｒプレーン１Ｒの列アドレス
「０」〜「２」のシリアル画像データRSDが連続
して出力される。即ち、第２図ル及びヨの斜線部
の画像データが表示される。

次に、左へ３ドツト水平スクロールするため、
データセレクタ１７で第２シフトレジスタ１６の
出力E3を選択した場合について説明する。

この場合、第２図ソに示すように、Ｂプレーン
１Ｂの列アドレス「５」のシリアル画像データ
BSDは３ビツト目から出力され始め、列アドレ
ス「６」及び「７」のシリアル画像データBSD
が順に出力される。ところが、Ｂプレーン１Ｂの
次の列アドレス「０」のパラレル画像データBD
はロードされていないので、ANDゲート３１か
らは列アドレス「７」のシリアル画像データの後
には出力が発生しない。しかしながら、Ｒプレー
ン１Ｒの列アドレス「０」〜「２」及び「３」の
０〜３ビツト目までのシリアル画像データRSD
は、第２図ツに示すように、シリアル画像データ
BSDに連続してパラレルシリアル変換回路６Ｒ
のデータセレクタ１７から出力され、しかも、
ANDゲート３３は表示期間中開いているので、
ANDゲート３３からＲプレーン１Ｒの列アドレ
ス「０」〜「２」及び「３」の０〜３ビツト目ま
でのシリアル画像データRSDが、ANDゲート３
１から出力されるＢプレーン１Ｂの列アドレス
「７」のシリアル画像データBSDに連続して出力
される。

このように、水平ドツトスクロールを行なつて
も、Ｂプレーン１ＢとＲプレーン１Ｒとの境界に
おける画像の連続性は保たれる。

又、Ｇプレーン１ＧとＩプレーン１Ｉの画像が
水平方向に連続している場合は、プレーン選択デ
ータL9は共通に「１」であつて変化しないので、
１ドツトラインの表示期間中、ANDゲート３２
及び３４が常に選択されることとなり、一方、プ
レーン選択データB12の変化により、ロード信号
LOADが供給されるパラレルシリアル変換回路
がＧプレーン１Ｇに対応する６ＧからＩプレーン
１Ｉに対応する６Ｉに変化するので、同様に、水
平ドツトスクロールを実行しても、Ｇプレーンと
Ｉプレーンの画像の連続性は保たれる。

ところで、本願出願人は別の先願にて、プレー
ン選択データL9の代わりに、第５図に示すよう
にプレーン選択データB11をブロツクアドレスマ
ツプメモリ３に記憶することにより、列アドレス
Ｘ及び行アドレスＹ単位に、即ち、１メモリブロ
ツク単位にプレーンの選択を可能にするデイスプ
レイ装置を提案した。尚、プレーン選択データ
B11及びB12と選択されるプレーンとの関係は
B12及びL9の場合と同様第４図に示す通りであ
る。

この場合、例えば、第１５図に示すように、各
プレーン１Ｒ〜１Ｉに各々画像R1〜I4が記憶さ
れているとすれば、ブロツクアドレスマツプメモ
リ３及びラインアドレスマツプメモリ４に、
各々、第１６図及び第１７図に示すようにデータ
を書込み、第３図においてL9の代わりにB11をプ
レーン選択回路１２に入力すれば、第１８図に示
すように、各プレーンの画像を混在させて表示可
能である。そして、この場合も、プレーン選択回
路１２として第１図に示す同一の回路構成を用
い、L9の代わりにB11を用いれば、水平ドツトス
クロールを行なつても各プレーンの境界での画像
の連続性が保たれる。

尚、第３図のラインアドレスマツプメモリ４の
内容を書換えることにより垂直ドツトスクロール
も可能である。

(ト) 発明の効果本発明に依れば、各プレーンの画像の混在表示
において水来ドツトスクロールを行なつても、画
像の連続性を保つことができるようになり、分割
画面処理の応用範囲が大幅に拡大する。

【図面の簡単な説明】

第１図は本発明によるプレーン選択回路の実施
列を示すブロツク図、第２図は第１図の実施例の
タイミングチヤート、第３図はデイスプレイ装置
全体の概略ブロツク図、第４図は各プレーンとプ
レーン選択データとの関係を示す図、第５図及び
第６図はブロツクアドレスマツプメモリ及びライ
ンアドレスマツプメモリの記憶フオーマツトを示
す図、第７図は表示画面と画面アドレス及びラス
タアドレスとの対応を示す図、第８図は画像メモ
リとブロツクアドレス及びラインアドレスとの対
応を示す図、第９図及び第１０図はブロツクアド
レスマツプメモリ及びラインアドレスマツプメモ
リの内容を示す図、第１１図は各プレーンの画像
と表示画像との関係を示す図、第１２図はパラレ
ルシリアル変換回路の具体回路構成を示す図、第
１３図はプレーン選択回路の従来例を示すブロツ
ク図、第１４図は第１３図の従来例のタイミング
チヤート、第１５図は各プレーンの画像の記憶状
態を示す図、第１６図及び第１７図はブロツクア
ドレスマツプメモリ及びラインアドレスマツプメ
モリの内容を示す図、第１８図は表示例を示す図
である。主な図番の説明、１，１Ｒ〜１Ｉ…画像メモ
リ、２…CRTコントローラ、３…ブロツクアド
レスマツプメモリ、４…ラインアドレスマツプメ
モリ、６Ｒ〜６Ｉ…パラレルシリアル変換回路、
７…CPU、１２…プレーン選択回路、１４…ス
クロール制御レジスタ、１５…第１シフトレジス
タ、１６…第２シフトレジスタ、１７…データセ
レクタ、２５…第１制御回路、３１〜３４…
ANDゲート、３５…第２制御回路。

Claims

【特許請求の範囲】

１第１から第４までの４つのプレーンを有する
画像メモリと、該画像メモリの各プレーンから読
出されたパラレル画像データを各々シリアル画像
データに変換する第１から第４までのパラレルシ
リアル変換回路とを備え、該各パラレルシリアル
変換回路を、前記パラレル画像データをロード信
号に応じて取込む第１シフトレジスタと、該第１
シフトレジスタの最終ビツト出力を入力する第２
シフトレジスタと、該第２シフトレジスタの各ビ
ツト出力のうちいずれか１つの出力をセレクトデ
ータに応じて選択するデータセレクタとより構成
したデイスプレイ装置において、第１プレーン選
択データに応じて前記第１・第２もしくは第３・
第４のパラレルシリアル変換回路に前記ロード信
号を供給する第１制御回路と、前記第１から第４
までのパラレルシリアル変換回路の各々に対応し
て接続された第１から第４までのゲート回路と、
第２プレーン選択データに応じて前記第１・第３
もしくは第２・第４のゲート回路を開くよう制御
する第２制御回路とを有し、前記第１及び第２プ
レーン選択データに応じていずれか１つのプレー
ンの画像データを選択出力するようにしたことを
特徴とするプレーン選択回路。