JPS6345545B2 - - Google Patents
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- JPS6345545B2 JPS6345545B2 JP56204170A JP20417081A JPS6345545B2 JP S6345545 B2 JPS6345545 B2 JP S6345545B2 JP 56204170 A JP56204170 A JP 56204170A JP 20417081 A JP20417081 A JP 20417081A JP S6345545 B2 JPS6345545 B2 JP S6345545B2
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- JP
- Japan
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- waveform
- display
- terminal
- circuit
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 20
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/22—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of characters or indicia using display control signals derived from coded signals representing the characters or indicia, e.g. with a character-code memory
- G09G5/222—Control of the character-code memory
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/321—Display for diagnostics, e.g. diagnostic result display, self-test user interface
- G06F11/322—Display of waveforms, e.g. of logic analysers
Description
【発明の詳細な説明】
本発明は表示装置に関し、特に論理（ロジツ
ク）アナライザ等のラスタ・スキヤン（走査）型
表示器に論理信号のタイミング波形を表示するた
めの表示装置に関する。
ク）アナライザ等のラスタ・スキヤン（走査）型
表示器に論理信号のタイミング波形を表示するた
めの表示装置に関する。
論理アナライザ等で表示を行う場合、ラスタ・
スキヤン型表示器が最適である。これは、ラス
タ・スキヤン型表示器によれば、論理波形、ステ
ート（所定の進法によるテーブル表示）等種々の
表示が可能であり、且つ、多くの情報を表示して
も所謂「ちらつき」がないためである。
スキヤン型表示器が最適である。これは、ラス
タ・スキヤン型表示器によれば、論理波形、ステ
ート（所定の進法によるテーブル表示）等種々の
表示が可能であり、且つ、多くの情報を表示して
も所謂「ちらつき」がないためである。
従来例によれば、ラスタ・スキヤン型表示器で
論理信号のタイミング波形表示を行うためには、
先ず、表示波形の夫々を複数の波形パターンに分
解し、分解した波形パターンを予め波形表示用の
リード・オンリー・メモリ（ROM）に記憶させ
ておく必要があつた。次に、入力論理信号のタイ
ミング波形表示を行う場合、入力論理信号に対応
する波形パターン（ROMに記憶されている）の
コード信号をフオント（FONT）情報（ROMの
アドレス）として表示ランダム・アクセス・メモ
リ（RAM）に記憶し、RAMに記憶されている
フオント情報に基づいてROMに記憶されている
波形パターンを読出し、陰極線管（CRT）等の
表示装置に論理信号のタイミング波形を表示して
いた。即ち、従来例によれば、表示波形を構成す
る総ての波形パターンをROMに記憶しなければ
ならないため、大容量のROMが必要であり、製
作費が高価となる問題があつた。特に、１論理波
形部分（フオント）を多くの素子で構成した場
合、記憶すべき波形パターン数が多くなるので、
更に大容量のROMが必要である。一方、逆に、
ROMに記憶する波形パターン数を減らすために
１波形部分の構成素子を少なくすると、表示
RAMの容量を大きくする必要がある（即ち、多
くの波形パターンのフオント情報をRAMに記憶
しなければならない）。
論理信号のタイミング波形表示を行うためには、
先ず、表示波形の夫々を複数の波形パターンに分
解し、分解した波形パターンを予め波形表示用の
リード・オンリー・メモリ（ROM）に記憶させ
ておく必要があつた。次に、入力論理信号のタイ
ミング波形表示を行う場合、入力論理信号に対応
する波形パターン（ROMに記憶されている）の
コード信号をフオント（FONT）情報（ROMの
アドレス）として表示ランダム・アクセス・メモ
リ（RAM）に記憶し、RAMに記憶されている
フオント情報に基づいてROMに記憶されている
波形パターンを読出し、陰極線管（CRT）等の
表示装置に論理信号のタイミング波形を表示して
いた。即ち、従来例によれば、表示波形を構成す
る総ての波形パターンをROMに記憶しなければ
ならないため、大容量のROMが必要であり、製
作費が高価となる問題があつた。特に、１論理波
形部分（フオント）を多くの素子で構成した場
合、記憶すべき波形パターン数が多くなるので、
更に大容量のROMが必要である。一方、逆に、
ROMに記憶する波形パターン数を減らすために
１波形部分の構成素子を少なくすると、表示
RAMの容量を大きくする必要がある（即ち、多
くの波形パターンのフオント情報をRAMに記憶
しなければならない）。
第１図は、ラスタ・スキヤン方式による論理信
号のタイミング波形表示を模型的に示したもので
ある。第１図では、説明を簡単にするため、表示
チヤンネルを４チヤンネル（CH１〜CH４）と
し、夫々のチヤンネルを３本のラスタ走査ライン
１，２，３から構成し且つ１チヤンネル当り７個
の波形部分（フオント）を表示している。即ち、
１波形部分を３×３ビツトで構成している。尚、
第１図のラスタ走査ラインＡ，Ｂ，Ｃは各チヤン
ネル間を分離するためのものである。
号のタイミング波形表示を模型的に示したもので
ある。第１図では、説明を簡単にするため、表示
チヤンネルを４チヤンネル（CH１〜CH４）と
し、夫々のチヤンネルを３本のラスタ走査ライン
１，２，３から構成し且つ１チヤンネル当り７個
の波形部分（フオント）を表示している。即ち、
１波形部分を３×３ビツトで構成している。尚、
第１図のラスタ走査ラインＡ，Ｂ，Ｃは各チヤン
ネル間を分離するためのものである。
従来、第１図の如き表示を行うためには、第２
図に示すように、16種類の波形パターン（Ａ乃至
Ｐ）をROMに記憶させておく必要があつた。特
に、横方向のビツト数を３ビツトとした場合、ビ
ツト単位で発生する立上り及び立下り（遷移部
分）を表示できないため、立上り及び立下りの幅
を論理レベルの幅より狭くする必要がある。例え
ば、立上り及び立下りの幅を論理レベルの半分の
幅にするためには、横方向を６ビツトにする必要
があり、大容量の記憶装置（ROM）が必要であ
つた。
図に示すように、16種類の波形パターン（Ａ乃至
Ｐ）をROMに記憶させておく必要があつた。特
に、横方向のビツト数を３ビツトとした場合、ビ
ツト単位で発生する立上り及び立下り（遷移部
分）を表示できないため、立上り及び立下りの幅
を論理レベルの幅より狭くする必要がある。例え
ば、立上り及び立下りの幅を論理レベルの半分の
幅にするためには、横方向を６ビツトにする必要
があり、大容量の記憶装置（ROM）が必要であ
つた。
したがつて、本発明の目的は、従来例の如く、
表示波形を分解した波形パターンをROMに記憶
するのではなく、分解波形パターンよりも大幅に
数が少ない基本パターンと簡単な論理回路の付加
により、論理信号のタイミング波形表示に用いる
ROMの記憶容量を減少させ、記憶装置の利用効
率を高め且つ製作費の安い表示装置を提供するこ
とである。
表示波形を分解した波形パターンをROMに記憶
するのではなく、分解波形パターンよりも大幅に
数が少ない基本パターンと簡単な論理回路の付加
により、論理信号のタイミング波形表示に用いる
ROMの記憶容量を減少させ、記憶装置の利用効
率を高め且つ製作費の安い表示装置を提供するこ
とである。
本発明の他の実施例の目的は、表示RAMの遊
び時間を無くし、RAMの利用効率を高めた表示
装置を提供することである。
び時間を無くし、RAMの利用効率を高めた表示
装置を提供することである。
本発明の更に他の目的は、タイミング表示とグ
リツチ表示を同時に行う場合に関し、グリツチが
タイミング表示波形の遷移部分と重なつても、グ
リツチが遷移部分に存在することを表示できる表
示装置を提供することである。
リツチ表示を同時に行う場合に関し、グリツチが
タイミング表示波形の遷移部分と重なつても、グ
リツチが遷移部分に存在することを表示できる表
示装置を提供することである。
本発明によれば、例えば、第１図に示すよう
に、論理信号の表示波形を３×３ビツトで構成し
たと仮定した場合には、表示波形の遷移部分とレ
ベルを簡略化した第３図に示す８種類の基本パタ
ーンを波形（或いは、キヤラクタ）ROMに記憶
させておくだけでよい。即ち、記憶すべき基本パ
ターン数は、従来例（第２図）に比べて1/2とな
り、立上り及び立下りの表示幅を、例えば、論理
信号レベルの幅の半分にする場合には、所要ビツ
ト数は従来例に比較して1/4となるという特徴を
有する。尚、前述したように、１波形部分を３×
３ビツトで構成したのは単に説明を簡単にするた
めであり、実際には、より多くのビツトで構成さ
れるので、本発明によれば、従来例に比較し、記
憶領域の大幅な節約ができるという顕著な特徴が
ある。
に、論理信号の表示波形を３×３ビツトで構成し
たと仮定した場合には、表示波形の遷移部分とレ
ベルを簡略化した第３図に示す８種類の基本パタ
ーンを波形（或いは、キヤラクタ）ROMに記憶
させておくだけでよい。即ち、記憶すべき基本パ
ターン数は、従来例（第２図）に比べて1/2とな
り、立上り及び立下りの表示幅を、例えば、論理
信号レベルの幅の半分にする場合には、所要ビツ
ト数は従来例に比較して1/4となるという特徴を
有する。尚、前述したように、１波形部分を３×
３ビツトで構成したのは単に説明を簡単にするた
めであり、実際には、より多くのビツトで構成さ
れるので、本発明によれば、従来例に比較し、記
憶領域の大幅な節約ができるという顕著な特徴が
ある。
以下、添付の図面を参照して、本発明の好適実
施例を説明する。第４図は、本発明が応用される
論理アナライザのブロツク図であり、以下、簡単
に第４図のブロツクの説明を行う。プローブ１０
に印加されたデジタル入力信号は、比較及びグリ
ツチ検出回路１２に印加される。回路１２は入力
されたデジタル入力信号を所定レベルと比較して
所望の論理レベルに調節し、その出力信号を取込
メモリ１４及びトリガ回路１６に印加し、また入
力信号からグリツチを検出し、グリツチ・メモリ
３４に印加する。トリガ回路１６は、入力信号か
ら所望ワードの検出を行うと、書込停止信号を出
力する。この書込停止信号は、バス１８（データ
信号・アドレス信号・制御信号伝送用）及びライ
ン１５を介して取込メモリ１４及びグリツチ・メ
モリ３４に印加され、メモリ１４及び３４の信号
取込を停止させる。尚、メモリ１４及び３４に
は、ライン１５を介して書込み命令信号も印加さ
れる。バス１８には、上述のメモリ１４及び３
４、トリガ回路１６の外に、中央処理装置
（CPU）２０、ROM２２、RAM２４、本発明が
直接関係する表示制御装置２６、キーボード２
８、クロツク信号発生器３０等が接続している。
CPU２０は、ROM２２に記憶されているフアー
ムウエアに基づき、RAM２４を一時記憶装置と
して用い、システム全体を制御する。キーボード
２８は操作者がデータ・制御信号等を入力する外
部入力装置であり、クロツク信号発生器３０から
は各ブロツクに所定のクロツク信号が加えられ
る。表示制御装置２６はCRT等のラスタ走査型
表示装置３２に接続し、Ｚ軸信号ラインからは、
後述するように、論理タイミング波形表示信号が
出力される（尚、Ｈ、Ｖは夫々水平及び垂直走査
信号のラインを示す）。
施例を説明する。第４図は、本発明が応用される
論理アナライザのブロツク図であり、以下、簡単
に第４図のブロツクの説明を行う。プローブ１０
に印加されたデジタル入力信号は、比較及びグリ
ツチ検出回路１２に印加される。回路１２は入力
されたデジタル入力信号を所定レベルと比較して
所望の論理レベルに調節し、その出力信号を取込
メモリ１４及びトリガ回路１６に印加し、また入
力信号からグリツチを検出し、グリツチ・メモリ
３４に印加する。トリガ回路１６は、入力信号か
ら所望ワードの検出を行うと、書込停止信号を出
力する。この書込停止信号は、バス１８（データ
信号・アドレス信号・制御信号伝送用）及びライ
ン１５を介して取込メモリ１４及びグリツチ・メ
モリ３４に印加され、メモリ１４及び３４の信号
取込を停止させる。尚、メモリ１４及び３４に
は、ライン１５を介して書込み命令信号も印加さ
れる。バス１８には、上述のメモリ１４及び３
４、トリガ回路１６の外に、中央処理装置
（CPU）２０、ROM２２、RAM２４、本発明が
直接関係する表示制御装置２６、キーボード２
８、クロツク信号発生器３０等が接続している。
CPU２０は、ROM２２に記憶されているフアー
ムウエアに基づき、RAM２４を一時記憶装置と
して用い、システム全体を制御する。キーボード
２８は操作者がデータ・制御信号等を入力する外
部入力装置であり、クロツク信号発生器３０から
は各ブロツクに所定のクロツク信号が加えられ
る。表示制御装置２６はCRT等のラスタ走査型
表示装置３２に接続し、Ｚ軸信号ラインからは、
後述するように、論理タイミング波形表示信号が
出力される（尚、Ｈ、Ｖは夫々水平及び垂直走査
信号のラインを示す）。
第５図は、表示制御装置２６（第４図）のブロ
ツク図であり、第６図は、第５図のエツジ・ジエ
ネレータ（遷移部分（立上り／立下り）発生器、
或いは遷移検出手段）４０の論理回路の１例を示
す回路図である。
ツク図であり、第６図は、第５図のエツジ・ジエ
ネレータ（遷移部分（立上り／立下り）発生器、
或いは遷移検出手段）４０の論理回路の１例を示
す回路図である。
第５図において、４２は波形（或いは、キヤラ
クタ）記憶用のROM（論理記憶手段）であり、
本実施例では、第３図の８種頼の基本パターンＡ
〜Ｈを記憶している。即ち、例えば、ROM４２
の第Ｎ＋１番地からＮ＋24番地（Ｎは正の整数）
までの各番地に、第７図に示すような３ビツトの
論理信号を記憶する。第７図において、（Ｎ＋１）
〜（Ｎ＋24）はROM４２の番地を示し、Ａ〜Ｈ
で示す基本パターンは第３図の基本パターンＡ〜
Ｈに対応し、論理値「１」及び「０」は夫々第３
図の白及び黒で示したビツトに対応する。４４
は、論理波形表示用のRAM（読出手段）であり、
４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、夫々RAM
４４のデータ入力端子（DATA IN）、アドレス
端子（ADDRESS）、書込み／読出し制御端子
（Ｗ／Ｒ）、及びデータ出力端子（DATA OUT）
である。尚、端子４４Ａ，４４Ｂ，４４Ｃは、
夫々ライン５６，５８，６０を介してバス１８
（第４図）に接続している。このRAM４４は表
示するタイミング波形に対応するフオント情報を
各アドレスに順次記憶している。ラツチ回路４６
は、ライン６２介して端子４６Ａに印加されるラ
ツチ信号に応じ、RAM４４の出力端子４４Ｄか
ら１基本パターンのコード信号をデータ入力端子
４６Ｂで受けてラツチし、出力端子４６Ｃから
ROM４２の第２アドレス端子（ADDRESS ２）
４２Ｂに印加する。ROM４２は、端子４２Ｂに
印加されるアドレス信号、及びライン６４を介し
てバス１８から第１アドレス端子（ADDRESS
１）４２Ａに印加されるライン選択信号に基づ
き、既に記憶されている基本パターンの内から所
望基本パターンのラインを選択する。選択された
基本パターンのライン信号は、データ出力端子
（DATA OUT １）４２Ｃに現れる。ROM４２
のデータ出力端子（DATA OUT ２）４２Ｄか
らは、後述するように、シフト・レジスタ４８の
出力端子４８Ｃ，４８Ｄから出力されるライン信
号が、タイミング波形の走査ラインのどの位置に
相当するかを示す信号が出力される。シフト・レ
ジスタ４８は、ライン５０を介して入力端子４８
Ｂに印加されるロード信号Ｄ、及びライン５２を
介してクロツク端子４８Ｅに印加されるクロツク
信号Ａに同期し、ラツチ回路４６の信号取込より
３ビツト遅れ、ROM４２のデータ出力端子
（DATA OUT １）４２Ｃから、基本パターン
信号を受けてロードする。尚、シフト・レジスタ
４８の信号取込みをラツチ回路４６より３ビツト
遅らせているのは、ROM４２の応答時間が遅い
ためである。シフト・レジスタ４８においてパラ
レル／シリアル変換された論理信号は、出力端子
４８Ｃ，４８Ｄからエツジ・ジエネレータ４０の
入力端子４０Ｂ，４０に夫々出力される。エツ
ジ・ジエネレータ４０の他の入力端子４０，４
０Ｃ，４０Ｄは、夫々、インバータ（180度の移
送器として作用する）５４、ROM４２のデータ
出力端子４２Ｄ、ライン５０から信号を受ける。
エツジ・ジエネレータ４０は、後述するように、
入力端子４０〜４０Ｄに印加された信号に基づ
き、論理タイミング波形信号を出力端子４０Ｅを
介してCRTのＺ軸回路に印加する。第５図に示
したＡ，，Ｂ，，Ｃ，Ｄは夫々矢印で示した
ラインの信号であり、これらの信号については後
述する。尚、第５図では、CRTの水平及び垂直
回路は、本発明と直接関係がないので省略してあ
る。
クタ）記憶用のROM（論理記憶手段）であり、
本実施例では、第３図の８種頼の基本パターンＡ
〜Ｈを記憶している。即ち、例えば、ROM４２
の第Ｎ＋１番地からＮ＋24番地（Ｎは正の整数）
までの各番地に、第７図に示すような３ビツトの
論理信号を記憶する。第７図において、（Ｎ＋１）
〜（Ｎ＋24）はROM４２の番地を示し、Ａ〜Ｈ
で示す基本パターンは第３図の基本パターンＡ〜
Ｈに対応し、論理値「１」及び「０」は夫々第３
図の白及び黒で示したビツトに対応する。４４
は、論理波形表示用のRAM（読出手段）であり、
４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、夫々RAM
４４のデータ入力端子（DATA IN）、アドレス
端子（ADDRESS）、書込み／読出し制御端子
（Ｗ／Ｒ）、及びデータ出力端子（DATA OUT）
である。尚、端子４４Ａ，４４Ｂ，４４Ｃは、
夫々ライン５６，５８，６０を介してバス１８
（第４図）に接続している。このRAM４４は表
示するタイミング波形に対応するフオント情報を
各アドレスに順次記憶している。ラツチ回路４６
は、ライン６２介して端子４６Ａに印加されるラ
ツチ信号に応じ、RAM４４の出力端子４４Ｄか
ら１基本パターンのコード信号をデータ入力端子
４６Ｂで受けてラツチし、出力端子４６Ｃから
ROM４２の第２アドレス端子（ADDRESS ２）
４２Ｂに印加する。ROM４２は、端子４２Ｂに
印加されるアドレス信号、及びライン６４を介し
てバス１８から第１アドレス端子（ADDRESS
１）４２Ａに印加されるライン選択信号に基づ
き、既に記憶されている基本パターンの内から所
望基本パターンのラインを選択する。選択された
基本パターンのライン信号は、データ出力端子
（DATA OUT １）４２Ｃに現れる。ROM４２
のデータ出力端子（DATA OUT ２）４２Ｄか
らは、後述するように、シフト・レジスタ４８の
出力端子４８Ｃ，４８Ｄから出力されるライン信
号が、タイミング波形の走査ラインのどの位置に
相当するかを示す信号が出力される。シフト・レ
ジスタ４８は、ライン５０を介して入力端子４８
Ｂに印加されるロード信号Ｄ、及びライン５２を
介してクロツク端子４８Ｅに印加されるクロツク
信号Ａに同期し、ラツチ回路４６の信号取込より
３ビツト遅れ、ROM４２のデータ出力端子
（DATA OUT １）４２Ｃから、基本パターン
信号を受けてロードする。尚、シフト・レジスタ
４８の信号取込みをラツチ回路４６より３ビツト
遅らせているのは、ROM４２の応答時間が遅い
ためである。シフト・レジスタ４８においてパラ
レル／シリアル変換された論理信号は、出力端子
４８Ｃ，４８Ｄからエツジ・ジエネレータ４０の
入力端子４０Ｂ，４０に夫々出力される。エツ
ジ・ジエネレータ４０の他の入力端子４０，４
０Ｃ，４０Ｄは、夫々、インバータ（180度の移
送器として作用する）５４、ROM４２のデータ
出力端子４２Ｄ、ライン５０から信号を受ける。
エツジ・ジエネレータ４０は、後述するように、
入力端子４０〜４０Ｄに印加された信号に基づ
き、論理タイミング波形信号を出力端子４０Ｅを
介してCRTのＺ軸回路に印加する。第５図に示
したＡ，，Ｂ，，Ｃ，Ｄは夫々矢印で示した
ラインの信号であり、これらの信号については後
述する。尚、第５図では、CRTの水平及び垂直
回路は、本発明と直接関係がないので省略してあ
る。
第６図は、エツジ・ジエネレータ４０（第５
図）の具体回路の一例である。第６図において、
入力端子４０は、Ｄフリツプ・フロツプ７０の
クロツク端子に接続し、入力端子４０はＤフリ
ツプ・フロツプ７０のデータ端子Ｄ及びオア
（OR）回路７２の入力端子７２Ａに接続してい
る。Ｄフリツプ・フロツプ７０の出力端子はオ
ア回路７２の入力端子７２Ｂに接続し、出力端子
Ｑはオア回路７４の入力端子７４Ａに接続してい
る。入力端子４０Ｂはオア回路７４の入力端子７
４Ｂ及びオア回路７６の入力端子７６Ｂに接続し
ている。入力端子４０Ｃは、緩衝増幅器７８を介
してＤフリツプ・フロツプ８０のデータ端子Ｄに
接続し、入力端子４０ＤはＤフリツプ・フロツプ
８０のクロツク端子に接続している。Ｄフリツ
プ・フロツプ８０の出力端子Ｑは、オア回路７６
の入力端子７６Ａに接続している。オア回路７
２，７４，７６の出力端子はアンド（AND）回
路８２の入力端子に接続し、アンド回路８２の出
力端子はエツジ・ジエネレータ４０の出力端子４
０Ｅに接続している。第６図に示したＥ，Ｆ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊは、夫々矢印で示したライン
の論理信号であり、第８図において説明する。
図）の具体回路の一例である。第６図において、
入力端子４０は、Ｄフリツプ・フロツプ７０の
クロツク端子に接続し、入力端子４０はＤフリ
ツプ・フロツプ７０のデータ端子Ｄ及びオア
（OR）回路７２の入力端子７２Ａに接続してい
る。Ｄフリツプ・フロツプ７０の出力端子はオ
ア回路７２の入力端子７２Ｂに接続し、出力端子
Ｑはオア回路７４の入力端子７４Ａに接続してい
る。入力端子４０Ｂはオア回路７４の入力端子７
４Ｂ及びオア回路７６の入力端子７６Ｂに接続し
ている。入力端子４０Ｃは、緩衝増幅器７８を介
してＤフリツプ・フロツプ８０のデータ端子Ｄに
接続し、入力端子４０ＤはＤフリツプ・フロツプ
８０のクロツク端子に接続している。Ｄフリツ
プ・フロツプ８０の出力端子Ｑは、オア回路７６
の入力端子７６Ａに接続している。オア回路７
２，７４，７６の出力端子はアンド（AND）回
路８２の入力端子に接続し、アンド回路８２の出
力端子はエツジ・ジエネレータ４０の出力端子４
０Ｅに接続している。第６図に示したＥ，Ｆ，
Ｆ，Ｇ，Ｈ，Ｉ，Ｊは、夫々矢印で示したライン
の論理信号であり、第８図において説明する。
次に、本発明の基本的動作について説明する。
第３図において、最上位及び最下位ラインについ
ては、基本パターンの白黒（「１」及び「０」）デ
ータをそのまま用いる。一方、これらのラインの
間のライン、即ち中央のラインについては、各ビ
ツト毎に前後のデータを比較し、データが異なる
場合にのみ黒色で遷移部分を表示する。この動作
は各基本パターンが連続した場合でも同じであ
り、前の基本パターンの最終ビツトの後の基本パ
ターンの最初のビツトとを比較して行う。例え
ば、直前の基本パターンの中央ラインの最終ビツ
トが黒の場合、基本パターンＣによる表示は以下
のようになる。まず、最上位ラインでは、中央ビ
ツトのみが黒となる。次に、中央ラインでは、最
初のビツトが白なので、前のビツト（直前の基本
パターン）と異なる。したがつて、遷移部分を表
示する。また、最初のビツト及び中央ビツト、並
びに中央ビツト及び最終ビツトも異なるので、各
ビツト毎に遷移部分を黒で表示する。最下位ライ
ンでは、最初のビツト及び最終ビツトが黒とな
り、第２図の波形パターンＭに対応する波形を表
示できる。したがつて、直前の基本パターンの中
央ラインの最終ビツトが白の場合、基本パターン
Ａが第２図の波形パターンＡに、基本パターンＢ
が波形パターンＥに、基本パターンＣが波形パタ
ーンＯに、基本パターンＤが波形パターンＫに、
基本パターンＥが波形パターンＪに、基本パター
ンＦが波形パターンＦに、基本パターンＧが波形
パターンＨに、基本パターンＨが波形パターンＤ
に夫々対応する。また、直前の基本パターンの中
央ラインの最終ビツトが黒の場合、基本パターン
Ａ乃至Ｈが第２図の波形パターンＣ，Ｇ，Ｍ，
Ｉ，Ｌ，Ｎ，Ｆ及びＢに夫々対応する。即ち、表
示する入力波形が「０、０、０」の場合のフオン
ト情報は第３図（第７図）の基本パターンＡを選
択し、以下同様に「０、０、１」のフオント情報
は基本パターンＢを、波形「０、１、０」のフオ
ント情報は基本パターンＣを、波形「０、１、
１」のフオント情報は基本パターンＤを、波形
「１、０、０、」のフオント情報は基本パターンＥ
を、波形「１、０、１」のフオント情報は基本パ
ターンＦを、波形「１、１、０」のフオント情報
は基本パターンＧを、波形「１、１、１」のフオ
ント情報は基本パターンＨを夫々選択する。
ROM４２の第２アドレスが「000」、「001」、
「010」、「011」、「100」、「101」、「110」及び「1
11」
の部分に基本パターンＡ〜Ｈを夫々記憶しておけ
ば、表示する入力波形の論理レベルをそのままフ
オント情報として利用できることに留意された
い。表示する波形の論理レベルとフオント情報が
異なる場合は、コード変換器を用いればよい。ま
た、本発明の基本パターンは次のように構成され
る。即ち、基本パターンの最下位ラインは各ビツ
ト毎に表示する波形の論理レベルと同じレベルと
し、最上位ラインは最下位ラインの論理レベルを
反転したものとし、中央ラインは最上位または最
下位ラインの各ビツトと同じレベルとする。中央
ラインはライン数が増えても各ビツト毎に同じ内
容である。また、実際の表示の白黒を考慮すれ
ば、上述の基本パターンの全論理レベルを反転し
てもよい。尚、第３図及び第７図から判る如く、
ROM４２は３つのアドレス内に１つの基本パタ
ーンを記憶しており、各アドレスは３ビツトのパ
ラレル信号を記憶している。尚、遷移部分の幅並
びに遷移部分の最上位及び最下位ラインの表示に
ついては以下具体的に説明する。
第３図において、最上位及び最下位ラインについ
ては、基本パターンの白黒（「１」及び「０」）デ
ータをそのまま用いる。一方、これらのラインの
間のライン、即ち中央のラインについては、各ビ
ツト毎に前後のデータを比較し、データが異なる
場合にのみ黒色で遷移部分を表示する。この動作
は各基本パターンが連続した場合でも同じであ
り、前の基本パターンの最終ビツトの後の基本パ
ターンの最初のビツトとを比較して行う。例え
ば、直前の基本パターンの中央ラインの最終ビツ
トが黒の場合、基本パターンＣによる表示は以下
のようになる。まず、最上位ラインでは、中央ビ
ツトのみが黒となる。次に、中央ラインでは、最
初のビツトが白なので、前のビツト（直前の基本
パターン）と異なる。したがつて、遷移部分を表
示する。また、最初のビツト及び中央ビツト、並
びに中央ビツト及び最終ビツトも異なるので、各
ビツト毎に遷移部分を黒で表示する。最下位ライ
ンでは、最初のビツト及び最終ビツトが黒とな
り、第２図の波形パターンＭに対応する波形を表
示できる。したがつて、直前の基本パターンの中
央ラインの最終ビツトが白の場合、基本パターン
Ａが第２図の波形パターンＡに、基本パターンＢ
が波形パターンＥに、基本パターンＣが波形パタ
ーンＯに、基本パターンＤが波形パターンＫに、
基本パターンＥが波形パターンＪに、基本パター
ンＦが波形パターンＦに、基本パターンＧが波形
パターンＨに、基本パターンＨが波形パターンＤ
に夫々対応する。また、直前の基本パターンの中
央ラインの最終ビツトが黒の場合、基本パターン
Ａ乃至Ｈが第２図の波形パターンＣ，Ｇ，Ｍ，
Ｉ，Ｌ，Ｎ，Ｆ及びＢに夫々対応する。即ち、表
示する入力波形が「０、０、０」の場合のフオン
ト情報は第３図（第７図）の基本パターンＡを選
択し、以下同様に「０、０、１」のフオント情報
は基本パターンＢを、波形「０、１、０」のフオ
ント情報は基本パターンＣを、波形「０、１、
１」のフオント情報は基本パターンＤを、波形
「１、０、０、」のフオント情報は基本パターンＥ
を、波形「１、０、１」のフオント情報は基本パ
ターンＦを、波形「１、１、０」のフオント情報
は基本パターンＧを、波形「１、１、１」のフオ
ント情報は基本パターンＨを夫々選択する。
ROM４２の第２アドレスが「000」、「001」、
「010」、「011」、「100」、「101」、「110」及び「1
11」
の部分に基本パターンＡ〜Ｈを夫々記憶しておけ
ば、表示する入力波形の論理レベルをそのままフ
オント情報として利用できることに留意された
い。表示する波形の論理レベルとフオント情報が
異なる場合は、コード変換器を用いればよい。ま
た、本発明の基本パターンは次のように構成され
る。即ち、基本パターンの最下位ラインは各ビツ
ト毎に表示する波形の論理レベルと同じレベルと
し、最上位ラインは最下位ラインの論理レベルを
反転したものとし、中央ラインは最上位または最
下位ラインの各ビツトと同じレベルとする。中央
ラインはライン数が増えても各ビツト毎に同じ内
容である。また、実際の表示の白黒を考慮すれ
ば、上述の基本パターンの全論理レベルを反転し
てもよい。尚、第３図及び第７図から判る如く、
ROM４２は３つのアドレス内に１つの基本パタ
ーンを記憶しており、各アドレスは３ビツトのパ
ラレル信号を記憶している。尚、遷移部分の幅並
びに遷移部分の最上位及び最下位ラインの表示に
ついては以下具体的に説明する。
次に、第８図のタイミング図及び第９図のタイ
ミング表示波形図を参照して本発明の第１実施例
の動作を具体的に述べる。第８図及び第９図で
は、説明を簡単にするため、ROM４２に記憶さ
れている第３図の基本パターンの内、Ｈ，Ｄ，Ｃ
を用いて第９図に示すタイミング波形を表示する
場合について説明する。第８図において、Ａ〜Ｊ
は、前述したように、第５図及び第６図で示した
ラインの論理信号、Ｋは信号Ｊに対応させたタイ
ミング表示波形、ａ，ｂ，ｃ，a′，b′，c′，a″，
b″，c″は、夫々第７図において同一記号で示した
論理信号に対応し、HS及びVSは夫々水平同期信
号及び垂直同期信号である。尚、この場合、表示
は３個の波形部分のみから行われるとする。信号
Ａ及び（５４の出力）は共にクロツク信号であ
り、相互に極性反転の関係にある。先ず、RAM
４４の所定の記憶領域には、基本パターンのコー
ド信号、即ちROM４２に記憶されている基本パ
ターンのアドレスに対応するデータ（アドレス信
号）が記憶されていると仮定し、且つ、第７図に
おいて説明したように、ROM４２のＮ＋１番地
からＮ＋24番地には、第７図に示す論理信号が記
憶されていると仮定する。尚、第９図のタイミン
グ波形を表示するためには、Ｎ＋８、Ｎ＋４、Ｎ
＋３、Ｎ＋16、Ｎ＋12、Ｎ＋11、Ｎ＋24、Ｎ＋
20、Ｎ＋19番地の論理信号を、この順序でROM
４２から読出す必要がある。論理信号のタイミン
グ波形を表示する場合、RAM４４の端子４４Ｃ
にライン６０を介して読出し信号を加え、端子４
４Ｂに所定のアドレス信号を入力して、基本パタ
ーンのコード信号を端子４４Ｄから出力する。ラ
ツチ回路４６は、ライン６２を介して印加される
ラツチ信号に応じ、端子４４Ｄからコード信号を
受け、端子４６Ｃを介してROM４２の端子４２
Ｂに印加する。一方、ROM４２は、ライン６４
を介してライン選択信号を受ける。ROM４２は
端子４２Ａ及び端子４２Ｂに印加された信号に基
づいて、上述したＮ＋８乃至Ｎ＋24番地に記憶さ
れている基本パターン信号を端子４２Ｃからシフ
ト・レジスタ４８の端子４８Ａにパラレル信号と
して出力する。即ち、端子４２Ｂの信号により基
本パターンの種類を選択し、端子４２Ａの信号に
より各基本パターン内のラインを選択している。
シフト・レジスタ４８は、ライン５２を介して印
加されるタイミング信号Ａ及びライン５０を介し
て印加されるロード信号Ｄ（信号Ｄの立下りでロ
ードする）に応じ、端子４８Ａに入力されたパラ
レル信号をシリアル信号Ｂ，に変換して端子４
８Ｃ，４８Ｄから夫々エツジ・ジエネレータ４０
の４０Ｂ，４０に出力する。エツジ・ジエネレ
ータ４０の他の入力端子４０には移相器５４で
位相反転したクロツク信号が印加され、端子４
０ＣにはROM４２の端子４２Ｄから走査ライン
の位置（即ち、端子４８Ｃ及び４８Ｄから出力さ
れるパターン表示波形信号が最上位或いは最下位
の走査ラインに属するか、又はその中間の走査ラ
インに属するか）を示す信号Ｃが印加される。更
に、端子４０Ｄには、ライン５０を介してロード
信号Ｄが印加される。
ミング表示波形図を参照して本発明の第１実施例
の動作を具体的に述べる。第８図及び第９図で
は、説明を簡単にするため、ROM４２に記憶さ
れている第３図の基本パターンの内、Ｈ，Ｄ，Ｃ
を用いて第９図に示すタイミング波形を表示する
場合について説明する。第８図において、Ａ〜Ｊ
は、前述したように、第５図及び第６図で示した
ラインの論理信号、Ｋは信号Ｊに対応させたタイ
ミング表示波形、ａ，ｂ，ｃ，a′，b′，c′，a″，
b″，c″は、夫々第７図において同一記号で示した
論理信号に対応し、HS及びVSは夫々水平同期信
号及び垂直同期信号である。尚、この場合、表示
は３個の波形部分のみから行われるとする。信号
Ａ及び（５４の出力）は共にクロツク信号であ
り、相互に極性反転の関係にある。先ず、RAM
４４の所定の記憶領域には、基本パターンのコー
ド信号、即ちROM４２に記憶されている基本パ
ターンのアドレスに対応するデータ（アドレス信
号）が記憶されていると仮定し、且つ、第７図に
おいて説明したように、ROM４２のＮ＋１番地
からＮ＋24番地には、第７図に示す論理信号が記
憶されていると仮定する。尚、第９図のタイミン
グ波形を表示するためには、Ｎ＋８、Ｎ＋４、Ｎ
＋３、Ｎ＋16、Ｎ＋12、Ｎ＋11、Ｎ＋24、Ｎ＋
20、Ｎ＋19番地の論理信号を、この順序でROM
４２から読出す必要がある。論理信号のタイミン
グ波形を表示する場合、RAM４４の端子４４Ｃ
にライン６０を介して読出し信号を加え、端子４
４Ｂに所定のアドレス信号を入力して、基本パタ
ーンのコード信号を端子４４Ｄから出力する。ラ
ツチ回路４６は、ライン６２を介して印加される
ラツチ信号に応じ、端子４４Ｄからコード信号を
受け、端子４６Ｃを介してROM４２の端子４２
Ｂに印加する。一方、ROM４２は、ライン６４
を介してライン選択信号を受ける。ROM４２は
端子４２Ａ及び端子４２Ｂに印加された信号に基
づいて、上述したＮ＋８乃至Ｎ＋24番地に記憶さ
れている基本パターン信号を端子４２Ｃからシフ
ト・レジスタ４８の端子４８Ａにパラレル信号と
して出力する。即ち、端子４２Ｂの信号により基
本パターンの種類を選択し、端子４２Ａの信号に
より各基本パターン内のラインを選択している。
シフト・レジスタ４８は、ライン５２を介して印
加されるタイミング信号Ａ及びライン５０を介し
て印加されるロード信号Ｄ（信号Ｄの立下りでロ
ードする）に応じ、端子４８Ａに入力されたパラ
レル信号をシリアル信号Ｂ，に変換して端子４
８Ｃ，４８Ｄから夫々エツジ・ジエネレータ４０
の４０Ｂ，４０に出力する。エツジ・ジエネレ
ータ４０の他の入力端子４０には移相器５４で
位相反転したクロツク信号が印加され、端子４
０ＣにはROM４２の端子４２Ｄから走査ライン
の位置（即ち、端子４８Ｃ及び４８Ｄから出力さ
れるパターン表示波形信号が最上位或いは最下位
の走査ラインに属するか、又はその中間の走査ラ
インに属するか）を示す信号Ｃが印加される。更
に、端子４０Ｄには、ライン５０を介してロード
信号Ｄが印加される。
信号Ｂは、上述したROM４２のＮ＋８乃至Ｎ
＋24番地に記憶されていた論理信号であり、信号
ＢはＢと極性が反転している。信号Ｃが「０」の
場合には走査ラインは最上位或いは最下位である
ことを示し、一方、信号Ｃが「１」の場合には、
走査ラインは中間に位置することを示している。
尚、信号Ｃはシフト・レジスタ４８を介していな
いので、第８図に示す如く信号Ｂ，より位相が
進んでいる。信号Ｃは緩衝増幅器７８を介してＤ
フリツプ・フロツプ８０のデータ端子に印加され
る。Ｄフリツプ・フロツプ８０はロードＤの立下
りで信号Ｃをラツチするので、端子Ｑからの信号
Ｅは、信号Ｂ，に同期する。信号Ｅはオア回路
７６の入力端子７６Ａに出力され、入力端子７６
Ｂには信号Ｂが印加される。したがつて、オア回
路７６の出力信号Ｈは第８図に示すようになる。
Ｄフリツプ・フロツプ７０のクロツク端子には信
号が印加され、データ端子Ｄには信号が印加
される。したがつて、信号の立下りで信号を
ラツチするので、信号Ｆ（端子Ｑからの出力）は
信号よりもクロツクＡの半周期分遅延したもの
となる。尚、信号はＦと極性が反転している。
信号Ｆはオア回路７４の入力端子７４Ａに印加さ
れ、他の入力端子７４Ｂには信号Ｂが入力され
る。したがつて、オア回路７４は、信号Ｇを出力
する。一方、信号は、オア回路７２の入力端子
７２Ｂに印加され、他の入力端子７２Ａには信号
Ｇが印加される。したがつて、オア回路７２から
は、信号Ｉが出力される。オア回路７２，７４，
７６の出力信号はアンド回路８２に出力され、ア
ンド回路８２からは信号Ｊが出力する。前述した
ように、アンド回路８２の出力信号はCRTのＺ
軸に印加され、表示面の輝度制御に用いられる。
したがつて、信号Ｊの「０」を基本パターンの黒
の部分に対応させ、「１」を白の部分に対応させ
れば、第８図のＫに示す輝度変調が行われる。時
点Ｔ１〜Ｔ４で水平同期信号HSが発生するので、
第９図に示すタイミング波形がCRT上に表示さ
れる。信号Ｂ，と信号Ｆ，とは位相が半クロ
ツク分だけずれているため、表示波形の遷移幅は
半クロツク幅になつていることに留意されたい。
尚、本実施例では、時点Ｔ１及びＴ４で垂直同期
信号VSが発生している。
＋24番地に記憶されていた論理信号であり、信号
ＢはＢと極性が反転している。信号Ｃが「０」の
場合には走査ラインは最上位或いは最下位である
ことを示し、一方、信号Ｃが「１」の場合には、
走査ラインは中間に位置することを示している。
尚、信号Ｃはシフト・レジスタ４８を介していな
いので、第８図に示す如く信号Ｂ，より位相が
進んでいる。信号Ｃは緩衝増幅器７８を介してＤ
フリツプ・フロツプ８０のデータ端子に印加され
る。Ｄフリツプ・フロツプ８０はロードＤの立下
りで信号Ｃをラツチするので、端子Ｑからの信号
Ｅは、信号Ｂ，に同期する。信号Ｅはオア回路
７６の入力端子７６Ａに出力され、入力端子７６
Ｂには信号Ｂが印加される。したがつて、オア回
路７６の出力信号Ｈは第８図に示すようになる。
Ｄフリツプ・フロツプ７０のクロツク端子には信
号が印加され、データ端子Ｄには信号が印加
される。したがつて、信号の立下りで信号を
ラツチするので、信号Ｆ（端子Ｑからの出力）は
信号よりもクロツクＡの半周期分遅延したもの
となる。尚、信号はＦと極性が反転している。
信号Ｆはオア回路７４の入力端子７４Ａに印加さ
れ、他の入力端子７４Ｂには信号Ｂが入力され
る。したがつて、オア回路７４は、信号Ｇを出力
する。一方、信号は、オア回路７２の入力端子
７２Ｂに印加され、他の入力端子７２Ａには信号
Ｇが印加される。したがつて、オア回路７２から
は、信号Ｉが出力される。オア回路７２，７４，
７６の出力信号はアンド回路８２に出力され、ア
ンド回路８２からは信号Ｊが出力する。前述した
ように、アンド回路８２の出力信号はCRTのＺ
軸に印加され、表示面の輝度制御に用いられる。
したがつて、信号Ｊの「０」を基本パターンの黒
の部分に対応させ、「１」を白の部分に対応させ
れば、第８図のＫに示す輝度変調が行われる。時
点Ｔ１〜Ｔ４で水平同期信号HSが発生するので、
第９図に示すタイミング波形がCRT上に表示さ
れる。信号Ｂ，と信号Ｆ，とは位相が半クロ
ツク分だけずれているため、表示波形の遷移幅は
半クロツク幅になつていることに留意されたい。
尚、本実施例では、時点Ｔ１及びＴ４で垂直同期
信号VSが発生している。
以上、本発明の第１実施例を説明したが、第５
図において、インバータ５４の代りに、移相器を
使用し、クロツクの移相量を制御して遷移幅を制
御してもよい。更に、タイミング波形とROM４
２に記憶されているキヤラクタ（英数字等）を同
時に表示したい場合には、シフト・レジスタ４８
のキヤラクタ用出力信号Ｂを、エツジ・ジエネレ
ータ４０を通さないようにすればよい。しかし、
回路が複雑となるので、他の方法として、エツ
ジ・ジエネレータ４０のオア回路７２，７４の
夫々に入力端子を１個追加し、キヤラクタを表示
する場合には、「１」を印加して信号，Ｆ，
が動作に影響しないようにすればよい。
図において、インバータ５４の代りに、移相器を
使用し、クロツクの移相量を制御して遷移幅を制
御してもよい。更に、タイミング波形とROM４
２に記憶されているキヤラクタ（英数字等）を同
時に表示したい場合には、シフト・レジスタ４８
のキヤラクタ用出力信号Ｂを、エツジ・ジエネレ
ータ４０を通さないようにすればよい。しかし、
回路が複雑となるので、他の方法として、エツ
ジ・ジエネレータ４０のオア回路７２，７４の
夫々に入力端子を１個追加し、キヤラクタを表示
する場合には、「１」を印加して信号，Ｆ，
が動作に影響しないようにすればよい。
以上説明したように、本発明によれば、基本パ
ターンは表示波形の遷移部分とレベルを簡略化し
たので、従来例の分解波形パターンよりも大幅に
数が少なくなり、簡単な論理回路（エツジ・ジエ
ネレータ４０）の付加により、論理信号のタイミ
ング波形を表示でき、且つ遷移部分の幅を表示波
形の１ビツトの幅よりも狭くできる。更に、遷移
部分の幅は自由に制御できるという特徴を有す
る。したがつて、本発明によれば、ROMの記憶
領域を減少させ、記憶装置の利用効率を高め且つ
製作費の安い表示装置を提供することができる。
ターンは表示波形の遷移部分とレベルを簡略化し
たので、従来例の分解波形パターンよりも大幅に
数が少なくなり、簡単な論理回路（エツジ・ジエ
ネレータ４０）の付加により、論理信号のタイミ
ング波形を表示でき、且つ遷移部分の幅を表示波
形の１ビツトの幅よりも狭くできる。更に、遷移
部分の幅は自由に制御できるという特徴を有す
る。したがつて、本発明によれば、ROMの記憶
領域を減少させ、記憶装置の利用効率を高め且つ
製作費の安い表示装置を提供することができる。
次に、第１０乃至第１２図を参照して、本発明
の他の実施例ついて説明する。
の他の実施例ついて説明する。
第１０図は本発明の他の実施例を説明する為の
ブロツク図、第１１図は第１０図を説明するため
の信号タイミング図、第１２図は本発明によるグ
リツチ表示の説明図である。第１０図は、第５図
のブロツク図に、新たに、ラツチ／パラレル・シ
リアル変換器１００及びオア回路１０２を追加し
たものであり、第５図と同一或いは類似のブロツ
クで且つ本実施例と直接関係を有しないブロツク
については説明を省略する。本実施例の第１の目
的は、タイミング波形表示と同時にグリツチを表
示することであり、特にグリツチが遷移部分と重
なつても、グリツチを明確に表示することであ
る。本実施例の第２の目的は、RAM４４の利用
効率を向上させることである。
ブロツク図、第１１図は第１０図を説明するため
の信号タイミング図、第１２図は本発明によるグ
リツチ表示の説明図である。第１０図は、第５図
のブロツク図に、新たに、ラツチ／パラレル・シ
リアル変換器１００及びオア回路１０２を追加し
たものであり、第５図と同一或いは類似のブロツ
クで且つ本実施例と直接関係を有しないブロツク
については説明を省略する。本実施例の第１の目
的は、タイミング波形表示と同時にグリツチを表
示することであり、特にグリツチが遷移部分と重
なつても、グリツチを明確に表示することであ
る。本実施例の第２の目的は、RAM４４の利用
効率を向上させることである。
第１０図において、RAM４４は、フオント
（FONT）情報及びアトリビユート
（ATTRIBUTE）情報を記憶していると仮定し、
更に、RAM４４からのフオント情報は、１フオ
ント毎にラツチ回路４６に印加されると仮定す
る。ここで、フオント情報とは、波形、文字情報
等を指し、アトリビユート情報とは、グリツチ、
カーソル、ブランキング、白黒反転情報等を指
す。尚、本実施例では、第１図乃至第９図での説
明とは異なり、説明の便宜上１波形部分の幅を７
ビツトとしてある。ラツチ／パラレル変換器１０
０の入力端子１００Ａ及び入力端子１００Ｂはラ
イン１０４を介してRAM４４の出力端子４４Ｄ
に接続し、入力端子１００Ｃにはライン５０から
ロード信号Ｄ（第１１図）が印加され、入力端子
１００Ｄにはライン５２からクロツク信号Ａ（第
１１図）が印加される。尚、入力端子１００Ｂに
印加する信号により、回路１００をラツチ回路と
して動作させるか、パラレル・シリアル変換器と
して動作させるかを制御する。出力端子１００Ｅ
はオア回路１０２の一方の入力端子１０２Ｂに接
続し、グリツチ情報をオア回路１０２に印加す
る。オア回路１０２の他方の端子１０２Ａはエツ
ジ・ジエネレータ４０の出力端子４０Ｅに接続
し、第５図で説明したように、エツジ・ジエネレ
ータ４０からタイミング情報を受ける。ラツチ／
パラレル変換器１００の他の出力端子１００Ｆ
は、ブランキング情報、白黒反転情報、カーソル
情報等を出力する端子である。第１１図におい
て、Ｐは入力端子４６Ａに加えられるラツチ信
号、ＲはRAM４４の入力端子４４Ｂに加えられ
るアドレス信号である。時点Ｔ１（第１１図）
で、ロード信号Ｄの立下りに応じ、ラツチ回路４
６からのアドレス信号によつて選択されたROM
４２内のパターン波形が、ROM４２の出力端子
４２Ｃからシフト・レジスタ４８に印加される。
時点Ｔ２で、RAM４４は、新しい基本パターン
波形を選択するために、ライン５８介してアドレ
ス信号を受け、このアドレス信号に対応した基本
パターン信号が出力端子４４Ｄに現れる。時点Ｔ
３におけるラツチ信号の立下りに応じ、RAM４
４からのフオント情報が、ラツチ回路４６にラツ
チされる。時点Ｔ３で、フオント情報がラツチ回
路４６にラツチされると、時点Ｔ３から時点Ｔ６
までRAM４４は、次の基本フオント情報を出力
する必要がない。本実施例は、この時点Ｔ４から
時点Ｔ６までの期間に、アトリビユート情報を
RAM４４からラツチ／パラレル変換器１００に
出力し、RAM４４を有効に利用しようとするも
のである。
（FONT）情報及びアトリビユート
（ATTRIBUTE）情報を記憶していると仮定し、
更に、RAM４４からのフオント情報は、１フオ
ント毎にラツチ回路４６に印加されると仮定す
る。ここで、フオント情報とは、波形、文字情報
等を指し、アトリビユート情報とは、グリツチ、
カーソル、ブランキング、白黒反転情報等を指
す。尚、本実施例では、第１図乃至第９図での説
明とは異なり、説明の便宜上１波形部分の幅を７
ビツトとしてある。ラツチ／パラレル変換器１０
０の入力端子１００Ａ及び入力端子１００Ｂはラ
イン１０４を介してRAM４４の出力端子４４Ｄ
に接続し、入力端子１００Ｃにはライン５０から
ロード信号Ｄ（第１１図）が印加され、入力端子
１００Ｄにはライン５２からクロツク信号Ａ（第
１１図）が印加される。尚、入力端子１００Ｂに
印加する信号により、回路１００をラツチ回路と
して動作させるか、パラレル・シリアル変換器と
して動作させるかを制御する。出力端子１００Ｅ
はオア回路１０２の一方の入力端子１０２Ｂに接
続し、グリツチ情報をオア回路１０２に印加す
る。オア回路１０２の他方の端子１０２Ａはエツ
ジ・ジエネレータ４０の出力端子４０Ｅに接続
し、第５図で説明したように、エツジ・ジエネレ
ータ４０からタイミング情報を受ける。ラツチ／
パラレル変換器１００の他の出力端子１００Ｆ
は、ブランキング情報、白黒反転情報、カーソル
情報等を出力する端子である。第１１図におい
て、Ｐは入力端子４６Ａに加えられるラツチ信
号、ＲはRAM４４の入力端子４４Ｂに加えられ
るアドレス信号である。時点Ｔ１（第１１図）
で、ロード信号Ｄの立下りに応じ、ラツチ回路４
６からのアドレス信号によつて選択されたROM
４２内のパターン波形が、ROM４２の出力端子
４２Ｃからシフト・レジスタ４８に印加される。
時点Ｔ２で、RAM４４は、新しい基本パターン
波形を選択するために、ライン５８介してアドレ
ス信号を受け、このアドレス信号に対応した基本
パターン信号が出力端子４４Ｄに現れる。時点Ｔ
３におけるラツチ信号の立下りに応じ、RAM４
４からのフオント情報が、ラツチ回路４６にラツ
チされる。時点Ｔ３で、フオント情報がラツチ回
路４６にラツチされると、時点Ｔ３から時点Ｔ６
までRAM４４は、次の基本フオント情報を出力
する必要がない。本実施例は、この時点Ｔ４から
時点Ｔ６までの期間に、アトリビユート情報を
RAM４４からラツチ／パラレル変換器１００に
出力し、RAM４４を有効に利用しようとするも
のである。
アトリビユート情報（グリツチ情報）が、
RAM４４からラツチ／パラレル変換器１００の
入力端子１００Ａ及び１００Ｂに印加されると、
パラレル・シリアル変換器として動作し、出力端
子１００Ｅから、グリツチ情報がオア回路１０２
の入力端子１０２Ｂに印加される。前述したよう
に、遷移部分の幅は１ビツト分よりも狭く、グリ
ツチ情報は１ビツト分あるので、グリツチが遷移
部分と重なつた場合、第１２図のＡで示すよう
に、遷移部分の表示が太くなるので、遷移部分に
グリツチがあることが認識できる。第１２図のＢ
は、遷移部分以外に発生したグリツチを示す。ア
トリビユート情報がカーソル・ブランキング、白
黒反転情報のときは、回路１００をラツチ回路と
して動作させ、１フオント期間、同じ情報を出力
するようにする。
RAM４４からラツチ／パラレル変換器１００の
入力端子１００Ａ及び１００Ｂに印加されると、
パラレル・シリアル変換器として動作し、出力端
子１００Ｅから、グリツチ情報がオア回路１０２
の入力端子１０２Ｂに印加される。前述したよう
に、遷移部分の幅は１ビツト分よりも狭く、グリ
ツチ情報は１ビツト分あるので、グリツチが遷移
部分と重なつた場合、第１２図のＡで示すよう
に、遷移部分の表示が太くなるので、遷移部分に
グリツチがあることが認識できる。第１２図のＢ
は、遷移部分以外に発生したグリツチを示す。ア
トリビユート情報がカーソル・ブランキング、白
黒反転情報のときは、回路１００をラツチ回路と
して動作させ、１フオント期間、同じ情報を出力
するようにする。
このように、本発明の他の実施例によれば、
RAM４４の遊び時間をなくし、且つ、グリツチ
と遷移部分が重なつても、グリツチを見分けるこ
とが可能である。
RAM４４の遊び時間をなくし、且つ、グリツチ
と遷移部分が重なつても、グリツチを見分けるこ
とが可能である。
以上本発明の好適実施例を説明したが、本実施
例の変形、変更は当業者にとつて容易である。例
えば、波形部分の構成ビツトが増えた場合には、
遷移部分とレベルを考慮して基本パターンを作成
すればよい。更に、エツジ・ジエネレータは、最
上位及び最下位ライン間のラインの前後のビツト
が異なるときに、遷移部分の表示を行う回路であ
れば、どのような回路であつてもよい。例えば、
エツジ・ジエネレータとして排他的論理和ゲート
を用いてもよい。更に、操作者にグリツチ部分を
明確に示すために、グリツチ部分を輝度変調し、
タイミング波形と区別するようにしてもよい。
例の変形、変更は当業者にとつて容易である。例
えば、波形部分の構成ビツトが増えた場合には、
遷移部分とレベルを考慮して基本パターンを作成
すればよい。更に、エツジ・ジエネレータは、最
上位及び最下位ライン間のラインの前後のビツト
が異なるときに、遷移部分の表示を行う回路であ
れば、どのような回路であつてもよい。例えば、
エツジ・ジエネレータとして排他的論理和ゲート
を用いてもよい。更に、操作者にグリツチ部分を
明確に示すために、グリツチ部分を輝度変調し、
タイミング波形と区別するようにしてもよい。
第１図はラスタ・スキヤン方式による論理信号
のタイミング波形表示を模型的に示した図、第２
図は波形パターンを示す図、第３図は基本パター
ンを示す図、第４図は本発明が応用される論理ア
ナライザのブロツク図、第５図は第４図の表示制
御装置のブロツク図、第６図は第５図のエツジ・
ジエネレータの論理回路の１例を示す回路図、第
７図は本発明の動作を説明するための図、第８図
は本発明の動作を説明するためのタイミング図、
第９図は本発明の動作を説明するための表示波形
の１部分の模型図、第１０図は本発明の他の実施
例を説明するためのブロツク図、第１１図は第１
０図を説明するための信号タイミング図、第１２
図は本発明によるグリツチ表示の説明図である。 ４０：エツジ・ジエネレータ（遷移検出手段）、
４２：ROM（論理記憶手段）、４４：RAM（読出
手段）。
のタイミング波形表示を模型的に示した図、第２
図は波形パターンを示す図、第３図は基本パター
ンを示す図、第４図は本発明が応用される論理ア
ナライザのブロツク図、第５図は第４図の表示制
御装置のブロツク図、第６図は第５図のエツジ・
ジエネレータの論理回路の１例を示す回路図、第
７図は本発明の動作を説明するための図、第８図
は本発明の動作を説明するためのタイミング図、
第９図は本発明の動作を説明するための表示波形
の１部分の模型図、第１０図は本発明の他の実施
例を説明するためのブロツク図、第１１図は第１
０図を説明するための信号タイミング図、第１２
図は本発明によるグリツチ表示の説明図である。 ４０：エツジ・ジエネレータ（遷移検出手段）、
４２：ROM（論理記憶手段）、４４：RAM（読出
手段）。
Claims (1)
- １ ラスタ走査型表示器に論理タイミング波形を
表示する表示装置において、上記論理タイミング
波形に対応する複数の所定基本パターンを記憶し
た論理記憶手段と、該論理記憶手段から選択的に
上記所定基本パターンを読み出す読出手段と、上
記記憶手段から読み出された一連の論理出力信号
の遷移を検出する遷移検出手段とを具え、該遷移
検出手段の出力により上記タイミング波形の遷移
部分を表示することを特徴とする表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204170A JPS58105067A (ja) | 1981-12-17 | 1981-12-17 | 表示装置 |
| US06/420,141 US4516119A (en) | 1981-12-17 | 1982-09-20 | Logic signal display apparatus |
| CA000412552A CA1200334A (en) | 1981-12-17 | 1982-09-30 | Logic signal display apparatus |
| DE19823246431 DE3246431A1 (de) | 1981-12-17 | 1982-12-15 | Signalfolge-anzeigeschaltung, insbesondere fuer logische analysatoren |
| FR8221500A FR2518787B1 (fr) | 1981-12-17 | 1982-12-16 | Appareil pour l'affichage de signaux logiques |
| GB08235920A GB2111692B (en) | 1981-12-17 | 1982-12-17 | Apparatus for displaying logic signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56204170A JPS58105067A (ja) | 1981-12-17 | 1981-12-17 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105067A JPS58105067A (ja) | 1983-06-22 |
| JPS6345545B2 true JPS6345545B2 (ja) | 1988-09-09 |
Family
ID=16485990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56204170A Granted JPS58105067A (ja) | 1981-12-17 | 1981-12-17 | 表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4516119A (ja) |
| JP (1) | JPS58105067A (ja) |
| CA (1) | CA1200334A (ja) |
| DE (1) | DE3246431A1 (ja) |
| FR (1) | FR2518787B1 (ja) |
| GB (1) | GB2111692B (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0123118B1 (en) * | 1983-03-23 | 1987-03-04 | Tektronix, Inc. | Measurement instruments with multiple operation levels |
| US4684937A (en) * | 1984-12-26 | 1987-08-04 | Schine Jonathan M | Enhanced data display system |
| US4697177A (en) * | 1984-12-26 | 1987-09-29 | High Resolution Television, Inc. | High resolution dot-matrix character display |
| US4673931A (en) * | 1985-03-18 | 1987-06-16 | Tektronix, Inc. | Waveform data display |
| US4777616A (en) * | 1986-05-12 | 1988-10-11 | Outlook Technology, Inc. | Increased resolution logic analyzer using asynchronous sampling |
| US4977514A (en) * | 1987-05-08 | 1990-12-11 | Hewlett Packard Company | Overlaid digital waveforms display |
| JPH02165061A (ja) * | 1988-12-20 | 1990-06-26 | Yokogawa Medical Syst Ltd | 波形表示装置 |
| JPH0481675A (ja) * | 1990-07-25 | 1992-03-16 | Mitsubishi Electric Corp | 半導体デバイステスト装置 |
| US5359545A (en) * | 1992-04-10 | 1994-10-25 | Itt Corporation | Dynamic video display for logic simulation systems |
| US5530454A (en) * | 1994-04-13 | 1996-06-25 | Tektronix, Inc. | Digital oscilloscope architecture for signal monitoring with enhanced duty cycle |
| US20070066224A1 (en) * | 2005-02-28 | 2007-03-22 | Sirit, Inc. | High efficiency RF amplifier and envelope modulator |
| US7366628B2 (en) * | 2005-11-02 | 2008-04-29 | Tektronix, Inc. | Compressed logic sample storage |
| CN103969482A (zh) * | 2013-01-30 | 2014-08-06 | 鸿富锦精密电子(天津)有限公司 | Svid数据测试系统及方法 |
| US10852323B2 (en) * | 2018-12-28 | 2020-12-01 | Rohde & Schwarz Gmbh & Co. Kg | Measurement apparatus and method for analyzing a waveform of a signal |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA830119A (en) * | 1963-10-16 | 1969-12-16 | A. Cole Donald | Digital storage and generation of video signals |
| US3573789A (en) * | 1968-12-13 | 1971-04-06 | Ibm | Method and apparatus for increasing image resolution |
| US3866210A (en) * | 1973-09-14 | 1975-02-11 | Nasa | X-y alphanumeric character generator for oscilloscopes |
| DE2553657C3 (de) * | 1975-11-28 | 1978-07-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Anordnung zur Diagrammdarstellung von Signalen auf dem Bildschirm eines Oszillographen |
| US4193122A (en) * | 1977-11-28 | 1980-03-11 | Gould Inc. | Connecting line generator |
| JPS5858674B2 (ja) * | 1979-12-20 | 1983-12-26 | 日本アイ・ビ−・エム株式会社 | 陰極線管表示装置 |
| SE423758B (sv) * | 1980-09-29 | 1982-05-24 | Asea Ab | Styrenhet for ett presentationsorgan |
-
1981
- 1981-12-17 JP JP56204170A patent/JPS58105067A/ja active Granted
-
1982
- 1982-09-20 US US06/420,141 patent/US4516119A/en not_active Expired - Fee Related
- 1982-09-30 CA CA000412552A patent/CA1200334A/en not_active Expired
- 1982-12-15 DE DE19823246431 patent/DE3246431A1/de active Granted
- 1982-12-16 FR FR8221500A patent/FR2518787B1/fr not_active Expired
- 1982-12-17 GB GB08235920A patent/GB2111692B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4516119A (en) | 1985-05-07 |
| CA1200334A (en) | 1986-02-04 |
| FR2518787A1 (fr) | 1983-06-24 |
| DE3246431C2 (ja) | 1989-07-06 |
| FR2518787B1 (fr) | 1987-02-20 |
| GB2111692A (en) | 1983-07-06 |
| JPS58105067A (ja) | 1983-06-22 |
| GB2111692B (en) | 1985-07-17 |
| DE3246431A1 (de) | 1983-06-30 |
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