JPH0380316B2 - - Google Patents
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- JPH0380316B2 JPH0380316B2 JP60267129A JP26712985A JPH0380316B2 JP H0380316 B2 JPH0380316 B2 JP H0380316B2 JP 60267129 A JP60267129 A JP 60267129A JP 26712985 A JP26712985 A JP 26712985A JP H0380316 B2 JPH0380316 B2 JP H0380316B2
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- 230000009977 dual effect Effects 0.000 claims description 24
- 102100029968 Calreticulin Human genes 0.000 description 12
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、表示装置を制御する表示コントロー
ラに係り、特に表示メモリとしてデユアルポート
メモリを用いる場合の制御信号を生成する表示コ
ントローラに関する。
ラに係り、特に表示メモリとしてデユアルポート
メモリを用いる場合の制御信号を生成する表示コ
ントローラに関する。
従来の表示コントローラは特開昭52−147026号
に記載のように表示メモリのアドレス、キヤラク
タジエネレータの行アドレス、表示タイミング信
号、カーソル信号、水平及び垂直同期信号を内部
レジスタに設定したパラメータに従つて周期的に
出力するものであつた。このときの表示メモリは
通常のスタテイツクメモリ（SRAM）又はダイ
ナミツクメモリ（DRAM）を想定しており、こ
れらのメモリに表示コントローラより表示メモリ
アドレスを供給する。しかし表示用メモリとして
従来のランダムアクセスポートと表示出力用のシ
リアルポートを備えたデユアルポートRAM
（DPRAMと称す）を使用する場合以下のような
問題点がある。即ち、DPRAMはシリアルポー
トから、表示データを出力するがそのシリアルポ
ートのためのデータレジスタにランダムポート側
のメモリセルから表示データをロードする期間を
必要とする。この期間はDPRAMに対してデー
タの書込みはできない。また、このDPRAMに
対する書込みを行うプロセツサは、この期間と、
少くともプロセツサのメモリアクセスサイクル時
間を含めた期間はDPRAMをアクセスできない
ことになる。このタイミングは表示データをロー
ドする期間及びその前のアクセス禁止期間からな
るが、通常の表示コントローラは表示データをロ
ードする期間の信号は表示タイミング信号で出力
されるがアクセス禁止期間については出力されず
に、水平同期信号、あるいは水平帰線信号により
代用して制御していた。
に記載のように表示メモリのアドレス、キヤラク
タジエネレータの行アドレス、表示タイミング信
号、カーソル信号、水平及び垂直同期信号を内部
レジスタに設定したパラメータに従つて周期的に
出力するものであつた。このときの表示メモリは
通常のスタテイツクメモリ（SRAM）又はダイ
ナミツクメモリ（DRAM）を想定しており、こ
れらのメモリに表示コントローラより表示メモリ
アドレスを供給する。しかし表示用メモリとして
従来のランダムアクセスポートと表示出力用のシ
リアルポートを備えたデユアルポートRAM
（DPRAMと称す）を使用する場合以下のような
問題点がある。即ち、DPRAMはシリアルポー
トから、表示データを出力するがそのシリアルポ
ートのためのデータレジスタにランダムポート側
のメモリセルから表示データをロードする期間を
必要とする。この期間はDPRAMに対してデー
タの書込みはできない。また、このDPRAMに
対する書込みを行うプロセツサは、この期間と、
少くともプロセツサのメモリアクセスサイクル時
間を含めた期間はDPRAMをアクセスできない
ことになる。このタイミングは表示データをロー
ドする期間及びその前のアクセス禁止期間からな
るが、通常の表示コントローラは表示データをロ
ードする期間の信号は表示タイミング信号で出力
されるがアクセス禁止期間については出力されず
に、水平同期信号、あるいは水平帰線信号により
代用して制御していた。
そのため、メモリアクセス禁止期間が長くな
り、プロセツサから表示メモリへの描画期間が短
くなり、描画効率が低下するという欠点があつ
た。また、効率を向上させるためには、表示コン
トローラの外部で、水平同期信号、あるいは水平
帰線信号をシフトとして、所定のタイミングを得
る回路の付加が必要であつた。
り、プロセツサから表示メモリへの描画期間が短
くなり、描画効率が低下するという欠点があつ
た。また、効率を向上させるためには、表示コン
トローラの外部で、水平同期信号、あるいは水平
帰線信号をシフトとして、所定のタイミングを得
る回路の付加が必要であつた。
本発明の目的は、複雑なハードウエアを追加さ
せることなく、DPRAMへのアクセスを効率よ
く実行でき、大規模集積回路で容易に具体化でき
るプログラム可能なタイミング回路を与えること
にある。
せることなく、DPRAMへのアクセスを効率よ
く実行でき、大規模集積回路で容易に具体化でき
るプログラム可能なタイミング回路を与えること
にある。
本発明は上記目的を達成するため、表示制御の
ための文字カウンタ、行カウンタ等とは独立した
カウンタを設け、リフレツシユメモリに表示アド
レスを与えるタイミングよりも早いタイミングを
生成させることにより、デユアルポートメモリの
制御を容易とする。
ための文字カウンタ、行カウンタ等とは独立した
カウンタを設け、リフレツシユメモリに表示アド
レスを与えるタイミングよりも早いタイミングを
生成させることにより、デユアルポートメモリの
制御を容易とする。
以下、本発明の一実施例を図面を用いて説明す
る。第２図に従来の256Kビツトデユアルポート
メモリの概略ブロツク図等を用いて従来の問題点
を説明する。第２図において、デユアルポートメ
モリ１の内部は、256×256ビツトのメモリアレイ
２と、256ビツトのデータレジスタ３、256ビツト
のセレクタ４からなつている。ランダム入出力端
子DI0〜DI3及びDO0〜DO3と書込み制御端子WE
は通常のダイナミツクメモリと同等の機能を持つ
ている。一方、メモリセルアレイ２から選択され
た256ビツトのデータは制御端子DTの入力によ
りデータレジスタ３にラツチされる。このラツチ
されたデータが、シリアルクロツクSCが入力さ
れる毎にセレクタ４を通して、順次シリアル出力
SO0〜SO3に現われる。セレクタ４はデータレジ
スタ３の内容を順番に選択する役目を持つてい
る。このような構成のため、デユアルポートメモ
リ１の内容に対してランダムに読み書きを実行す
る部分と、内容をシリアルに読出す部分が独立に
制御でき表示系のように、常にデータをシリアル
に読出して、画面に表示するようなシステムにと
つては最適なメモリと言える。
る。第２図に従来の256Kビツトデユアルポート
メモリの概略ブロツク図等を用いて従来の問題点
を説明する。第２図において、デユアルポートメ
モリ１の内部は、256×256ビツトのメモリアレイ
２と、256ビツトのデータレジスタ３、256ビツト
のセレクタ４からなつている。ランダム入出力端
子DI0〜DI3及びDO0〜DO3と書込み制御端子WE
は通常のダイナミツクメモリと同等の機能を持つ
ている。一方、メモリセルアレイ２から選択され
た256ビツトのデータは制御端子DTの入力によ
りデータレジスタ３にラツチされる。このラツチ
されたデータが、シリアルクロツクSCが入力さ
れる毎にセレクタ４を通して、順次シリアル出力
SO0〜SO3に現われる。セレクタ４はデータレジ
スタ３の内容を順番に選択する役目を持つてい
る。このような構成のため、デユアルポートメモ
リ１の内容に対してランダムに読み書きを実行す
る部分と、内容をシリアルに読出す部分が独立に
制御でき表示系のように、常にデータをシリアル
に読出して、画面に表示するようなシステムにと
つては最適なメモリと言える。
このデユアルポートメモリを使用したシステム
構成について第３図に示す。デユアルポートメモ
リ１ａ，１ｂはそれぞれ４ビツトのランダム入出
力端子があり、マイクロプロセツサ（図示せず）
等の描画処理を実行する装置のデータバス５に接
続される。一方アドレスデータはアドレスバス６
より表示制御を行うコントローラ（CRTCと称
す）７のメモリアドレス出力MAとのマルチプレ
クサ８を経由した出力により供給される。デユア
ルポートメモリ１ａ，１ｂへの描画処理は、この
データバス５及びアドレスバス６を通して行われ
る。
構成について第３図に示す。デユアルポートメモ
リ１ａ，１ｂはそれぞれ４ビツトのランダム入出
力端子があり、マイクロプロセツサ（図示せず）
等の描画処理を実行する装置のデータバス５に接
続される。一方アドレスデータはアドレスバス６
より表示制御を行うコントローラ（CRTCと称
す）７のメモリアドレス出力MAとのマルチプレ
クサ８を経由した出力により供給される。デユア
ルポートメモリ１ａ，１ｂへの描画処理は、この
データバス５及びアドレスバス６を通して行われ
る。
またデユアルポートメモリ１ａ，１ｂのデータ
を表示するためには、前記データバス５、アドレ
スバス６に接続されたCRTC７により、順次表示
アドレスMAが与えられる。CRTC７には、基準
となるドツトクロツク９を発生するクロツク発生
器１０の出力をキヤラクタクロツク１１とするた
めの分周器１２、（ここでは、１文字を８ドツト
で表わすため1/8分周となつている）から、キヤ
ラクタクロツクが与えられる。このキヤラクタク
ロツク１１はデユアルポートメモリ１ａ，１ｂの
シリアルクロツク入力として使用することによ
り、CRTC７と同期のとれた表示を行うことがで
きる。またCRTC７からはデユアルポートメモリ
１ａ，１ｂに対して、メモリアレイ２からデータ
レジスタ３へのデータ転送を行うタイミング信号
DTが出力される。このデータ転送信号DTとキ
ヤラクタクロツク１１に従つて、デユアルポート
メモリ１ａ，１ｂのシリアル出力SOからは、キ
ヤラクタ単位のデータ出力が得られ、この結果を
シフトレジスタ１３に入力し、ドツトクロツク９
でシフトすることにより、ビデオ信号１４に相当
するドツト情報が得られる。ここで各デユアルポ
ートメモリは256ビツトのデータレジスタ３が４
本であるため、２個のデユアルポートメモリでは
256×４×２＝2048ドツトの表示情報を１回のデ
ータ転送信号DTの供給で得ることができる。
を表示するためには、前記データバス５、アドレ
スバス６に接続されたCRTC７により、順次表示
アドレスMAが与えられる。CRTC７には、基準
となるドツトクロツク９を発生するクロツク発生
器１０の出力をキヤラクタクロツク１１とするた
めの分周器１２、（ここでは、１文字を８ドツト
で表わすため1/8分周となつている）から、キヤ
ラクタクロツクが与えられる。このキヤラクタク
ロツク１１はデユアルポートメモリ１ａ，１ｂの
シリアルクロツク入力として使用することによ
り、CRTC７と同期のとれた表示を行うことがで
きる。またCRTC７からはデユアルポートメモリ
１ａ，１ｂに対して、メモリアレイ２からデータ
レジスタ３へのデータ転送を行うタイミング信号
DTが出力される。このデータ転送信号DTとキ
ヤラクタクロツク１１に従つて、デユアルポート
メモリ１ａ，１ｂのシリアル出力SOからは、キ
ヤラクタ単位のデータ出力が得られ、この結果を
シフトレジスタ１３に入力し、ドツトクロツク９
でシフトすることにより、ビデオ信号１４に相当
するドツト情報が得られる。ここで各デユアルポ
ートメモリは256ビツトのデータレジスタ３が４
本であるため、２個のデユアルポートメモリでは
256×４×２＝2048ドツトの表示情報を１回のデ
ータ転送信号DTの供給で得ることができる。
このようなシステムにより、例えば、水平方向
に640ドツト、垂直方向に400ドツトの標準的な画
面を構成する場合について第４図及び第５図によ
り説明する。第４図では水平方向に表示領域を超
えてメモリ領域を設定した場合の例で、このと
き、水平方向1024ドツト、垂直方向512ドツトの
メモリ領域内に640×400ドツトの表示領域を構成
している。
に640ドツト、垂直方向に400ドツトの標準的な画
面を構成する場合について第４図及び第５図によ
り説明する。第４図では水平方向に表示領域を超
えてメモリ領域を設定した場合の例で、このと
き、水平方向1024ドツト、垂直方向512ドツトの
メモリ領域内に640×400ドツトの表示領域を構成
している。
前述の如く、１回のデータ転送信号DTの発生
で2048ドツト分の表示データがデータレジスタ３
にロードされるため、第４図の方式では２行分の
表示データに相当する。従つてデータ転送信号
DTは表示領域のメモリアドレスに対応させると
２行に１回のＡ、Ｂ、Ｃ、Ｄ…の点で発生させれ
ばよいことになる。
で2048ドツト分の表示データがデータレジスタ３
にロードされるため、第４図の方式では２行分の
表示データに相当する。従つてデータ転送信号
DTは表示領域のメモリアドレスに対応させると
２行に１回のＡ、Ｂ、Ｃ、Ｄ…の点で発生させれ
ばよいことになる。
さて、ここで第４図の構成でデータ転送信号
DTをデユアルポートメモリ１ａ，１ｂに与える
場合は、マイクロプロセツサ等の描画処理による
メモリアクセスとの競合が問題となる。一般に表
示サイクルを停止または遅延させることは、画面
へのフリツカの原因となるため、行われない。従
つて競合した場合は描画処理が遅延させられるこ
とになる。そこで描画処理のアクセスを禁止する
ために、データ転送信号DTを用いると表示のた
めのアクセスと描画のためのアクセスが同時に発
生し、描画のアクセスを禁止する余裕がなくな
る。そこで、データ転送信号DTが発生する以前
に、描画処理系に対してアクセスを禁止する信号
を発生することが必要となる。
DTをデユアルポートメモリ１ａ，１ｂに与える
場合は、マイクロプロセツサ等の描画処理による
メモリアクセスとの競合が問題となる。一般に表
示サイクルを停止または遅延させることは、画面
へのフリツカの原因となるため、行われない。従
つて競合した場合は描画処理が遅延させられるこ
とになる。そこで描画処理のアクセスを禁止する
ために、データ転送信号DTを用いると表示のた
めのアクセスと描画のためのアクセスが同時に発
生し、描画のアクセスを禁止する余裕がなくな
る。そこで、データ転送信号DTが発生する以前
に、描画処理系に対してアクセスを禁止する信号
を発生することが必要となる。
また、このタイミングを水平同期信号あるいは
水平帰線信号で代用することもできるが、アクセ
ス禁止の期間が長くなり、結果として、描画処理
の効率が低下する。
水平帰線信号で代用することもできるが、アクセ
ス禁止の期間が長くなり、結果として、描画処理
の効率が低下する。
第１図により本発明の一実施例のタイミング発
生回路を説明する。このタイミング発生回路は第
３図のCRTC３の一部を構成する。水平方向の総
文字数をカウントする文字カウンタ１５はキヤラ
クタクロツク（CLKと称す）１６により周期的
にカウントをくり返す。水平総文字数レジスタ１
７にはマイクロプロセツサ（図示せず）等により
任意の値が書き込まれ、これを記憶するとともに
水平総文字数レジスタ１７の出力は、文字カウン
タ１５と共に比較装置１８に入力される。比較装
置１８は両者の一致により出力を発生し、文字カ
ウンタ１５のリセツト信号とすると共に、マイク
ロプロセツサ等の装置が表示メモリをアクセスす
るためのアクセス期間を生成するアクセス期間生
成回路１９に入力される。一方、アクセス期間出
力のための幅カウンタ２０を設け、幅カウンタ２
０のクロツクとしてキヤラクタクロツク１６を入
力し、マイクロプロセツサ等により任意の値が書
き込まれ、これを記憶する幅レジスタ２１と、比
較装置２２により、幅レジスタ２１の記憶値と、
幅カウンタ２０の値が一致したことにより、前記
アクセス期間生成回路１９をリセツトするように
動作する。幅カウンタ２０はアクセス期間生成回
路１９の反転出力により、リセツトされることに
より、正常動作を行う。
生回路を説明する。このタイミング発生回路は第
３図のCRTC３の一部を構成する。水平方向の総
文字数をカウントする文字カウンタ１５はキヤラ
クタクロツク（CLKと称す）１６により周期的
にカウントをくり返す。水平総文字数レジスタ１
７にはマイクロプロセツサ（図示せず）等により
任意の値が書き込まれ、これを記憶するとともに
水平総文字数レジスタ１７の出力は、文字カウン
タ１５と共に比較装置１８に入力される。比較装
置１８は両者の一致により出力を発生し、文字カ
ウンタ１５のリセツト信号とすると共に、マイク
ロプロセツサ等の装置が表示メモリをアクセスす
るためのアクセス期間を生成するアクセス期間生
成回路１９に入力される。一方、アクセス期間出
力のための幅カウンタ２０を設け、幅カウンタ２
０のクロツクとしてキヤラクタクロツク１６を入
力し、マイクロプロセツサ等により任意の値が書
き込まれ、これを記憶する幅レジスタ２１と、比
較装置２２により、幅レジスタ２１の記憶値と、
幅カウンタ２０の値が一致したことにより、前記
アクセス期間生成回路１９をリセツトするように
動作する。幅カウンタ２０はアクセス期間生成回
路１９の反転出力により、リセツトされることに
より、正常動作を行う。
この動作を第５図のタイムチヤートで説明す
る。水平総文字数レジスタ１７の記憶値をNhと
すると、文字カウンタ１５のカウント値（同図
ｂ）がNhに等しくなつたところで比較装置１８
より同図ｃの出力が得られる。
る。水平総文字数レジスタ１７の記憶値をNhと
すると、文字カウンタ１５のカウント値（同図
ｂ）がNhに等しくなつたところで比較装置１８
より同図ｃの出力が得られる。
この比較装置１８出力がアクセス期間生成回路
１９に入力され、あとに詳述するように、キヤラ
クタクロツク１６（同図ａ）で1/2文字シフトし
た信号が水平最大文字位置（同図ｄ）となる。さ
らに水平最大文字位置出力を1/2文字シフトした
信号が同図ｅの信号となる。この信号と、キヤラ
クタクロツク１６の“Ｌ”の部分によりアクセス
期間生成回路１９の内部のフリツプフロツプのセ
ツト信号（同図ｆ）が作られ、フリツプフロツプ
は反転する。フリツプフロツプの反転により、幅
カウンタ２０のリセツトは解除され、幅カウンタ
２０はキヤラクタクロツク１６に従つてカウント
を開始し（同図ｇ）、幅レジスタ２１の記憶値を
Nwとすると、カウント値Nwで比較装置２２より
同図ｈに示す出力信号が得られる。この出力信号
とキヤラクタクロツク１６の“Ｌ”の部分により
上述のフリツプフロツプのリセツト信号（同図
ｉ）が作られ、フリツプフロツプはリセツトされ
る。それゆえ、フリツプフロツプの出力は、幅レ
ジスタ２１に記憶させた値Nwに従つてNwの幅だ
け“Ｈ”レベルとなる。また、水平総文字数レジ
スタ１７に記憶させた値Nhは、水平方向の走査
期間を規定するもので、その周期はNh＋１文字
時間となる。従つて各水平走査ごとに、その表示
の開始文字位置より幅Nwの出力が得られる。
１９に入力され、あとに詳述するように、キヤラ
クタクロツク１６（同図ａ）で1/2文字シフトし
た信号が水平最大文字位置（同図ｄ）となる。さ
らに水平最大文字位置出力を1/2文字シフトした
信号が同図ｅの信号となる。この信号と、キヤラ
クタクロツク１６の“Ｌ”の部分によりアクセス
期間生成回路１９の内部のフリツプフロツプのセ
ツト信号（同図ｆ）が作られ、フリツプフロツプ
は反転する。フリツプフロツプの反転により、幅
カウンタ２０のリセツトは解除され、幅カウンタ
２０はキヤラクタクロツク１６に従つてカウント
を開始し（同図ｇ）、幅レジスタ２１の記憶値を
Nwとすると、カウント値Nwで比較装置２２より
同図ｈに示す出力信号が得られる。この出力信号
とキヤラクタクロツク１６の“Ｌ”の部分により
上述のフリツプフロツプのリセツト信号（同図
ｉ）が作られ、フリツプフロツプはリセツトされ
る。それゆえ、フリツプフロツプの出力は、幅レ
ジスタ２１に記憶させた値Nwに従つてNwの幅だ
け“Ｈ”レベルとなる。また、水平総文字数レジ
スタ１７に記憶させた値Nhは、水平方向の走査
期間を規定するもので、その周期はNh＋１文字
時間となる。従つて各水平走査ごとに、その表示
の開始文字位置より幅Nwの出力が得られる。
第６図にアクセス期間生成回路１９の一実施例
を示す。比較装置１８の出力は水平総文字数の比
較出力で遅延回路２３により水平最大文字位置
（第５図ｄ）が、遅延回路２４により第５図ｅの
信号が得られる。このとき、遅延回路２３は、イ
ンバータ２５により位相の異なつたクロツクを入
力することにより、比較装置１８の出力信号を安
定してシフトすることができる。ANDゲート２
６，２７とNORゲート２８，２９により、クロ
ツク入力付きのＲ−Ｓフリツプフロツプ３０が構
成される。このＲ−Ｓフリツプフロツプ３０のセ
ツト入力Ｓに、遅延回路２４の出力を入力し、リ
セツト入力Ｒに、比較装置２２の出力を入力す
る。クロツク入力にはインバータ２５の信号を入
力することにより第５図ｊに示したような出力波
形を得ることができる。従つてこの信号を用い
て、外部のデユアルポートメモリ１ａ，１ｂへの
アクセスの調停を行う信号とすることができる。
を示す。比較装置１８の出力は水平総文字数の比
較出力で遅延回路２３により水平最大文字位置
（第５図ｄ）が、遅延回路２４により第５図ｅの
信号が得られる。このとき、遅延回路２３は、イ
ンバータ２５により位相の異なつたクロツクを入
力することにより、比較装置１８の出力信号を安
定してシフトすることができる。ANDゲート２
６，２７とNORゲート２８，２９により、クロ
ツク入力付きのＲ−Ｓフリツプフロツプ３０が構
成される。このＲ−Ｓフリツプフロツプ３０のセ
ツト入力Ｓに、遅延回路２４の出力を入力し、リ
セツト入力Ｒに、比較装置２２の出力を入力す
る。クロツク入力にはインバータ２５の信号を入
力することにより第５図ｊに示したような出力波
形を得ることができる。従つてこの信号を用い
て、外部のデユアルポートメモリ１ａ，１ｂへの
アクセスの調停を行う信号とすることができる。
第４図において、デユアルポートメモリ１ａ，
１ｂに与える必要のあるアドレスが出力されるタ
イミングは、Ａ、Ｂ、Ｃ、Ｄ…の位置であるので
Ａ点等の直前の水平走査期間の最後の部分からＡ
点等までの期間をCRTCのメモリアクセス期間と
し、それ以外の期間をマイクロプロセツサ等の描
画期間に割当てることができる。水平走査期間の
最後の部分のタイミングは前述の幅レジスタ２１
の記憶値により文字クロツク単位に可変となるの
で、マイクロプロセツサ等のメモリアクセス時
間、デユアルポートメモリ１ａ，１ｂのリフレツ
シユ時間等を考慮した値を任意に定めることがで
きる。従つて、表示のために要する時間を最小と
することができ、描画処理時間が結果的に増加
し、描画処理の高速化が図れる。
１ｂに与える必要のあるアドレスが出力されるタ
イミングは、Ａ、Ｂ、Ｃ、Ｄ…の位置であるので
Ａ点等の直前の水平走査期間の最後の部分からＡ
点等までの期間をCRTCのメモリアクセス期間と
し、それ以外の期間をマイクロプロセツサ等の描
画期間に割当てることができる。水平走査期間の
最後の部分のタイミングは前述の幅レジスタ２１
の記憶値により文字クロツク単位に可変となるの
で、マイクロプロセツサ等のメモリアクセス時
間、デユアルポートメモリ１ａ，１ｂのリフレツ
シユ時間等を考慮した値を任意に定めることがで
きる。従つて、表示のために要する時間を最小と
することができ、描画処理時間が結果的に増加
し、描画処理の高速化が図れる。
第４図の例においては、２ラスタ毎に１回のメ
モリアクセスとなつている。これは、CRTCのラ
スタアドレスを出力する信号、例えばラスタアド
レス０により、前述のアクセス期間出力を制御す
ることにより、２ラスタに１回の表示アクセスが
できる。また、本実施例において、このように幅
カウンタ２０を設けることにより、従来の表示コ
ントローラの回路が、そのまま使用でき、付加す
る回路も少なくてすむという効果がある。
モリアクセスとなつている。これは、CRTCのラ
スタアドレスを出力する信号、例えばラスタアド
レス０により、前述のアクセス期間出力を制御す
ることにより、２ラスタに１回の表示アクセスが
できる。また、本実施例において、このように幅
カウンタ２０を設けることにより、従来の表示コ
ントローラの回路が、そのまま使用でき、付加す
る回路も少なくてすむという効果がある。
本発明によれば、CRTCの表示読み出しアドレ
スを与えるタイミングよりも、任意のクロツク時
間だけ早いタイミングを生成し、この信号を
CRTCの出力信号として得ることができるので、
デユアルポートメモリを表示メモリとして使用し
た場合の、表示アクセス期間を、デユアルポート
メモリをアクセスする他の装置、例えばマイクロ
プロセツサ等に知らせることができる。これによ
りCRTCとマイクロプロセツサ等の競合を防ぐと
ともに、マイクロプロセツサ等による描画処理の
時間を効率よく得ることができ、描画処理を高速
に行えるという効果がある。
スを与えるタイミングよりも、任意のクロツク時
間だけ早いタイミングを生成し、この信号を
CRTCの出力信号として得ることができるので、
デユアルポートメモリを表示メモリとして使用し
た場合の、表示アクセス期間を、デユアルポート
メモリをアクセスする他の装置、例えばマイクロ
プロセツサ等に知らせることができる。これによ
りCRTCとマイクロプロセツサ等の競合を防ぐと
ともに、マイクロプロセツサ等による描画処理の
時間を効率よく得ることができ、描画処理を高速
に行えるという効果がある。
第１図は、本発明の一実施例のタイミング発生
回路の機能ブロツク図、第２図はデユアルポート
メモリの一例を示す内部ブロツク図、第３図はデ
ユアルポートメモリを用いた表示システムの一例
のシステム構成図、第４図は表示メモリと表示画
面の対応図、第５図は第１図のタイミング発生回
路のタイミング図、第６図は、第１図のフリツプ
フロツプ部の詳細回路図である。 １……デユアルポートメモリ、７……CRTC、
１５……文字カウンタ、１６……文字クロツク、
１７……水平総文字数レジスタ、１８……比較装
置、１９……フリツプフロツプ、２０……幅カウ
ンタ、２１……幅レジスタ、２２……比較装置。
回路の機能ブロツク図、第２図はデユアルポート
メモリの一例を示す内部ブロツク図、第３図はデ
ユアルポートメモリを用いた表示システムの一例
のシステム構成図、第４図は表示メモリと表示画
面の対応図、第５図は第１図のタイミング発生回
路のタイミング図、第６図は、第１図のフリツプ
フロツプ部の詳細回路図である。 １……デユアルポートメモリ、７……CRTC、
１５……文字カウンタ、１６……文字クロツク、
１７……水平総文字数レジスタ、１８……比較装
置、１９……フリツプフロツプ、２０……幅カウ
ンタ、２１……幅レジスタ、２２……比較装置。
Claims (1)
- 【特許請求の範囲】 １ ラスタスキヤン方式のデイスプレイ装置の表
示用デユアル・ポート・メモリの読み出しアドレ
スを生成するための文字カウンタなどの複数のカ
ウンタと、該カウンタのそれぞれの繰り返し周波
数を規定する数値を設定する複数のレジスタと、
上記カウンタのカウント値と該レジスタに設定さ
れた数値とをそれぞれ比較する複数の比較手段と
を有する表示コントローラにおいて 上記カウンタの内、文字カウンタに対応する上
記比較手段の出力によりセツトされる幅カウンタ
と、上記デイスプレイ装置の一水平走査期間より
短かい期間に対応する数値を設定した幅レジスタ
と、該幅カウンタのカウント値と該幅レジスタの
設定値を比較する幅比較手段を設け該幅比較手段
の出力を上記デユアル・ポート・メモリのアクセ
ス制御信号として用いることを特徴とする表示コ
ントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267129A JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267129A JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127791A JPS62127791A (ja) | 1987-06-10 |
| JPH0380316B2 true JPH0380316B2 (ja) | 1991-12-24 |
Family
ID=17440473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267129A Granted JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62127791A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233483A (ja) * | 1988-03-15 | 1989-09-19 | Victor Co Of Japan Ltd | キャラクタディスプレイ装置 |
-
1985
- 1985-11-29 JP JP60267129A patent/JPS62127791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62127791A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |