JPS62127791A - 表示コントロ−ラ - Google Patents
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- JPS62127791A JPS62127791A JP60267129A JP26712985A JPS62127791A JP S62127791 A JPS62127791 A JP S62127791A JP 60267129 A JP60267129 A JP 60267129A JP 26712985 A JP26712985 A JP 26712985A JP S62127791 A JPS62127791 A JP S62127791A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、表示装置を制御する表示コントローラに係り
、特に表示メモリとしてデエアルボートメモリを用いる
場合の制御信号を生成する表示コントローラに関する。
、特に表示メモリとしてデエアルボートメモリを用いる
場合の制御信号を生成する表示コントローラに関する。
従来の表示コントローラは特開昭５２−１４７０２６号
に記載のように表示メモリのアドレス、キャラクタジェ
ネレータの行アドレス、表示タイミング信号、カーソル
信号、水平及び垂直同期信号を内部レジスタに設定した
パラメータに従って周期的に出力するものであった。こ
のときの表示メモリは通常のスタティックメモリ（ｓＲ
，ｏｒ ）又はダイナミックメモリ（ＤＲＡＭ ）を想
定しており、これらのメモリに表示コントローラより表
示メモリアドレスを供給する。しかし表示用メモリとし
て従来のランダムアクセスポートド表示出力用のシリア
ルポートを備えたデュアルボー） ＲＡＭ （ＤＰＲＡ
Ｍと称す）を使用する場合以下のような問題点がある。
に記載のように表示メモリのアドレス、キャラクタジェ
ネレータの行アドレス、表示タイミング信号、カーソル
信号、水平及び垂直同期信号を内部レジスタに設定した
パラメータに従って周期的に出力するものであった。こ
のときの表示メモリは通常のスタティックメモリ（ｓＲ
，ｏｒ ）又はダイナミックメモリ（ＤＲＡＭ ）を想
定しており、これらのメモリに表示コントローラより表
示メモリアドレスを供給する。しかし表示用メモリとし
て従来のランダムアクセスポートド表示出力用のシリア
ルポートを備えたデュアルボー） ＲＡＭ （ＤＰＲＡ
Ｍと称す）を使用する場合以下のような問題点がある。
即ち、ＤＰＲＡＭはシリアルボートから、表示データを
出力するがそのシリアルボートのためのデータレジスタ
にランダムボート側のメモリセルから表示データをロー
ドする期間を必要とする。この期間はＤＰＲＡＭ に対
してデータの書込みはできない。
出力するがそのシリアルボートのためのデータレジスタ
にランダムボート側のメモリセルから表示データをロー
ドする期間を必要とする。この期間はＤＰＲＡＭ に対
してデータの書込みはできない。
また、このＤＰＲＡＭ に対する書込みを行うプロセッ
サは、この期間と、少くともプロセッサのメモリアクセ
スサイクル時間を含めた期間はＤＰＲＡＭをアクセスで
きないことになる。このタイミングは表示データをロー
ドする期間及びその前のアクセス禁止期間からなるが、
通常の表示コントローラは表示データをロードする期間
の信号は表示タイミング信号で出力されるがアクセス禁
止期間については出力されずに、水平同期信号、あるい
は水平帰線信号により代用して制御していた。
サは、この期間と、少くともプロセッサのメモリアクセ
スサイクル時間を含めた期間はＤＰＲＡＭをアクセスで
きないことになる。このタイミングは表示データをロー
ドする期間及びその前のアクセス禁止期間からなるが、
通常の表示コントローラは表示データをロードする期間
の信号は表示タイミング信号で出力されるがアクセス禁
止期間については出力されずに、水平同期信号、あるい
は水平帰線信号により代用して制御していた。
そのため、メモリアクセス禁止期間が長くなり、プロセ
ッサから表示メモリへの描画期間が短くなり、描画効率
が低下するという欠点があった。また、効率を向上させ
るためには、表示コントローラの外部で、水平同期信号
、あるいは水平帰線信号をシフトして、所定のタイミン
グを得る回路の付加が必要であった。
ッサから表示メモリへの描画期間が短くなり、描画効率
が低下するという欠点があった。また、効率を向上させ
るためには、表示コントローラの外部で、水平同期信号
、あるいは水平帰線信号をシフトして、所定のタイミン
グを得る回路の付加が必要であった。
本発明の目的は、複雑なハードウェアを追加させること
なく、ＤＰＲＡＭへのアクセスを効率よく実行でき、大
規模集積回路で容易に具体化できるプログラム可能なタ
イミング回路を与えることにある。
なく、ＤＰＲＡＭへのアクセスを効率よく実行でき、大
規模集積回路で容易に具体化できるプログラム可能なタ
イミング回路を与えることにある。
本発明は上記目的を達成するため、表示制御のための文
字カウンタ、行カウンタ等とは独立したカウンタを設け
、す７レノシユメモリに表示アドレスを与えるタイミン
グよりも早いタイミングを生成させることにより、デュ
アルポートメモリの制御を容易とする。
字カウンタ、行カウンタ等とは独立したカウンタを設け
、す７レノシユメモリに表示アドレスを与えるタイミン
グよりも早いタイミングを生成させることにより、デュ
アルポートメモリの制御を容易とする。
以下、本発明の一実施例を図面を用いて説明する。第２
図に従来の２５６にビットデュアルポートメモリの概略
ブロック図等を用いて従来の問題点を説明する。第２図
において、デュアルポートメモリ１の内部は、２５６×
２５６ピツトのメモリアレイ２と、２５６ビツトのデー
タレジスタ３．２５６ビツトのセレクタ４からなってい
る。
図に従来の２５６にビットデュアルポートメモリの概略
ブロック図等を用いて従来の問題点を説明する。第２図
において、デュアルポートメモリ１の内部は、２５６×
２５６ピツトのメモリアレイ２と、２５６ビツトのデー
タレジスタ３．２５６ビツトのセレクタ４からなってい
る。
ランダム入出力端子Ｄ１０〜ＤＩ、及びＤ００〜Ｄｏ。
と書込み制御端子ＦＥは通常のダイナミックメモリと同
等の機能を持っている。一方、メモリセルアレイ２から
選択された２５６ビツトのデータは制御端子ＤＴの入力
によりデータレジスタ３にラッチされる。このラッチさ
れたデータが、シリアルクロックＳＣが入力される毎に
セレクタ４を通して、順次シリアル出力ＳＯ０〜ＳＯ３
に現われる。セレクタ４はデータレジスタ３の内容を順
番に選択する役目を持っている。このような構成のため
、デュアルポートメモリ１の内容に対してランダムに読
み書きを実行する部分と、内容をシリアルに読出す部分
が独立に制御でき表示系のように、常にデータをシリア
ルに読出して、画面に表示するようなシステムにとって
は最適なメモリと言える。
等の機能を持っている。一方、メモリセルアレイ２から
選択された２５６ビツトのデータは制御端子ＤＴの入力
によりデータレジスタ３にラッチされる。このラッチさ
れたデータが、シリアルクロックＳＣが入力される毎に
セレクタ４を通して、順次シリアル出力ＳＯ０〜ＳＯ３
に現われる。セレクタ４はデータレジスタ３の内容を順
番に選択する役目を持っている。このような構成のため
、デュアルポートメモリ１の内容に対してランダムに読
み書きを実行する部分と、内容をシリアルに読出す部分
が独立に制御でき表示系のように、常にデータをシリア
ルに読出して、画面に表示するようなシステムにとって
は最適なメモリと言える。
このデュアルポートメモリを使用したシステム構成につ
いて第６図に示す。デュアルポートメモリ１α、ＩＡは
それぞれ４ビツトのランダム入出力端子があり、マイク
ロプロセッサ（図示せず）等の描画処理を実行する装置
のデータバス５に接続される。一方アドレスデータはア
ドレスバス６より表示制御を行うコントローラ（ＣＲＴ
Ｃと称す）７のメモリアドレス出力ＨＡとのマルチプレ
クサ８を経由した出力により供給される。デュアルポー
トメモリ１α、ＩＡへの描画処理は、このデータバス５
及びアドレスバス６を通して行われる。
いて第６図に示す。デュアルポートメモリ１α、ＩＡは
それぞれ４ビツトのランダム入出力端子があり、マイク
ロプロセッサ（図示せず）等の描画処理を実行する装置
のデータバス５に接続される。一方アドレスデータはア
ドレスバス６より表示制御を行うコントローラ（ＣＲＴ
Ｃと称す）７のメモリアドレス出力ＨＡとのマルチプレ
クサ８を経由した出力により供給される。デュアルポー
トメモリ１α、ＩＡへの描画処理は、このデータバス５
及びアドレスバス６を通して行われる。
またデュアルポートメモリ１α、１ｈのデータを表示す
るためには、前記データバス５．アドレスバス６に接続
されたＣＲＴＣ７により、順次表示アドレスＨＡが与え
られる。ＣＲＴＣ７には、基単となるドツトクロック９
を発生するクロック発生器１０の出力をキャラクタクロ
ック１１とするための分周器１２．（ここでは、１文字
を８ドットで表わすため１／８分周となっている）から
、キャラクタクロックが与えられる。このキャラクタク
ロック１１はデュアルポートメモリ１α、ＩＡのシリア
ルクロック入力として使用することにより、ＣＲＴＣ７
と同期のとれた表示を行うことができる。またＣＲＴＣ
７からはデュアルポートメモリ１α、ＩＡに対して、メ
モリアレイ２からデータレジスタ３へのデータ転送を行
うタイミング信号ＤＴが出力される。このデータ転送信
号ＤＴとキャラクタクロック１１に従って、デュアルポ
ートメモリ１α、ＩＡのシリアル出力ＳＯからは、キャ
ラクタ単位のデータ出力が得られ、この結果をシフトレ
ジスタ１３に入力し、ドツトクロック９でシフトするこ
とにより、ビデオ信号１４に相当するドツト情報が得ら
れる。ここで各デュアルポートメモリは２５６ビソトの
データレジスタ６が４本あるため、２個のデュアルポー
トメモリでは２５６ ｘ ４ ｘ ２−２０４８ドツト
の表示情報を１回のデータ転送信号ＤＴの供給で得るこ
とができる。
るためには、前記データバス５．アドレスバス６に接続
されたＣＲＴＣ７により、順次表示アドレスＨＡが与え
られる。ＣＲＴＣ７には、基単となるドツトクロック９
を発生するクロック発生器１０の出力をキャラクタクロ
ック１１とするための分周器１２．（ここでは、１文字
を８ドットで表わすため１／８分周となっている）から
、キャラクタクロックが与えられる。このキャラクタク
ロック１１はデュアルポートメモリ１α、ＩＡのシリア
ルクロック入力として使用することにより、ＣＲＴＣ７
と同期のとれた表示を行うことができる。またＣＲＴＣ
７からはデュアルポートメモリ１α、ＩＡに対して、メ
モリアレイ２からデータレジスタ３へのデータ転送を行
うタイミング信号ＤＴが出力される。このデータ転送信
号ＤＴとキャラクタクロック１１に従って、デュアルポ
ートメモリ１α、ＩＡのシリアル出力ＳＯからは、キャ
ラクタ単位のデータ出力が得られ、この結果をシフトレ
ジスタ１３に入力し、ドツトクロック９でシフトするこ
とにより、ビデオ信号１４に相当するドツト情報が得ら
れる。ここで各デュアルポートメモリは２５６ビソトの
データレジスタ６が４本あるため、２個のデュアルポー
トメモリでは２５６ ｘ ４ ｘ ２−２０４８ドツト
の表示情報を１回のデータ転送信号ＤＴの供給で得るこ
とができる。
このようなシステムにより、例えば、水平方向に６４０
ドツト、垂直方向に４００ドツトの標準的な画面を構成
する場合について第４図及び第５図により説明する。第
４図では水平方向に表示領域を超えてメモリ領域を設定
した場合の例で、このとき、水平方向１０２４ドツト、
垂直方向５１２ドツトのメモリ領域内に６４０ Ｘ ４
００ドツトの表示領域を構成している。
ドツト、垂直方向に４００ドツトの標準的な画面を構成
する場合について第４図及び第５図により説明する。第
４図では水平方向に表示領域を超えてメモリ領域を設定
した場合の例で、このとき、水平方向１０２４ドツト、
垂直方向５１２ドツトのメモリ領域内に６４０ Ｘ ４
００ドツトの表示領域を構成している。
前述の如く、１回のデータ転送信号ＤＴの発生、で２０
４８ドツト分の表示データがデータレジスタ３にロード
されるため、第４図の方式では２行分の表示データに相
当する。従ってデータ転送信号ＤＴは表示領域のメモリ
アドレスに対応させると２行に１回のＡ、 Ｂ、 Ｃ，
Ｄ・・・・・・・・・の点で発生させればよいことＫな
る。
４８ドツト分の表示データがデータレジスタ３にロード
されるため、第４図の方式では２行分の表示データに相
当する。従ってデータ転送信号ＤＴは表示領域のメモリ
アドレスに対応させると２行に１回のＡ、 Ｂ、 Ｃ，
Ｄ・・・・・・・・・の点で発生させればよいことＫな
る。
さて、ここで第４図の構成でデータ転送信号ＤＴをデュ
アルポートメモリ１α、Ｌ６に与える場合は、マイクロ
プロセッサ等の描画処理によるメモリアクセスとの競合
が問題となる。一般に表示すイクルを停止または遅延さ
せることは、画面へのフリッカの原因となるため、行わ
れない。
アルポートメモリ１α、Ｌ６に与える場合は、マイクロ
プロセッサ等の描画処理によるメモリアクセスとの競合
が問題となる。一般に表示すイクルを停止または遅延さ
せることは、画面へのフリッカの原因となるため、行わ
れない。
従って競合した場合は描画処理が遅延させられることに
なる。、そこで描画処理のアクセスを禁止するために、
データ転送信号ＤＴを用いると表示のためのアクセスと
描画のためのアクセスが同時に発生し、描画のアクセス
を禁止する余裕がなくなる。そこで、データ転送信号Ｄ
Ｔが発生する以前に、描画処理系に対してアクセスを禁
止する信号を発生することが必要となる。
なる。、そこで描画処理のアクセスを禁止するために、
データ転送信号ＤＴを用いると表示のためのアクセスと
描画のためのアクセスが同時に発生し、描画のアクセス
を禁止する余裕がなくなる。そこで、データ転送信号Ｄ
Ｔが発生する以前に、描画処理系に対してアクセスを禁
止する信号を発生することが必要となる。
また、このタイミングを水平同期信号あるいは水平帰線
信号で代用することもできるが、アクセス禁止の期間が
長くなり、結果として、描画処理の効率が低下する。
信号で代用することもできるが、アクセス禁止の期間が
長くなり、結果として、描画処理の効率が低下する。
第１図により本発明の一実施例のタイミング発生回路を
説明する。このタイミング発生回路は第３図のＣＲＴＣ
５の一部を構成する。水平方向の総文字数をカウントす
る文字カウンタ１５はキャラクタクロック（ＣＬＫと称
す）１６により周期的にカウントをくり返す。水平総文
字数レジスタ１７にはマイクロプロセッサ（図示せず）
等により任意の値が書き込まれ、これを記憶するととも
に水平総文字数レジスタ１７の出力は、文字カクンタ１
５と共に比較装置１８に入力される。
説明する。このタイミング発生回路は第３図のＣＲＴＣ
５の一部を構成する。水平方向の総文字数をカウントす
る文字カウンタ１５はキャラクタクロック（ＣＬＫと称
す）１６により周期的にカウントをくり返す。水平総文
字数レジスタ１７にはマイクロプロセッサ（図示せず）
等により任意の値が書き込まれ、これを記憶するととも
に水平総文字数レジスタ１７の出力は、文字カクンタ１
５と共に比較装置１８に入力される。
比較装置１８は両者の一致により出力を発生し、文字カ
ウンタ１５のリセット信号とすると共に、マイクロプロ
セッサ等の装置が表示メモリをアクセスするためのアク
セス期間を生成するアクセス期間生成回路１９に入力さ
れる。一方、アクセス期間出力のための幅カウンタ２ｏ
を設け、幅カクンタ２０のクロックとしてキャラクタク
ロック１６を入力し、マイクロプロセッサ等により任意
の値が書き込まれ、これを記憶する幅レジスタ２１と、
比較装置２２により、幅レジスタ２１の記憶値と、幅カ
ウンタ２０の値か一致したことにより、前記アクセス期
間生成回路１９をリセットするように動作する。幅カウ
ンタ２０はアクセス期間生成回路１９０反転出力により
、リセットされることにより、正常動作を行う。
ウンタ１５のリセット信号とすると共に、マイクロプロ
セッサ等の装置が表示メモリをアクセスするためのアク
セス期間を生成するアクセス期間生成回路１９に入力さ
れる。一方、アクセス期間出力のための幅カウンタ２ｏ
を設け、幅カクンタ２０のクロックとしてキャラクタク
ロック１６を入力し、マイクロプロセッサ等により任意
の値が書き込まれ、これを記憶する幅レジスタ２１と、
比較装置２２により、幅レジスタ２１の記憶値と、幅カ
ウンタ２０の値か一致したことにより、前記アクセス期
間生成回路１９をリセットするように動作する。幅カウ
ンタ２０はアクセス期間生成回路１９０反転出力により
、リセットされることにより、正常動作を行う。
この動作を第５図のタイムチャートで説明する。水平総
文字数レジスタ１７の記憶値をＮｈとすると、文字カウ
ンタ１５のカウント値（同図（ｂ） ）がＮルに等しく
なったところで比較装置１８より同図（ｃ）の出力が得
られる。
文字数レジスタ１７の記憶値をＮｈとすると、文字カウ
ンタ１５のカウント値（同図（ｂ） ）がＮルに等しく
なったところで比較装置１８より同図（ｃ）の出力が得
られる。
この比較装置１８出力がアクセス期間生成回路１９に入
力され、あとに詳述するように、キャラクタクロック１
６（同図（α））で１／２文字シフトした信号が水平最
大文字位置く同図（ｄ））となる。
力され、あとに詳述するように、キャラクタクロック１
６（同図（α））で１／２文字シフトした信号が水平最
大文字位置く同図（ｄ））となる。
さらに水平最大文字位置出力を１／２文字シフトした信
号が同図（ｃ）の信号となる。この信号と、キャラクタ
クロック１６の°Ｌ”の部分によりアクセス期間生成回
路１９の内部の７リツプ７０ツブのセント信号（同図（
ｆ））が作られ、フリップフロップは反転する。フリッ
プフロップの反転により、幅カウンタ２０のリセットは
解除され、幅カウンタ２０はキャラクタクロック１６に
従ってカウントを開始しく同図（ｑ））、幅レジスタ２
１の記憶値をＮｗとすると、カウント値Ｎｗで比較装置
２２より同図（Ａｌに示す出力信号が得られる。この出
力信号とキャラクタクロック１６のＬ″の部分により上
述の７リツプ７０ツブのリセット信号（同図（ｔ））が
作られ、フリップフロップはリセットされる。それゆえ
、フリップフロップの出力は、幅レジスタ２１に記憶さ
せた値Ｎｗに従って５ｗ０幅だけ“Ｈ”レベルとなる。
号が同図（ｃ）の信号となる。この信号と、キャラクタ
クロック１６の°Ｌ”の部分によりアクセス期間生成回
路１９の内部の７リツプ７０ツブのセント信号（同図（
ｆ））が作られ、フリップフロップは反転する。フリッ
プフロップの反転により、幅カウンタ２０のリセットは
解除され、幅カウンタ２０はキャラクタクロック１６に
従ってカウントを開始しく同図（ｑ））、幅レジスタ２
１の記憶値をＮｗとすると、カウント値Ｎｗで比較装置
２２より同図（Ａｌに示す出力信号が得られる。この出
力信号とキャラクタクロック１６のＬ″の部分により上
述の７リツプ７０ツブのリセット信号（同図（ｔ））が
作られ、フリップフロップはリセットされる。それゆえ
、フリップフロップの出力は、幅レジスタ２１に記憶さ
せた値Ｎｗに従って５ｗ０幅だけ“Ｈ”レベルとなる。
また、水平総文字数レジスタ１７に記憶させた値Ｎｌ、
は、水平方向の走査期間を規定するもので、その周期は
ＮＡ＋１Ａｌ時間となる。従って各水平走査ごとに、そ
の表示の開始文字位置より幅Ｎｗの出力が得られる。
は、水平方向の走査期間を規定するもので、その周期は
ＮＡ＋１Ａｌ時間となる。従って各水平走査ごとに、そ
の表示の開始文字位置より幅Ｎｗの出力が得られる。
第６図にアクセス期間生成回路１９の一実施例を示す。
比較装置１８の出力は水平総文字数の比較出力で遅延回
路２５により水平最大文字位置（第５図（ｄ））が、遅
延回路２４により第５図（６）の信号が得られる。この
とき、遅延回路２５は、インバータ２５により位相の異
なったクロックを入力することにより、比較装置１８の
出力信号を安定してシフトすることができる。ＡＮＤゲ
ート２６゜２７とＮＯＲゲー） ２８．２９により、ク
ロック入力付きのＲ−Ｓフリップ７０ツブ６０が構成さ
れる。
路２５により水平最大文字位置（第５図（ｄ））が、遅
延回路２４により第５図（６）の信号が得られる。この
とき、遅延回路２５は、インバータ２５により位相の異
なったクロックを入力することにより、比較装置１８の
出力信号を安定してシフトすることができる。ＡＮＤゲ
ート２６゜２７とＮＯＲゲー） ２８．２９により、ク
ロック入力付きのＲ−Ｓフリップ７０ツブ６０が構成さ
れる。
このＲ−Ｓフリップフロップ３００セツト入力Ｓに、遅
延回路２４の出力を入力し、リセット人力Ｒに、比較装
置２２の出力を入力する。クロック入力にはインバータ
２５の信号を入力することにより第５図り）に示したよ
うな出力波形を得ることができる。従ってこの信号を用
いて、外部のデュアルポートメモリ１α、１ｂへのアク
セスの調停を行う信号とすることができる。
延回路２４の出力を入力し、リセット人力Ｒに、比較装
置２２の出力を入力する。クロック入力にはインバータ
２５の信号を入力することにより第５図り）に示したよ
うな出力波形を得ることができる。従ってこの信号を用
いて、外部のデュアルポートメモリ１α、１ｂへのアク
セスの調停を行う信号とすることができる。
第４図において、デュアルポートメモリ１α。
１ｂに与える必要のあるアドレスが出力されるタイミン
グは、Ａ、Ｂ、Ｃ，Ｄ・・・・・・・・・の位置である
のでＡ点等の直前の水平走査期間の最後の部分からＡ点
等までの期間をＣＲＴＣのメモリアクセス期間とし、そ
れ以外の期間をマイクロプロセッサ等の描画期間に割当
てることができる。水平走査期間の最後の部分のタイミ
ングは前述の幅レジスタ２１の記憶値により文字クロッ
ク単位に可変となるので、マイクロプロセッサ等のメモ
リアクセス時間、デュアルポートメモリ１α、１ｂのリ
フレッシュ時間等を考慮した値を任意に定めることがで
きろ。従って、表示のために要する時間を最小とするこ
とができ、描画処理時間が結果的に増加し、描画処理の
高速化が図れる。
グは、Ａ、Ｂ、Ｃ，Ｄ・・・・・・・・・の位置である
のでＡ点等の直前の水平走査期間の最後の部分からＡ点
等までの期間をＣＲＴＣのメモリアクセス期間とし、そ
れ以外の期間をマイクロプロセッサ等の描画期間に割当
てることができる。水平走査期間の最後の部分のタイミ
ングは前述の幅レジスタ２１の記憶値により文字クロッ
ク単位に可変となるので、マイクロプロセッサ等のメモ
リアクセス時間、デュアルポートメモリ１α、１ｂのリ
フレッシュ時間等を考慮した値を任意に定めることがで
きろ。従って、表示のために要する時間を最小とするこ
とができ、描画処理時間が結果的に増加し、描画処理の
高速化が図れる。
第４図の例においては、２ラスタ毎に１回のメモリアク
セスとなっている。これは、ＣＲＴＣのラスクアドレス
を出力する信号、例えば２スタアドレス０により、前述
のアクセス期間出力を制御することにより、２ラスタに
１回の表示アクセスができる。また、本実施例において
、このように幅カウンタ２０を設けることにより、従来
の表示コントローラの回路が、そのまま使用でき、付加
する回路も少なくてすむという効果がある。
セスとなっている。これは、ＣＲＴＣのラスクアドレス
を出力する信号、例えば２スタアドレス０により、前述
のアクセス期間出力を制御することにより、２ラスタに
１回の表示アクセスができる。また、本実施例において
、このように幅カウンタ２０を設けることにより、従来
の表示コントローラの回路が、そのまま使用でき、付加
する回路も少なくてすむという効果がある。
本発明によれば、ＣＲＴＣの表示読み出しアドレスを与
えるタイミングよりも、任意のクロック時間だけ早いタ
イミングを生成し、この信号なＣＲＴＣの出力信号とし
て得ることができるので、デュアルポートメモリを表示
メモリとして使用した場合の、表示アクセス期間を、デ
ュアルポートメモリをアクセスする他の装置、例えばマ
イクロプロセッサ等に知らせることができる。これによ
りＣＲＴＣとマイクロプロセッサ等の競合を防ぐととも
に、マイクロプロセッサ等による描画処理の時間を効率
よく得ることができ、描画処理を高速に行えるという効
果がある。
えるタイミングよりも、任意のクロック時間だけ早いタ
イミングを生成し、この信号なＣＲＴＣの出力信号とし
て得ることができるので、デュアルポートメモリを表示
メモリとして使用した場合の、表示アクセス期間を、デ
ュアルポートメモリをアクセスする他の装置、例えばマ
イクロプロセッサ等に知らせることができる。これによ
りＣＲＴＣとマイクロプロセッサ等の競合を防ぐととも
に、マイクロプロセッサ等による描画処理の時間を効率
よく得ることができ、描画処理を高速に行えるという効
果がある。
第１図は、本発明の一実施例のタイミング発生回路の機
能ブロック図、第２図はデュアルポートメモリの一例を
示す内部ブロック図、第３図はデュアルポートメモリを
用いた表示システムの一例のシステム構成図、第４図は
表示メモリと表示画面の対応図、第５図は第１図のタイ
ミング発生回路のタイミング図、第６図は、第１図のフ
リップフロップ部の詳細回路図である。 １・・・・・・・・・・・・デュアルポートメモリ７・
・・・・・・・・・・・ＣＲＴＣ １５・・・・・−・・文字カウンタ １６・・・・・・・・・文字クロック １７・・・・・・・・・水平総文字数レジスタ１８・・
・・・・・・・比較装置 １９・・・・・・・・・フリップフロップ２０・・・・
・・・・・幅カウンタ ２１・・・・・・・・・幅レジスタ ２２・・・・・・・・・比較装置 ７／。
能ブロック図、第２図はデュアルポートメモリの一例を
示す内部ブロック図、第３図はデュアルポートメモリを
用いた表示システムの一例のシステム構成図、第４図は
表示メモリと表示画面の対応図、第５図は第１図のタイ
ミング発生回路のタイミング図、第６図は、第１図のフ
リップフロップ部の詳細回路図である。 １・・・・・・・・・・・・デュアルポートメモリ７・
・・・・・・・・・・・ＣＲＴＣ １５・・・・・−・・文字カウンタ １６・・・・・・・・・文字クロック １７・・・・・・・・・水平総文字数レジスタ１８・・
・・・・・・・比較装置 １９・・・・・・・・・フリップフロップ２０・・・・
・・・・・幅カウンタ ２１・・・・・・・・・幅レジスタ ２２・・・・・・・・・比較装置 ７／。
Claims (1)
- ラスタスキャン方式のディスプレイ装置の表示用デュア
ル・ポート・メモリの読み出しアドレスを生成するため
の文字カウンタなどの複数のカウンタと、該カウンタの
それぞれの繰り返し周波数を規定する数値を設定する複
数のレジスタと、上記カウンタのカウント値と該レジス
タに設定された数値とをそれぞれ比較する複数の比較手
段とを有する表示コントローラにおいて上記カウンタの
内、文字カウンタに対応する上記比較手段の出力により
セットされる幅カウンタと、上記ディスプレイ装置の一
水平走査期間より短かい期間に対応する数値を設定した
幅レジスタと、該幅カウンタのカウント値と該幅レジス
タの設定値を比較する幅比較手段を設け該幅比較手段の
出力を上記デュアル・ポート・メモリのアクセス制御信
号として用いることを特徴とする表示コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267129A JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267129A JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127791A true JPS62127791A (ja) | 1987-06-10 |
| JPH0380316B2 JPH0380316B2 (ja) | 1991-12-24 |
Family
ID=17440473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267129A Granted JPS62127791A (ja) | 1985-11-29 | 1985-11-29 | 表示コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62127791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233483A (ja) * | 1988-03-15 | 1989-09-19 | Victor Co Of Japan Ltd | キャラクタディスプレイ装置 |
-
1985
- 1985-11-29 JP JP60267129A patent/JPS62127791A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233483A (ja) * | 1988-03-15 | 1989-09-19 | Victor Co Of Japan Ltd | キャラクタディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0380316B2 (ja) | 1991-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |