JPH01233483A - キャラクタディスプレイ装置 - Google Patents
キャラクタディスプレイ装置Info
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- JPH01233483A JPH01233483A JP63061447A JP6144788A JPH01233483A JP H01233483 A JPH01233483 A JP H01233483A JP 63061447 A JP63061447 A JP 63061447A JP 6144788 A JP6144788 A JP 6144788A JP H01233483 A JPH01233483 A JP H01233483A
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- Japan
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- window
- memory
- circuit
- raster
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- 102100029968 Calreticulin Human genes 0.000 abstract description 6
- 101100326671 Homo sapiens CALR gene Proteins 0.000 abstract description 6
- 230000011218 segmentation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000009897 systematic effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/14—Display of multiple viewports
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータの出力端末装置等に用いられる
キャラクタディスプレイ装置に関する。
キャラクタディスプレイ装置に関する。
キャラクタディスプレイ装置（以下単に「デイスプレィ
装置Ｊとも記述する）に文字やパターン等（以下これら
を「図形」と呼ぶこともある）を表示させるコンピュー
タ（以下特にパーソナルコンピュータを例に挙げて説明
するので「パソコンｊとも記述する）において、各種の
データ処理を実行している過程で、現在いかなる状態で
パソコンがそれを実行しているかを記憶し、それにより
ｉＩ、＋制御を種々に変化させて処理を完成している。
装置Ｊとも記述する）に文字やパターン等（以下これら
を「図形」と呼ぶこともある）を表示させるコンピュー
タ（以下特にパーソナルコンピュータを例に挙げて説明
するので「パソコンｊとも記述する）において、各種の
データ処理を実行している過程で、現在いかなる状態で
パソコンがそれを実行しているかを記憶し、それにより
ｉＩ、＋制御を種々に変化させて処理を完成している。
これら記憶しているパソコンの情況を［ステータス」と
呼んでおり、単一の表示装置に複数の画面を表示させる
（いわゆる［マルチウィンドウ表示」）際の必要不可欠
な機能である。
呼んでおり、単一の表示装置に複数の画面を表示させる
（いわゆる［マルチウィンドウ表示」）際の必要不可欠
な機能である。
従来のキャラクタディスプレイ装置においてはマルチウ
ィンドウ表示を行なうためのウィンドウの切出し、配置
１重ね合せ、表示／非表示等の操作は、全てソフトウェ
アでプログラムを組んで行なっていたので、表示用メモ
リ内の表示内容の書替えや移動に時間がかかつてしまい
、マルチウィンドウ表示を簡単且つスムーズに行なえな
いという欠点があった。
ィンドウ表示を行なうためのウィンドウの切出し、配置
１重ね合せ、表示／非表示等の操作は、全てソフトウェ
アでプログラムを組んで行なっていたので、表示用メモ
リ内の表示内容の書替えや移動に時間がかかつてしまい
、マルチウィンドウ表示を簡単且つスムーズに行なえな
いという欠点があった。
本発明のキャラクタディスプレイ装置は、マルチウィン
ドウ表示の制御を行なう表示コントロール回路と、アド
レステーブルの配置等を記憶するための複数画面分の表
示用メモリと、表示用クロック発生回路と、キャラクタ
ジェネレータフォントと、表示回路と、中央演算処理部
と、記憶部と、インターフェース回路とを有し、表示用
メモリにデュアルポートダイナミックＲＡＭを使用する
ことによりウィンドウ毎のラスター制御を可能ならしめ
、行方向１桁方向の物理表示スタートアドレスレジスタ
、物理表示エンドアドレスレジスタ及び各方向のカウン
タと、行方向１桁方向の論理表示スタートアドレスレジ
スタ、ラスターナンバーカウンタ、表示用アドレステー
ブルを夫々複数画面分備えることにより、各画面から最
大１ウィンドウを切出して、実際の表示画面上の任意の
位置に配置して重ね合せ得るよう構成することにより、
上記欠点を解消した。
ドウ表示の制御を行なう表示コントロール回路と、アド
レステーブルの配置等を記憶するための複数画面分の表
示用メモリと、表示用クロック発生回路と、キャラクタ
ジェネレータフォントと、表示回路と、中央演算処理部
と、記憶部と、インターフェース回路とを有し、表示用
メモリにデュアルポートダイナミックＲＡＭを使用する
ことによりウィンドウ毎のラスター制御を可能ならしめ
、行方向１桁方向の物理表示スタートアドレスレジスタ
、物理表示エンドアドレスレジスタ及び各方向のカウン
タと、行方向１桁方向の論理表示スタートアドレスレジ
スタ、ラスターナンバーカウンタ、表示用アドレステー
ブルを夫々複数画面分備えることにより、各画面から最
大１ウィンドウを切出して、実際の表示画面上の任意の
位置に配置して重ね合せ得るよう構成することにより、
上記欠点を解消した。
図面を参照しながら、本発明のキャラクタディスプレイ
装置について説明する。第１図は本発明のデイスプレィ
装置１０の一実施例のブロック構成図である。この図に
おいて、１１はＣＲＴＣ（表示コントロール回路）、１
２は表示用メモリ、１３は表示用クロック発生回路、１
４はキャラクタジェネレータフォント（以下単に「キャ
ラジエネ」とも記す）、１５は表示回路、１６はｃｐｕ
（中央演算処理部）、１７はＲＯＭ （Ｒｅａｄ ０ｎ
ｌｙＨｅｌＯｒＶ） 、１８はＲＡ Ｍ （Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｈｅｎｏｒｙ）、１９はインターフ
ェース回路である９表示用メモリ１２にはデュアルポー
トダイナミックＲＡＭを使用しており、ここにはアドレ
ステーブルの配置等が記憶されていて、ウィンドウ毎の
ラスター制御が可能となっている。マルチウィンドウ表
示の制御は全てＣＲＴＣＩＩで行われており、データバ
ス９により転送されるＣＰＵ１６から表示用メモリ１２
への読み書きは、このＣＲＴＣＩＩを介して行われる。
装置について説明する。第１図は本発明のデイスプレィ
装置１０の一実施例のブロック構成図である。この図に
おいて、１１はＣＲＴＣ（表示コントロール回路）、１
２は表示用メモリ、１３は表示用クロック発生回路、１
４はキャラクタジェネレータフォント（以下単に「キャ
ラジエネ」とも記す）、１５は表示回路、１６はｃｐｕ
（中央演算処理部）、１７はＲＯＭ （Ｒｅａｄ ０ｎ
ｌｙＨｅｌＯｒＶ） 、１８はＲＡ Ｍ （Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｈｅｎｏｒｙ）、１９はインターフ
ェース回路である９表示用メモリ１２にはデュアルポー
トダイナミックＲＡＭを使用しており、ここにはアドレ
ステーブルの配置等が記憶されていて、ウィンドウ毎の
ラスター制御が可能となっている。マルチウィンドウ表
示の制御は全てＣＲＴＣＩＩで行われており、データバ
ス９により転送されるＣＰＵ１６から表示用メモリ１２
への読み書きは、このＣＲＴＣＩＩを介して行われる。
ＣＲＴＣＩＩからは、表示用メモリ１２に信号Ｄ Ａ
ｏ 〜Ｄ Ａ ７ ； ＲＡＳ、ＣＡＳ 、 ＷＥ、
ＯＥ（詳細な内容は後述する）を供給する他、表示回路
１５にカーソル信号１表示用同期信号、及び表示タイミ
ング信号を供給し、キャラジエネ１４にラスターナンバ
ーを供給している。これらの諸動作は、表示用クロック
発生回路１３からのタロツク信号に従って整然と行われ
ている。
ｏ 〜Ｄ Ａ ７ ； ＲＡＳ、ＣＡＳ 、 ＷＥ、
ＯＥ（詳細な内容は後述する）を供給する他、表示回路
１５にカーソル信号１表示用同期信号、及び表示タイミ
ング信号を供給し、キャラジエネ１４にラスターナンバ
ーを供給している。これらの諸動作は、表示用クロック
発生回路１３からのタロツク信号に従って整然と行われ
ている。
第２図に本発明装置１０の主要部の１つであるＣＲＴＣ
ＩＩの具体的な構成を示す、この図において、２１は表
示用同期信号発生回路、２２はラスターナンバー、表示
桁１表示行発生回路（以下単に「諸室数発生回路」とも
記す）、２３は設定レジスタ、２４はスクロール、ラス
ターナンバー発生回路（以下単にｒＲｓ発生回路」とも
記す）、２５はウィンドウコントロール回路、２６はカ
ーソルアドレス比較回路、２７はラスターナンバーセレ
クタ、２８はＲＡＭ １７Ｆであり、ＣＲＴＣｌｌは以
上の各構成部分より成っている。
ＩＩの具体的な構成を示す、この図において、２１は表
示用同期信号発生回路、２２はラスターナンバー、表示
桁１表示行発生回路（以下単に「諸室数発生回路」とも
記す）、２３は設定レジスタ、２４はスクロール、ラス
ターナンバー発生回路（以下単にｒＲｓ発生回路」とも
記す）、２５はウィンドウコントロール回路、２６はカ
ーソルアドレス比較回路、２７はラスターナンバーセレ
クタ、２８はＲＡＭ １７Ｆであり、ＣＲＴＣｌｌは以
上の各構成部分より成っている。
次にＣＲＴＣＩＩの動作について、第３図及び第４図を
併せ参照しながら説明する。第３図（＾）は本発明のデ
イスプレィ装置１０の実際の表示画面１の正面図、同図
（８）は表示画面１に表示される１行１桁の任意の画素
２の拡大図である。また第４図はラスターナンバー等の
信号処理動作説明用原理図である０表示用同期信号発生
回路２１は表示用クロック発生回路１３からのタロツク
信号を基に表示用同期信号を生成してＲｓ発生回路２４
等に供給しており、諸室数発生回路２２は１画素分のラ
スターナンバーＲ＾（・０，１，２．・・・、Ｒ，；第
４図参照）１画素２の表示桁Ｘρ１表示行Ｙρ等のデー
タ信号を発生し、ラスターナンバーＲ＾をラスターナン
バーセレクタ２７に、表示桁Ｘｐ及び表示行Ｙｐをウィ
ンドウコントロール回路２５に夫々供給している。Ｒｓ
発生回路２４は表示用同期信号及び設定レジスタ２３か
らの信号を基に各ウィンドウの（ラスターナンバー）Ｒ
ｓを発生してラスターナンバーセレクタ２７に供給する
。ラスターナンバーセレクタ２７では、ウィンドウコン
トロール回路２５からのウィンドウセレクト信号−Ｓに
より指示されたものを選択して、ラスターナンバーＲ，
，Ｒ２、Ｒ３として出力している。ラスターナンバーＲ
，，Ｒ２，Ｒ３とは夫々ウィンドウ１．２．３のＲｓ即
ち設定レジスタ２３に設定されたスクロールナンバーで
あり、その数値範囲は０≦Ｒ，、Ｒ２，Ｒ，≦Ｒ■ で
ある（第３図（Ｂ）、第４図参照）、このようにラスタ
ーナンバーＲ＾、Ｒ３は共に最大値Ｒｎｍのリングカウ
ンタになっており、１ラスター毎にカウントアツプし、
ウィンドウセレクト信号と各ウィンドウのスクロール領
域で選択されてラスターナンバーとして出力される。そ
のために設定レジスタ２３内にはスクロール領域設定レ
ジスタを画面分備えている。
併せ参照しながら説明する。第３図（＾）は本発明のデ
イスプレィ装置１０の実際の表示画面１の正面図、同図
（８）は表示画面１に表示される１行１桁の任意の画素
２の拡大図である。また第４図はラスターナンバー等の
信号処理動作説明用原理図である０表示用同期信号発生
回路２１は表示用クロック発生回路１３からのタロツク
信号を基に表示用同期信号を生成してＲｓ発生回路２４
等に供給しており、諸室数発生回路２２は１画素分のラ
スターナンバーＲ＾（・０，１，２．・・・、Ｒ，；第
４図参照）１画素２の表示桁Ｘρ１表示行Ｙρ等のデー
タ信号を発生し、ラスターナンバーＲ＾をラスターナン
バーセレクタ２７に、表示桁Ｘｐ及び表示行Ｙｐをウィ
ンドウコントロール回路２５に夫々供給している。Ｒｓ
発生回路２４は表示用同期信号及び設定レジスタ２３か
らの信号を基に各ウィンドウの（ラスターナンバー）Ｒ
ｓを発生してラスターナンバーセレクタ２７に供給する
。ラスターナンバーセレクタ２７では、ウィンドウコン
トロール回路２５からのウィンドウセレクト信号−Ｓに
より指示されたものを選択して、ラスターナンバーＲ，
，Ｒ２、Ｒ３として出力している。ラスターナンバーＲ
，，Ｒ２，Ｒ３とは夫々ウィンドウ１．２．３のＲｓ即
ち設定レジスタ２３に設定されたスクロールナンバーで
あり、その数値範囲は０≦Ｒ，、Ｒ２，Ｒ，≦Ｒ■ で
ある（第３図（Ｂ）、第４図参照）、このようにラスタ
ーナンバーＲ＾、Ｒ３は共に最大値Ｒｎｍのリングカウ
ンタになっており、１ラスター毎にカウントアツプし、
ウィンドウセレクト信号と各ウィンドウのスクロール領
域で選択されてラスターナンバーとして出力される。そ
のために設定レジスタ２３内にはスクロール領域設定レ
ジスタを画面分備えている。
次に、ＣＲＴＣＩＩの主要部の１つであるウィンドウコ
ントロール回路２５について第５図及び第６図を併せ参
照しながら説明する。第５図は１つのウィンドウに関す
るウィンドウ内信号を表わす説明図、第６図は具体的な
回路構成図である。
ントロール回路２５について第５図及び第６図を併せ参
照しながら説明する。第５図は１つのウィンドウに関す
るウィンドウ内信号を表わす説明図、第６図は具体的な
回路構成図である。
第５図中ＸＳ及びｙｓは夫々桁方向及び行方向の物理表
示スタートアドレス、ＸＥ及び３’Ｅは桁方向及び行方
向の物理表示エンドアドレス、ｘｐ及びｙｐは桁方向及
び行方向の表示画面全体の任意アドレスである。ス、Ｘ
及びＹは夫々桁方向及び行方向のウィンドウ内信号を示
し、ウィンドウの存在中（夫々ｘｓ 〜ｘＥ、ｙｓ 〜
ｙｒ−）にはＨ（旧ｇｈ；１）レベル、それ以外でＬ
（Ｌｏｙｔ ； Ｏ）レベルである。
示スタートアドレス、ＸＥ及び３’Ｅは桁方向及び行方
向の物理表示エンドアドレス、ｘｐ及びｙｐは桁方向及
び行方向の表示画面全体の任意アドレスである。ス、Ｘ
及びＹは夫々桁方向及び行方向のウィンドウ内信号を示
し、ウィンドウの存在中（夫々ｘｓ 〜ｘＥ、ｙｓ 〜
ｙｒ−）にはＨ（旧ｇｈ；１）レベル、それ以外でＬ
（Ｌｏｙｔ ； Ｏ）レベルである。
設定レジスタ２３内のプライオリティレジスタ３１と各
ウィンドウの表示／非表示設定用レジスタ（図示せず）
の設定で、表示すべきウィンドウナンバーを表わすウィ
ンドウセレクト信号−３Ｏ＋ＷＳｉ 、・・・が作られ
る（第６図参照）、なお、この図において、Ａｔ−Ａ４
はＡＮＤゲート回路、３１はプライオリティレジスタ、
３２は切換え回路、３．３はプライオリティエンコーダ
、３４は比較回路であり、より具体的にはこの比較回路
３４からウィンドウセレクト信号ｕｓｏ 、 ｈｓｌ、
・・・がラスターナンバーセレクタ２７に供給され、プ
ライオリティエンコーダ３３からウィンドウ領域内信号
旺ＲＡがＲＡＭ Ｉ／Ｆ２８に出力される。その際の優
先度はＡＯ，ＡＪ 、Ａ２．・・・の順である。
ウィンドウの表示／非表示設定用レジスタ（図示せず）
の設定で、表示すべきウィンドウナンバーを表わすウィ
ンドウセレクト信号−３Ｏ＋ＷＳｉ 、・・・が作られ
る（第６図参照）、なお、この図において、Ａｔ−Ａ４
はＡＮＤゲート回路、３１はプライオリティレジスタ、
３２は切換え回路、３．３はプライオリティエンコーダ
、３４は比較回路であり、より具体的にはこの比較回路
３４からウィンドウセレクト信号ｕｓｏ 、 ｈｓｌ、
・・・がラスターナンバーセレクタ２７に供給され、プ
ライオリティエンコーダ３３からウィンドウ領域内信号
旺ＲＡがＲＡＭ Ｉ／Ｆ２８に出力される。その際の優
先度はＡＯ，ＡＪ 、Ａ２．・・・の順である。
第７図は転送要求信号ＣＧＲＱの発生回路の具体的な回
路構成図である。この図に示すように、ＣＧＲＱ発生回
路は複数の７リツプフロツプ回路、排他的論理和回路、
ＭＡＮロゲート回路、 ＮＯＲゲート回路、ＡＮＤゲ
ート回路等を第７図のように接続して構成される。また
、第８図（Ａ）は実画面での表示例を示す正面図、同図
（Ｂ）〜（［１）は（Ａ）図の破線Ｉ−Ｉ（複数のウィ
ンドウが最も多く重なった部分）における各信号の動作
情況を示す信号波形図である。
路構成図である。この図に示すように、ＣＧＲＱ発生回
路は複数の７リツプフロツプ回路、排他的論理和回路、
ＭＡＮロゲート回路、 ＮＯＲゲート回路、ＡＮＤゲ
ート回路等を第７図のように接続して構成される。また
、第８図（Ａ）は実画面での表示例を示す正面図、同図
（Ｂ）〜（［１）は（Ａ）図の破線Ｉ−Ｉ（複数のウィ
ンドウが最も多く重なった部分）における各信号の動作
情況を示す信号波形図である。
同図（Ａ）において、ＷＩ〜ＷＡはウィンドウ１〜ウィ
ンドウ４であり、ここでは４つのウィンドウまで表示し
た例を示している。同図（Ｂ）の転送要求信号ＣＧＲＱ
は、表示メモリエ２のＲＡＭ、５４１４転送を行なうた
めのトリガー信号として使用される。従って、各ウィン
ドウ表示に移行する時点でＨレベルとなり、ＩＩＥＲＡ
は全てのウィンドウ表示期間中Ｈレベルとなる。なお、
（０）図におけるハツチング部分ではＷＳ値は不定で
ある。
ンドウ４であり、ここでは４つのウィンドウまで表示し
た例を示している。同図（Ｂ）の転送要求信号ＣＧＲＱ
は、表示メモリエ２のＲＡＭ、５４１４転送を行なうた
めのトリガー信号として使用される。従って、各ウィン
ドウ表示に移行する時点でＨレベルとなり、ＩＩＥＲＡ
は全てのウィンドウ表示期間中Ｈレベルとなる。なお、
（０）図におけるハツチング部分ではＷＳ値は不定で
ある。
次に、物理メモリと論理画面との関係について第９図を
参照して説明する。同図（Ａ）は物理メモリ配置図（実
際のメモリ表示内の配置）で、同図（Ｂ）はそれに対応
する論理画面である。同図（Ａ）中ＡＤ、及びＡＯ２は
夫々第８図（Ａ）中のウィンドウＷ１及びＷ２のアドレ
ステーブル、ＨＨ，、ＨＨ２はウィンドウＷ】及びＷ２
の表示用メモリである。
参照して説明する。同図（Ａ）は物理メモリ配置図（実
際のメモリ表示内の配置）で、同図（Ｂ）はそれに対応
する論理画面である。同図（Ａ）中ＡＤ、及びＡＯ２は
夫々第８図（Ａ）中のウィンドウＷ１及びＷ２のアドレ
ステーブル、ＨＨ，、ＨＨ２はウィンドウＷ】及びＷ２
の表示用メモリである。
また、同図（８）中のＲＧ、 、 ＲＧ２はウィンドウ
Ｗ】及びＷ２の論理画面であり、両図中の文字は実際の
表示文例である。このようにウィンドウＷ１〜Ｗ、は各
画面毎にアドレステーブルを持っており、アドレステー
ブルの内容が各行の表示開始位置を示している。
Ｗ】及びＷ２の論理画面であり、両図中の文字は実際の
表示文例である。このようにウィンドウＷ１〜Ｗ、は各
画面毎にアドレステーブルを持っており、アドレステー
ブルの内容が各行の表示開始位置を示している。
第１０図は具体的な信号処理の系統的説明図であり、こ
の図において第９図以前と同様の構成及び信号内容等に
は同一負符号を付してその詳細な説明を省略する０画面
表示の最初で、各ウィンドウＷ」〜Ｗ本の行テーブルカ
ウンタＴＣに夫々のウィンドウＷ１〜Ｗ４の論理スター
ト行の設定値が読み込まれ、各ウィンドウＷ」〜Ｗ１毎
の行方向ウィンドウ内信号をカウントイネーブル信号と
して、且つ各ウィンドウ毎の行の最終ラスタ信号ＬＲを
タロツクとしてカウントする。カウント出力値に相当す
る行のアドレステーブルの内容（行内容ＬＮ、桁内容Ｃ
Ｎ）を各行の表示の直前（行の最終゛ラスター信号ＬＲ
が１の水平ブランキング期間）に全ウィンド９分読み込
む、ｔ、Ｎ、ＣＮを基に、第１０図に示すようにして、
ＲＡＭ、 ＳＡＭ転送用アドレスＴメ、Ｔｙを決定する
。なお、各ウィンドウＷ」〜ＷＡのアドレステーブル内
容の読込みは、最終ラスター信号Ｌｆｔが１の水平ブラ
ンキング期間に全てのウィンドウ分が１度に行なわれる
。
の図において第９図以前と同様の構成及び信号内容等に
は同一負符号を付してその詳細な説明を省略する０画面
表示の最初で、各ウィンドウＷ」〜Ｗ本の行テーブルカ
ウンタＴＣに夫々のウィンドウＷ１〜Ｗ４の論理スター
ト行の設定値が読み込まれ、各ウィンドウＷ」〜Ｗ１毎
の行方向ウィンドウ内信号をカウントイネーブル信号と
して、且つ各ウィンドウ毎の行の最終ラスタ信号ＬＲを
タロツクとしてカウントする。カウント出力値に相当す
る行のアドレステーブルの内容（行内容ＬＮ、桁内容Ｃ
Ｎ）を各行の表示の直前（行の最終゛ラスター信号ＬＲ
が１の水平ブランキング期間）に全ウィンド９分読み込
む、ｔ、Ｎ、ＣＮを基に、第１０図に示すようにして、
ＲＡＭ、 ＳＡＭ転送用アドレスＴメ、Ｔｙを決定する
。なお、各ウィンドウＷ」〜ＷＡのアドレステーブル内
容の読込みは、最終ラスター信号Ｌｆｔが１の水平ブラ
ンキング期間に全てのウィンドウ分が１度に行なわれる
。
第１１図はウィンドウ表示の切換え動作を示すタイミン
グチャートである。同図（Ａ）はウィンドウｗ、、ｗ２
の各表示内容を示し、同図（Ｂ）及び（Ｃ）はウィンド
ウｗ、、ｗ２の転送アドレスを夫々示す。また、同図Ｃ
Ｄ）、 （Ｅ）、 （Ｆ）は夫々ＣＧＲＱ信号。
グチャートである。同図（Ａ）はウィンドウｗ、、ｗ２
の各表示内容を示し、同図（Ｂ）及び（Ｃ）はウィンド
ウｗ、、ｗ２の転送アドレスを夫々示す。また、同図Ｃ
Ｄ）、 （Ｅ）、 （Ｆ）は夫々ＣＧＲＱ信号。
ＷＳｇｌ及び表示用クロックである。ウィンドウ表示の
切換えは、転送要求信号ＣＧＲ（ｌをトリガとして、−
８Ｉｉ！！に相当するウィンドウナンバーのＴ Ｘ、
Ｔ ！１１で転送を実行する。
切換えは、転送要求信号ＣＧＲ（ｌをトリガとして、−
８Ｉｉ！！に相当するウィンドウナンバーのＴ Ｘ、
Ｔ ！１１で転送を実行する。
以上のようなハードウェア処理により実現されるマルチ
ウィンドウ画面からの切出し配置の概念図を第１２図に
示す、同図（Ａ）〜（Ｄ）は夫々各ウィンドウＷＩ〜Ｗ
４の論理画面を表わし、同図（Ｅ）は全ウィンドウＷ１
〜Ｗ４の物理画面であり、第８図（Ａ）に相当する実際
の表示である。
ウィンドウ画面からの切出し配置の概念図を第１２図に
示す、同図（Ａ）〜（Ｄ）は夫々各ウィンドウＷＩ〜Ｗ
４の論理画面を表わし、同図（Ｅ）は全ウィンドウＷ１
〜Ｗ４の物理画面であり、第８図（Ａ）に相当する実際
の表示である。
本発明のキャラクタディスプレイ装置は上記のように楕
成し、ハードウェアでマルチウィンドウ表示を行なって
いるので、表示用メモリ内の表示内容の書替えや移動等
の諸動作を高速に行なえるという優れた特長を有してい
る。
成し、ハードウェアでマルチウィンドウ表示を行なって
いるので、表示用メモリ内の表示内容の書替えや移動等
の諸動作を高速に行なえるという優れた特長を有してい
る。
第１図は本発明のキャラクタディスプレイ装置の一実施
例ブロック構成図、第２図は本発明装置の主要部の１つ
であるＣＲＴＣの具体的なプロ・ｙり構成図、第３図（
Ａ）は本発明装置の実際の表示画面の正面図、同図（Ｂ
）は表示画面中の任意の画素の拡大図、第４図はラスタ
ーナンバー等の信号処理動作説明用原理図、第５図は１
つのウィンドウ内信号を表わす説明図、第６図はウィン
ドウコントロール回路の具体的な回路構成図、第７図は
転送要求信号ＣＧＲＯの発生回路の具体的な回路構成図
、第８図（＾）は実画面での表示例を示す正面図、同図
（８）〜（Ｄ）は（Ａ）図の破線Ｉ−Ｉにおける各信号
の動作情況を示す信号波形図、第９図（Ａ）は物理メモ
リ配置図、同図（Ｂ）は物理メモリに対応する論理画面
図、第１０図は具体的な信号処理の系統的説明図、第１
１図はウィンドウ表示の切換え動作を示すタイミングチ
ャート、第１２図はマルチウィンドウ画面からの切出し
配置の概念図である。 １・・・表示画面、２・・・画素、１０・・・キャラク
タディスプレイ装置、１１・・・ＣＲＴＣ（表示コント
ロール回路）、１２・・・表示用メモリ、１３・・・表
示用クロック発生回路、１４・・・キャラクタジェネレ
ータフォント、１５・・・表示回路、１６・・・ＣＰＵ
（中央演算処理部）、１７・・・ＲＯＭ、１８・・・
ＲＡＭ、１９・・・インターフェース回路、２１・・・
表示用同期信号発生回路、２２・・・ラスターナンバー
、表示桁。 表示行発生回路、２３・・・設定レジスタ、２４・・・
スクロール、ラスターナンバー発生回路、２５・・・ウ
ィンドウコントロール回路、２６・・・カーソルアドレ
ス比較回路、２７・・・ラスターナンバーセレクタ、２
８・・・ＲＡＭ Ｉ／Ｆ、３１・・・プライオリティ
レジスタ、３２・・・切換え回路、３３・・・プライオ
リティエンコーダ、３４・・・比較回路、Ａ１−Ａｔ・
・・ＡＮＤゲート回路。 ￥７図 Ｙ？凹 ′Ｓ ６ ＣＶ：（ 葛１１図
例ブロック構成図、第２図は本発明装置の主要部の１つ
であるＣＲＴＣの具体的なプロ・ｙり構成図、第３図（
Ａ）は本発明装置の実際の表示画面の正面図、同図（Ｂ
）は表示画面中の任意の画素の拡大図、第４図はラスタ
ーナンバー等の信号処理動作説明用原理図、第５図は１
つのウィンドウ内信号を表わす説明図、第６図はウィン
ドウコントロール回路の具体的な回路構成図、第７図は
転送要求信号ＣＧＲＯの発生回路の具体的な回路構成図
、第８図（＾）は実画面での表示例を示す正面図、同図
（８）〜（Ｄ）は（Ａ）図の破線Ｉ−Ｉにおける各信号
の動作情況を示す信号波形図、第９図（Ａ）は物理メモ
リ配置図、同図（Ｂ）は物理メモリに対応する論理画面
図、第１０図は具体的な信号処理の系統的説明図、第１
１図はウィンドウ表示の切換え動作を示すタイミングチ
ャート、第１２図はマルチウィンドウ画面からの切出し
配置の概念図である。 １・・・表示画面、２・・・画素、１０・・・キャラク
タディスプレイ装置、１１・・・ＣＲＴＣ（表示コント
ロール回路）、１２・・・表示用メモリ、１３・・・表
示用クロック発生回路、１４・・・キャラクタジェネレ
ータフォント、１５・・・表示回路、１６・・・ＣＰＵ
（中央演算処理部）、１７・・・ＲＯＭ、１８・・・
ＲＡＭ、１９・・・インターフェース回路、２１・・・
表示用同期信号発生回路、２２・・・ラスターナンバー
、表示桁。 表示行発生回路、２３・・・設定レジスタ、２４・・・
スクロール、ラスターナンバー発生回路、２５・・・ウ
ィンドウコントロール回路、２６・・・カーソルアドレ
ス比較回路、２７・・・ラスターナンバーセレクタ、２
８・・・ＲＡＭ Ｉ／Ｆ、３１・・・プライオリティ
レジスタ、３２・・・切換え回路、３３・・・プライオ
リティエンコーダ、３４・・・比較回路、Ａ１−Ａｔ・
・・ＡＮＤゲート回路。 ￥７図 Ｙ？凹 ′Ｓ ６ ＣＶ：（ 葛１１図
Claims (1)
- マルチウィンドウ表示の制御を行なう表示コントロール
回路と、アドレステーブルの配置等を記憶するための複
数画面分の表示用メモリと、表示用クロック発生回路と
、キャラクタジェネレータフォントと、表示回路と、中
央演算処理部と、記憶部と、インターフェース回路とを
有し、上記表示用メモリにデュアルポートダイナミック
ＲＡＭを使用することによりウィンドウ毎のラスター制
御を可能ならしめ、行方向、桁方向の物理表示スタート
アドレスレジスタ、物理表示エンドアドレスレジスタ及
び各方向のカウンタと、行方向、桁方向の論理表示スタ
ートアドレスレジスタ、ラスターナンバーカウンタ、表
示用アドレステーブルを夫々複数画面分備えることによ
り、各画面から最大１ウィンドウを切出して、実際の表
示画面上の任意の位置に配置して重ね合せ得るよう構成
したことを特徴とするキャラクタディスプレイ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061447A JPH01233483A (ja) | 1988-03-15 | 1988-03-15 | キャラクタディスプレイ装置 |
| KR1019890002827A KR920005607B1 (ko) | 1988-03-15 | 1989-03-08 | 문자 표시 장치 |
| GB8905935A GB2216759B (en) | 1988-03-15 | 1989-03-15 | Character display apparatus |
| DE3908503A DE3908503C2 (de) | 1988-03-15 | 1989-03-15 | Zeichenanzeigevorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061447A JPH01233483A (ja) | 1988-03-15 | 1988-03-15 | キャラクタディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01233483A true JPH01233483A (ja) | 1989-09-19 |
Family
ID=13171326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061447A Pending JPH01233483A (ja) | 1988-03-15 | 1988-03-15 | キャラクタディスプレイ装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH01233483A (ja) |
| KR (1) | KR920005607B1 (ja) |
| DE (1) | DE3908503C2 (ja) |
| GB (1) | GB2216759B (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| GB2251771B (en) * | 1991-01-09 | 1995-01-25 | Du Pont Pixel Systems | Computer graphics system with synchronization with display scan |
| JPH04354018A (ja) * | 1991-05-31 | 1992-12-08 | Toshiba Corp | 画像表示装置 |
| US5446866A (en) * | 1992-01-30 | 1995-08-29 | Apple Computer, Inc. | Architecture for transferring pixel streams, without control information, in a plurality of formats utilizing addressable source and destination channels associated with the source and destination components |
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| JPS62296189A (ja) * | 1986-06-17 | 1987-12-23 | オムロン株式会社 | 表示装置 |
| JPS6349984A (ja) * | 1986-08-20 | 1988-03-02 | Fanuc Ltd | 画像処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4653020A (en) * | 1983-10-17 | 1987-03-24 | International Business Machines Corporation | Display of multiple data windows in a multi-tasking system |
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1988
- 1988-03-15 JP JP63061447A patent/JPH01233483A/ja active Pending
-
1989
- 1989-03-08 KR KR1019890002827A patent/KR920005607B1/ko not_active IP Right Cessation
- 1989-03-15 GB GB8905935A patent/GB2216759B/en not_active Expired - Fee Related
- 1989-03-15 DE DE3908503A patent/DE3908503C2/de not_active Expired - Fee Related
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3908503A1 (de) | 1989-10-05 |
| GB2216759A (en) | 1989-10-11 |
| KR890015113A (ko) | 1989-10-28 |
| DE3908503C2 (de) | 1994-05-26 |
| GB2216759B (en) | 1992-02-05 |
| GB8905935D0 (en) | 1989-04-26 |
| KR920005607B1 (ko) | 1992-07-09 |
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