JPS6349984A

JPS6349984A - 画像処理装置

Info

Publication number: JPS6349984A
Application number: JP61194567A
Authority: JP
Inventors: Mitsuo Kurakake; 鞍掛　三津雄; Shoichi Otsuka; 大塚　昭一; Yutaka Muraoka; 村岡　豊
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1986-08-20
Filing date: 1986-08-20
Publication date: 1988-03-02
Also published as: EP0282596A1; WO1988001413A1; DE3788059T2; DE3788059D1; EP0282596B1; EP0282596A4

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、画像処理装置に関し、特に、表示画面に描く
表示画像を所定のスケールで縮小する画像処理装置に関
する。

（従来の技術）従来、画像の縮小操作は、ソース画像を記憶しておくフ
レームメモリから画像データを取り出し複雑なハードウ
ェアで演算するものであった。

（発＋１１が解決しよらとする問−ｊＯ，，１，ん）し
かしながら、このような従来の画像処理装置では、ハー
ドウェアのコストが高くなり、演算も複雑であるため高
速処理ができなかった。

本発明は、複雑なハードウェアを用いずに簡単な構成で
、かつ高速に画像を縮小編集できる画像処理装置を提供
することを目的としている。

（問題点を解決するための手段）本発明は、２つのフレームメモリ間で画像の縮小編集操
作を行なう画像処理装置において、シリアルアクセスポ
ートを有するデータレジスタとランダムアクセスポート
を有するメモリセルアレイとで構成されるデュアルポー
ト構成の第１．第２フレームメモリと、これらフレーム
メモリのメモリセルアレイに対して行および列アドレス
を指定する第１．第２アドレス発生手段と、第１．第２
フレームメモリのデータレジスタのシリアルアクセスポ
ートからの画像データのシリアル入出力を制御する第１
．第２シフトクロック発生手段と、これらのシフトクロ
ック発生手段でのクロック周１ｕｌｌをｌＩ’いにその
列Ｊｉ向縮小倍（ｉに応じて可変設定する手段を具備し
たことを特徴とする画像処理装置によって、上記従来技
術の問題点を解決するものである。

（作用）本発明では、第１フレームメモリのメモリセルアレイに
格納されている画像データを第１アドレス発生手段によ
って指定される行および列アドレスのところから一行分
ごとに第１フレームメモリのデータレジスタに内部転送
し、次いで第１フレームメモリのデータレジスタに格納
された１行分の画像データは第１のシフトクロック発生
手段により発生される第１のシフトクロックによってシ
リアル出力される。第２のフレームメモリのデータレジ
スタには第２のシフトクロック発生手段により発生され
る第２のシフトクロックによって、第１フレームメモリ
のデータレジスタからのシリアル出力された画像データ
がシリアル入力され、第２フレームメモリのデータレジ
スタに格納された一行分の画像データは第２アドレス発
生手段によって指定される第２フレームメモリのメモリ
セルアレイの行および列アドレスのところへ内部転送さ
れる。

第１フレームメモリのデータレジスタから第２フレーム
メモリのデータレジスタへのデータ転送に際して、第２
のシフトクロックの周期を第１のシフトクロー２りの周
期のＭ倍にすることによってＪｌフレームメモリのデー
タレジスタからシリアル出力される画像データのＭ個に
１個だけがサンプリングされて、第２フレームメモリの
データレジスタには第１フレームメモリのデータレジス
タの画像データが列方向に１７Ｍに縮小されて格納され
る。これによって、第１フレームメモリのメモリセルア
レイに格納されている画像データは第２フレームメモリ
のメモリセルアレイに列方向に１７Ｍに縮小されて転送
される。

また、第２アドレス発生手段によって発生される第２フ
レームメモリの行アドレスの信号周期を、第１アドレス
発生手段によって発生される第１フレームメモリの行ア
ドレスの信号周期のＮ　倍にすることによって第２フレ
ームメモリのメモリセルアレイには、第１フレームメモ
リのメモリセルアレイのＮ行に１行だけがサンプリング
されて、行方向にｌ／Ｎに縮小された画像データが格納
される。

このように、第１フレームメモリのメモリセルアレイに
格納されている画像データは第１および第２のシフトク
ロックの周期比率によって、あるいは第１アドレス発生
手段からの行アドレスと第２アドレス発生手段からの行
アドレスとの信号周期比率によって、それぞれ列方向、
行方向のいずれにも所定の縮小倍率に縮小されて第２フ
レームメモリのメモリセルアレイに転送される。

（実施例）以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の画像処理装置の一実施例のシステム構
成図、第２図は第１図の画像処理装置のデュアルポート
メモリアクセス制御部の回路図。

第３図は画像処理装置の各信号のタイムチャート、第４
図（ａ）　、　（ｂ）　、　（ｃ）　、　（ｄ）は第１
図の画像処理装置の縮小操作の説明図、第５図（ａ）、
（ｂ）は第１フレームメモリ、第２フレームメモリのデ
ータ配置を示す概略説明図である。

第１図において、画像処理装置はプロセッサｌの制御の
下で動作するようになっている。読出し専用メモリ（Ｒ
ＯＭ）２内にはプロセッサ１の制御手順を示すマイクロ
プログラムが格納されており、画像処理装置は、このマ
イクロプログラムに従って画像の縮小等を実行する。

プロセッサ１のシステムバス１６にはキーボード３と、
ＣＲＴディスプレイ４と、バス１７を介したデュアルポ
ートメモリアクセス制御部５と、第１フレームメモリ用
アドレステーブル１４と、第２フレームメモリ用アドレ
ステーブル１５とが接続されている。またプロセッサ１
のデータバス２０には、双方向性のへスへツファ１２．
１３をそれぞれ介して第１フレームメモリ６と、第２フ
レームメモリ７とが接続されている。キーボード３は、
第１フレームメモリ６の画像データをＣＲＴディスプレ
イ４に表示するか、或いは第２フレームメモリ７の画像
データをＣＲＴディスプレイ４に表示するかを選択する
ためのプログラマブルファンクションキーＰＦＩ　、Ｐ
Ｆ２を備えている。

第１フレームメモリ６および第２フレームメモリ７はデ
ュアルポートメモリで構成され、それぞれランダムアク
セス部のメモリセルアレイ８．１０と、シリアルアクセ
ス部のデータレジスタ９゜１１とからなる。メモリセル
アレイ８，１０は例えば６４にビットの容量で２５６行
、２５６列の配列をしており、データレジスタ９，１１
は２５６列の配列をしているものとする。データレジス
タ９．１１はシリアル入出力可能な構成をしている。

第１フレームメモリ６は、例えば画像入力装置（図示せ
ず）がデータバス２０および双方向性バス／ヘツファ１
２を介してメモリセルアレイ８のランダムアクセスポー
トと接続されている。第１フレームメモリ６への画像の
入力は、デュアルホードメモリアクセス制御部５からの
制御信号に基づいてなされる。即ち画像を取込み中、双
方向性の戸スパッファ１２をオンにし、さらに第１フレ
ームメモリ用アドレステーブル１４のＤＸポインタとＤ
Ｙポインタとで示される行および列から順次、メモリセ
ルアレイ８の所定の行および列が指定される。

第１フレームメモリ６は、メモリセルアレイ８とデータ
レジスタ９との間で所定の行の画像データを内部転送す
るため、デュアルポートメモリアクセス制御部５に制御
情報線１８等を介して接続され、行アドレス、列アドレ
ス等の制御信号やシフトクロック５ＣＫＩが供給される
。また、データレジスタ９は、第２フレームメモリ７の
データレジスタ１１と接続され、そこに格納された一行
分のデータを、例えばシフトクロック５ＣＫＩに同期さ
せてシリアルアクセスポートからシリアル出力し、第２
フレームメモリ７のデータレジスタ１１に供給できる。

第２フレームメモリ７は、同様にデュアルポートメモリ
アクセス制御部５と接続され、シフトクロック５ＣＫ２
に同期させてデータレジスタ９からの画像データがシリ
アルアクセスポートからシリアル人力される。データレ
ジスタ１１は、そこに格納されたデータを制御部＋ｇ１
；ｊ１９からの行アドレス、列アドレス等の制御信号と
シフトクロック５ＣＫ２とに従ってメモリセルアレイ１
０の所定の行および列に内部転送するように構成されて
いる。

このような構成の画像処理装置においては、第１フレー
ムメモリ６のメモリセルアレイ８に格納されている画像
データを第２フレームメモリ７のメモリセルアレイ１０
に転送して画像のコピーを行なう際、データレジスタ９
へのシフトクロックＳＣＫ　ｌとデータレジスタ１１へ
のシフトクロック５ＣＫ２との周期をｌ二Ｍにすること
によって、画像は列方向に縮尺倍率１７Ｍで縮小されて
コピーされる。一方、後述するように第１フレームメモ
リ６用の行アドレスカウンタ３０のクロックＤＸＣＬＫ
と第２フレームメモリ用の行アドレスカウンタ３３のク
ロックＥＸＣＬＫとの周期をｌ：Ｎにすることによって
１画像は行方向に縮尺倍率Ｎで縮小されてコピーされる
。

そして、前記キーボード３のプロクラマプルファンクシ
ョンキーＰＦＩを押下すると、第１フレームメモリ６に
格納されている縮尺されていない画像データはパスバッ
ファ１２およびデータバス２０を介してＣＲＴディスプ
レイ４に表示される。一方、ファンクションキーＰＦ２
を押下すると、第２フレームメモリ７に格納された縮小
コピーされている画像データがパスバッファ１３および
データバス２０を介してＣＲＴディスプレイ４に表示さ
れる。

第２図は、デュアルポートメモリアクセス制御部５の構
成を詳細に示している。このデュアルポートメモリアク
セス制御部５は、パス１７を介してプロセッサ１のシス
テムパス１６と接続され、以下の各信号が供給されてい
る。

ＤＸＣＬＫ・・・第１フレームメモリ６用の信号、すな
わち列アドレスカウンタ３０用クロツク信号、ＤＸポインタ・・・列アドレスカウンタ３０用プリセッ
ト信号、ＤＹＣＬＫ・・・行アドレスカウンタ３１用クロツク信
ｔ）。

ＤＹポインタ・・・行アドレスカウンタ３１川プリセツ
ト信号、ＤＳＦＴ・・・マルチプレクサ３２の選択信号、ＤＲＡ
Ｓ・・・第１フレームメモリ６の語選択信号、ＤＣＡＳ・・・桁選択信号、ＤＷＥ・・・ライトイネーブル信号、ＤＤＴ・・・データトランスファー信号、ＤＳＥ・・・
シリアルイネーブル信号、ＳＣＫ　１・・・シフトクロ
ック信号、ＥＸＣＬＫ・・・第２フレームメモリ７用の
信号、すなわち列アドレスカウンタ３３用クロツク信号
。

ＥＸポインタ・・・列アドレスカウンタ３３用プリセッ
ト信号、ＥＹＣＬＫ・・・行アドレスカウンタ３４用クロフク信
号、ＥＹポインタ・・・行アドレスカウンタ３４用プリセツ
ト信号。

ＤＳＦＴ・・・マルチプレクサ３５の選択信号、ＥＲＡ
Ｓ・・・第２フレームメモリ７の語選択信号。

ＥＣＡＳ・・・桁選択信号、ＥＷＥ・・・ライトイネーブル信号、ＥＤＴ・・・データトランスファー信号、ＥＳＥ・・・
シリアルイネーブル信号、５ＣＫ２・・・シフトクロッ
ク信号。

第１フレームメモリ用の列アドレスカウンタ３０には、
第１フレームメモリ用アドレステーブル１４のＤＸポイ
ンタがプリセットされ、このカウンタ３０の出力信号Ｄ
ＸＡＤＤＲがＤＸポインタで指定されるプリセット値か
ら順次歩進される列アドレスとなる。一方、第１フレー
ムメモリ用の行アドレスカウンタ３１には、第１フレー
ムメモリ用アドレステーブル１４のＤＹポインタがプリ
セットされ、このカウンタ３１の出力信号Ｄ　Ｙ　ＡＤ
ＤＲがＤＹポインタで指定されるプリセット値から順次
歩進される行アドレスとなる。

マルチプレクサ３２は、列アドレスカウンタ３０の出力
信号Ｄ　Ｘ　ＡＩＩＤＲと行アドレスカウンタ３１の出
力信号Ｄ　Ｙ　ＡＤＩＩＲとを第３図（ｃ）に示すＤＡ
ＤＯＲのタイミングで出力している。ここでは、これら
の出力信号Ｄ　Ｘ　ＡＤＤＲ、Ｄ　Ｙ　ＡＤＤＲを選択
信号０３ＦＴで選択し、時間的にずらした出力信号Ｄ　
ＡＤＤＲとして第１フレームメモリ６へ出力されている
。

同様にし゛て、第２フレームメモリ用の列アドレスカウ
ンタ３３には、第２フレームメモリ用アドレステーブル
１５のＥＸポインタがプリセットされ、このカウンタ３
３の出力信号Ｅ　Ｘ　ＡＤ［］ＲがＥＸポイノクで指定
されるプレセントイ〆ｌから＋ｎｎ次歩進される列アド
レスとなる。一方、：ＪＳＺフレームメモリ用の行アド
レスカウンタ３４には、第２フレームメモリ用アドレス
テーブル１５のＥＹポインタがプリセットされ、このカ
ウンタ３４の出力信号Ｅ　Ｙ　ＡＤＤＲがＥＹポインタ
で指定されるプリセット値から順次歩進される行アドレ
スとなる。

マルチプレクサ３５は、列アドレスカウンタ３３の出力
信号Ｅ　Ｘ　ＡＤＤＲと行アドレスカウンタ３４の出力
信号Ｅ　Ｙ　ＡＤＤＲとを第３図（ｋ）に示すＥＸＡＤ
ＤＲのタイミングで出力している。ここでは、こｈｌ”
＋（７）出力信号Ｅ　Ｘ　ＡＤＤＲ、Ｅ　Ｙ　ＡＤ［ｌ
Ｒヲ選択信号ＥＳＦＴで選択し、時間的にずらした出力
信号Ｅ　ＡＤＤＲとして第２のフレームメモリ７へ出力
される。

以」−のように構成される画像処理装置の動作を、第３
図のタイムチャートを用いて説明する。

第１フレームメモリ６のメモリセルアレイ８にはすでに
縮小されるべき画像データが格納されているとする。

第３図（ａ）乃至（ｈ）は、第１フレームメモリ６のメ
モリセルアレイ８からデータレジスタ９に画像データの
１行分を内部転送して、シフトクロック５ＣＫＩに同期
させてデータレジスタ９から画像データをシリアル出力
するタイムチャートである。

第３図（ａ）、（ｂ）に示す語選択信号ＤＲＡＳ、桁選
択信号ＤＣＡＳがハイ（Ｈ）からロウ（Ｌ）１こなるタ
イミングで、それぞれマルチプレクサ３２からの行アド
レス信号Ｄ　Ｙ　ＡＤＤＲ１列アトｉ／ス信号ＤＸ　Ａ
ＤＤＲが指定するメモリセルアレイ８の行アドレスおよ
び列アドレスが特定され、またＤＲＡＳがＨがらＬにな
るタイミングで第３図（ｄ）に示すライトイネーブル信
号ＤＷＥがＨになっているので、メモリセルアレイ８の
行アドレス信号Ｄ　Ｙ　ＡＤＤＲ１列アドレス信号Ｄ　
Ｘ　ＡＤＤＲが指定する行および列アドレス位置からの
一行にわたる画像データがデータレジスタ９へ内部転送
される。データレジスタ９への内部転送は、第３図（ｅ
）に示すデータトランスファー信号ＤＤＴがＬがらＨに
なるタイミングで開始される。これと同時に、第３図（
ｆ）に示すシリアルイネーブル信号ＤＳＥがＬ状態に保
持されているので、データレジスタ９の画像データはシ
リアル出力される。すなわち、データレジスタ９のデー
タＤｉ　、Ｄ２　、Ｄ３　、Ｄ４・・・は、第３図（ｇ
）に示すシフトクロック信号５ｃＫ１に同期するＤＳＤ
Ｔ信号として第２フレームメモリ７のデータレジスタ１
１へ向けて順次にシリアル出力される。

この様子を第５図（ａ）に示している。すなわち、カラ
ン１３０，３１ｃｒ＋出力信号ＤＸＡＤＤＲ，ＤＹ　Ａ
ＤＤＲは第５図（ａ）のハツチング領域をアクセスし、
領域から画像データを取出すことができるようになって
いる。

第３図（ｉ）乃至（ｐ）は、第２フレームメモリ７のデ
ータレジスタ１１のシリアルボートを入力モードにする
疑似転送サイクルと、データレジスタ１１にシリアル入
力された一行分の画像データをメモリセルアレイ１０へ
内部転送するサイクルのタイムチャートである。

第３図（＋）に示す語選択信号ＥＲＡＳの最初のサイク
ルにおける立下がり時に、第３図（ｋ）のデータレジス
タ１１のアドレス信号Ｅ　ＡＤＤＲが特定される。第３
図（ｋ）の場合、アドレスＥ　ＡＤＤＲはＤ　ＲＡＤＤ
Ｒとなっている。またこのとき、第３図（ｕ）、（ｍ）
、（ｎ）に示すようにライトイネーブル信号ＥＷＥがＬ
、データトランスファー信５）ＥＤＴがし、シリアルイ
ネーブル信号ＥＳＥがＨとなっているので、このサイク
ルはシリアルボートを入力モードにする疑似転送サイク
ルであり、第１フレームメモリ６のシリアルポーＩ・か
ら出力される画像データＤｉ　、Ｄ２．Ｄ３．Ｄ４は、
第３図（０）に示すシフトクロック信号５ｃＫ２の立上
り時に第２フレームメモリ７のシリアルボートからシリ
アル入力され、データレジスタ１１に格納される。第３
図（０）に示すシフトクロック５ＣＫ２の周期は、第３
図（ｇ）に示すシフトクロック５ＣＫＩの周期の２倍と
なっていて、第３図（ｈ）に示す４つの画像データＩ７
１゜Ｄ２．Ｄ３．Ｄ４のうちデータＤ２．Ｄ４だけがサ
ンプリングされ、データレジスタ１１へは２つのデータ
Ｅｌ、Ｅ２だけがシリアル入力される。

これによって、１行分の画像データは列方向に１７２に
縮小されて第２フレームメモリ７に転送される。

このように、最初のサイクルでデータレジスタ１１へ縮
小された１行分の画像データがシリアル入力された後、
次のサイクルでデータレジスタ１１に格納されたデータ
がメモリセルアレイ１０へ転送される。すなわち、第３
図（＋）、（ｊ）。

（ｋ）に示すように次のサイクルの語選択信号ＥＲＡＳ
、桁選択信号ＥＣＡＳの立下がり時に、それぞれメモリ
セルアレイ１０への行アドレス信号Ｅ　Ｙ　ＡＤＤＲ１
列アドレス信号ＥＸＡＤＤＲを特定し、このときにライ
トイネーブル信号ＥＷＥ、データトランスファー信号Ｅ
ＤＴ、シリアルイネーブル信号ＥＳＥはいずれもＬであ
るので、アドレス値ＥＹＡＤＩ３Ｒ、Ｅ　Ｘ　ＡＤＤＲ
で指定されるメモリセルアレイ１０の行および列アドレ
ス位置から順次にデータレジスタ１１のデータＥ、、Ｅ
２が転送される。

これによってｉｆフレームメモリ６のメモリセルアレイ
８に格納されていた一行分の画像データは、・列方向に
１／２に’Ａｉｉ小されて第２フレームメモリ７のメモ
リセルアレイ１０の所定の一行に格納されたことになる
。

この様子を第５図（ｂ）に示している。すなわち、カウ
ンタ３３，３４の出力信号ＥＸＡＤＯＲ，ＥＹ　ＡＤＤ
Ｒは第５図（ｂ）のハツチング領域をアクセスし、この
領域へ第１フレームメモリ６からの画像データを格納で
きるようになっている。

メモリセルアレイ８の次の行のデータをメモリセルアレ
イ１０の次の行へ転送するには、第３図（Ｃ）において
メモリセルアレイ８の行アドレス信号Ｄ　Ｙ　ＡＤＤＲ
および列アドレス信号Ｄ　Ｘ　ＡＤ［ｌＲを次の行アド
レス値、列アドレス値にし、さらに、第３図（ｋ）にお
いてメモリセルアレイ１０の行アドレス信号Ｅ　Ｙ　Ａ
ＤＤＲおよび列アドレス信号ＥＸＡＤＤＲを次の行アド
レス値、列アドレス値にして、第３図（ａ）乃至（ｐ）
のサイクルを繰返せば良い。このとき、メモリセルアレ
イ８の行アドレス信号Ｄ　Ｙ　ＡＤＤＲの出力タイミン
グに対してメモリセルアレイｌＯの行アドレス信号Ｅ　
Ｙ　ＡＤＤＲの出力タイミングを２倍にすれば、メモリ
セルアレイ８の画像データは一行おきにサンプリングさ
れてメモリセルアレイ１０に転送され、行方向に１／２
に縮小されて格納されることになる。

第１フレームメモリ用のアドレステーブル１４および第
２フレームメモリ用のアドレステーブル１５はＲＡＭ内
に形成され、従って上述したＤＸポインタ、ＤＹポイン
タ、ＥＸポインタ、ＥＹポインタは自由に変更可能であ
るので、第５図（ａ）、（ｂ）に示すように、第１フレ
ームメモリ６の所望の領域を所定の倍率で縮小して第２
フレームメモリ７の所望の領域ヘコビーすることが可能
となる。

このように、第１フレームメモリ６および第２フレーム
メモリ７にデュアルポートメモリを用いて、−行方の画
像データを転送する場合に、その間’４２７ドレスＤＸ
ＡＤＤＲ，ＤＹＡＤＤＲ，ＥＸＡＤＤＲ，ＥＹ　Ａ１３
１１１Ｒだけを指定するだけで一行分のデータ全てを転
送することが可能となる。また、転送されるべき画像デ
ータの個々についてその行アドレス、列アドレスを指定
する場合に比べ、メモリのアクセス時間を箸しく減少さ
せることが可能となる。

例えば、第１フレー１１メモリが２５６Ｘ２５６ビント
の容、ｔｌのものであるときに、２５６回のア］・レス
指定だけで良く、２５６Ｘ２５６回メモリをアクセスす
る場合に比べ、はぼ１／２５６だけアクセス時間を短縮
することができる。このようにして、メモリセルアレイ
８の画像データはメモリセルアレイ１０の所定の領域に
高速に転送される。

また、第１フレームメモリ６の所望の領域を列方向に所
定の倍率で縮小するには、第１フレームメモリ６のデー
タレジスタ９のシリアル出力のタイミングと第２フレー
ムメモリのデータレジスタ１１のシリアル入力のタイミ
ングとの間隔が上記所定の縮小倍率となるように設定す
れば良い。

例えば、第４図（ａ）に示す画像を第４図（ｂ）に示す
ように列方向に１／２の縮小倍率で縮小するには、デー
タレジスタ９用のシフトクロック５ＣＫＩの周期に対し
てデータレジスタｌｌ用のシフトクロック５ＣＫ２の周
期を２倍にすれば良い。これによって例えば第１フレー
ムメモリ６のデータレジスタ９にメモリセルアレイ８か
ら内部転送された２５６ビツトのデータは、第２フレー
ムメモリ７のデータレジスタ１１に１２８ピントのデー
タに圧縮されて格納される。

一方、第１フレームメモリ６の所望の領域を行方向に所
定の倍率で縮小するには、第１フレームメモリ６への行
アドレスＤ　Ｙ　ＡＤＤＲのカウント値と第２フレーム
メモリ７への行アドレスＥ　Ｙ　ＡＤＤＲのカウント値
との分周比率を所定の縮小倍率となるように設定すれば
良い。

例えば、第４図（ａ）に示す画像を第４図（Ｃ）に示す
ように行方向１／２の縮小倍率で縮小するには、第１フ
レームメモリ用行アドレスカウンタ３１のクロック信号
ＤＹＣＬＫの周期に対して第２フレームメモリ用行アド
レスカウンタ３４のクロック信号ＥＹＣＬＫの周期を２
倍にすれば良い。

さらに、例えば第４図（ａ）に示す画像を第４図（ｄ）
に示すように列方向および行方向に所定の倍率で例えば
１／２の倍率で縮小するには、シフトクロック５ＣＫ１
と５ＣＫ２との周期を１＝２にすると同時に、クロック
信号ＤＹＣＬＫとＥＹＣＬＫとの周期を１：２にすれば
良い。

これらのグロ、り５ＣＫＩ　、５ＣＫ２　、ＤＹＣＬＫ
　、ＥＹＣＬＫはプロセッサ１側から供給され、これら
の周期比・（ｌはマイクロプログラムでパラメータとし
て指定できるようになっているので、これらは容易に変
更可能であり、従って行方向および列方向の縮小倍率を
所望の倍率に設定することが可能となる。

以−４二のように構成され動作する実施例装置において
は、メモリセルアレイ８の所定の領域の画像データを所
定の縮尺倍率でメモリセルアレイｌＯの所定の領域に転
送した後、キーボード３からファンクションキーＰＦＩ
を押下すると、メモリセルアレイ８に格納されている縮
小されていない画像データをＣＲＴディスプレイ４に表
示することができ、さらにファンクションキーＰＦ２を
押下すると、メモリセルアレイ１０に縮小されて格納さ
れた画像データをＣＲＴディスプレイに切換えて表示す
ることが可能である。このときに、縮小された画像の内
容、位置、あるいは縮小倍率が不十分であるときには、
例えば、キーボード３のテンキ一部（図示せず）から第
１フレームメモリ用アドレステーブル１４のＤＸポイン
タ、ＤＹポインタを変更し、第２フレームメモリ用アド
レステーブル１５のＥＸポインタ、ＥＹポインタを変更
し、さらにマイクロプログラムのパラメータとして与え
られるシフトクロック信号５ＣＫＩ、５ＣＫ２の周期、
クロック信号ＤＹＣＬＫ　、ＥＹＣＬＫの周期を変更す
る。これによって縮小された画像の修正および編集も、
極めて容易に行なうことが可能となる。

第６図は本発明の他の実施例を示したものである。

第７図は第６図の実施例の装置において、複数の画像デ
ータをそれぞれ縮小して、同時に一つの画面用に編集す
る様子を説明する図である。

第６図において、第１図に示す装置と同様の箇所には同
一符号を付してその説明は省略する。

第６図では、第１フレームメモリ６′は４つのフレーム
メモリ６−１．６−２．６−３．６−４からなり、これ
らのフレームメモリ６−１．６−２．６−３゜６−４は
同じデュアルポートメモリであってそれぞれメモリセル
アレイ８−１．８−２．８−３．８−４とデータレジス
タ９−１．９−２．９−３．９〜４とを備えている。

メモリセルアレイ８−１．８−２．８−３．８−４のラ
ンダムアクセスポートはそれぞれ双方向性パスバッファ
１２−１．１２−２．１２−３．１２−４を介してデー
タバス２０に接続されており、データレジスタ９−１．
９−２．９−３．９−４のシリアルアクセスポートはス
リーステートバッファ４０−１．４０−２．４０−３．
４０−４に接続され、スリーステートバッファ４０−１
．４０−２．４０−３．４０−４は互いにワイヤードオ
ア接続されてレジ−／＜４１にＪＵ　続され、レジ−／
＜４１は第２フレームメモリ７のデータレジスタ１１の
シリアルアクセスポートに接続されている。

スリーステートバッファ４０−１．４０−２．４０−３
．４０−４はデュアルポートメモリアクセス制御部５′
からの制御信号によって１つのタイミングでいずれか一
つが選釈されるようになっている。

またキーボード３′は５つのプログラマブルファンクシ
ョンキーＰＦＩ　、ＰＦ２　、ＰＦ３　、ＰＦ４　、Ｐ
Ｆ５を備えており、ＰＦＩが押下されると第１フレーム
メモリ６′のフレームメモリ６−１のメモリセルアレイ
８−１の画像データがＣＲＴディスプレイ４に表示され
、ＰＦ２が押下されるとフレームメモリ６−２のメモリ
セルアレイ８−２の画像データがＣＲＴディスプレイ４
に表示され、ＰＦ３が押下されるとフレームメモリ６−
３のメモリセルアレイ８−３の画像データがＣＲＴディ
スプレ・イ４に表示され、ＰＦ４が押下されるとメモリ
セルアレイ８−４の画像データがＣＲＴディスプレイ４
に表示され、ＰＦ５が押下されると、第２フレームメモ
リ７のメモリセルアレイｌＯの縮小され編集された画像
データがＣＲＴディスプレイ４に表示されるようになっ
ている。

また、第１フレームメモリ用アドレステーブル１４′に
はｉＩフレームメモリ６′の各フレームメモリ６−１．
６−２．６−３．６−４の列アドレスポインタＤＸ　１
　、ＤＸ２　、ＤＸ３　、ＤＸ４ポインタト行アドレス
ポインタＤＹＩ、ＤＹ２．ＤＹ３．ＤＹ４ポインタとが
格納されている。これらのポインタは第７図（ａ）乃至
（ｄ）に示すように、各フレームメモリ６−１．６−２
．６−３．６−４の転送されるべき画像データの行アド
レス、列アドレスの開始アドレスを指定するものである
。

第２フレームメモリ用アドレステーブル１５’には、第
７図（ｄ）に示すようにフレームメモリ６−１．６−２
．６−３．６−４からの各画像データの転送されるべき
第２フレームメモリ７の行アドレス、列アドレスが格納
されてている。

以上のような構成によって、デュアルポートメモリアク
セス制御部５′は各フレームメモリ６−１．６−２．６
−３．６−４の転送されるべき各画像データの行アドレ
ス、列アドレス信号をＤＸＩ。

ＤＸ２．ＤＸ３．ＤＸ４．ＤＹＩ、ＤＹ２．ＤＹ３、Ｄ
Ｙ４ポインタを開始アドレスとして各フレームメモリ６
−１．６−２．６−３．６−４にそれぞれ同時に供給し
、次いでスリーステートバッファ４０−１をオンに、他
のスリーステートバッファ４０−２．４０−３．４０−
４をオフにして、第２フレームメモリ７の行アドレス、
列アドレス信号をＥＸｌ、ＥＹＩポインタを開始アドレ
スとして第２フレームメモリ７に供給し、フレームメモ
リ６−１の画像データを第２フレームメモリ７へ転送す
る。

これによって第３図と同じ方法が適用でき、第７しに示
すようにフレームメモリ６−１の画像データが縮小され
て第２フレームメモリ７の左上半部に転送される。

次いで、フレームメモリ６−２の画像データを第２フレ
ームメモリ７へ転送するために、スリーステートパー７
フア４０−２だけをオンにして、第２フレー１、メモリ
７の行アドレス、列アドレス信号をＥＸ２．ＥＹ２ポイ
ンタを開始アドレスとして第２フレームメモリ７に供給
する。これによって第７図に示すフレームメモリ６−２
の画像データが縮小されて第２フレームメモリ７の右上
半部に転送される。以下、フレームメモリ６−３の画像
データが第２フレームメモリ７の左下半部に、フレーム
メモリ６−４の画像データが第２フレームメモリ７の右
下半部にそれぞれ転送される。

このようにして、この実施例では複数の画像データを高
速に縮小して所定の位置に高速編集することが可能とな
る。

（発明の効果）以上説明したように、本発明によれば、第１フレームメ
モリおよび第２フレームメモリにシリアル入力可能なデ
ュアルポートメモリを使用しているので、これら２つの
フレームメモリ間の画像データの転送を高速に行なうこ
とができる。さらに第１フレームメモリのデータレジス
タのシフトクロックと第２フレームメモリのデータレジ
スタのシフトクロックとの周期比率により第１フレーム
メモリの画像データを列方向に縮小して第２フレームメ
モリに転送し、第１フレームメモリの行アドレス信号周
期と第２フレームメモリの行アドレス信号周期との比率
により第１フレームメモリの画像データを行方向に縮小
して第２フレームに転送しているので、非常に簡単な構
成で画像デー夕を行方向夕１方向に縮小して別のフレー
ムメモリへ高速転送することが可能となる。

また、第１フレームメモリ、第２フレームメモリの行ア
ドレス、列アドレスの開始アドレス値を第１アドレス発
生手段、第２アドレス発生手段により変更することがで
きるので、第２フレームメモリへ転送される画像の内容
および転送位置を容易に調節し編集することができる。

【図面の簡単な説明】第１図は本発明の画像処理装置の一実施例のシステム構
成図、第２図は第１図の画像処理装置のデュアルポート
メモリアクセス制御部の回路図、第３図は画像処理装置
の各信号のタイムチャート、第４図（ａ）乃至（ｄ）は
第１図の画像処理装置の縮小操作の説明図、第５図（ａ
）、（ｂ）は第１フレームメモリ、第２フレームメモリ
のデータ配置を示す概略図、第６図は本発明の画像処理
装置の他の実施例のシステム構成図、第７図は第６図の
装置で複数の画像データを縮小して一つの画面用に編集
する様子の説明図である。１・・・プロセッサ、２・・・ＲＯＭ、３・・・キーボ
ード、４・・・ＣＲＴディスプレイ、５・・・デュアル
ポートメモリアクセス制御部、６・・・第１フレームメ
モリ、７・・・第２フレームメモリ。特許出願人　　ファナック株式会社代　　理　　人　　　弁理士　　辻　　　　　實（ａ／
）（Ｉ））（Ｃ）　　　　　　　　　　　　　　　　　　　　　力
ミ妄第７図 θＸｔボインククとｔ外３ンク

Claims

【特許請求の範囲】

（１）２つのフレームメモリ間で画像の縮小編集操作を
行なう画像処理装置において、シリアルアクセスポート
を有するデータレジスタとランダムアクセスポートを有
するメモリセルアレイとで構成されるデュアルポート構
成の第１、第２フレームメモリと、これらフレームメモ
リのメモリセルアレイに対して行および列アドレスを指
定する第１、第２アドレス発生手段と、第１、第２フレ
ームメモリのデータレジスタのシリアルアクセスポート
からの画像データのシリアル入出力を制御する第１、第
２シフトクロック発生手段と、これらのシフトクロック
発生手段でのクロック周期を互いにその列方向縮小倍率
に応じて可変設定する手段を具備したことを特徴とする
画像処理装置。
（２）前記第１、第２アドレス発生手段が指定する行ア
ドレスの信号周期を互いにその行方向縮小倍率に応じて
可変設定する手段を具備したことを特徴とする特許請求
の範囲第（１）項に記載の画像処理装置。
（３）前記第１、第２アドレス発生手段が指定する行お
よび列アドレスの開始アドレス値を可変設定する手段を
具備したことを特徴とする特許請求の範囲第（１）項に
記載の画像処理装置。