JP2003216488A

JP2003216488A - データ処理装置およびこれを備えたデジタルカメラ並びに記録媒体

Info

Publication number: JP2003216488A
Application number: JP2002018171A
Authority: JP
Inventors: Susumu Sakai; 将酒井; Akihiko Morishita; 昭彦森下
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2002-01-28
Filing date: 2002-01-28
Publication date: 2003-07-31

Abstract

(57)【要約】【課題】メモリのアクセス速度を上げなくても全体と
しての処理速度を上げることが可能で安価なデータ処理
装置を提供する。【解決手段】周期ｔが同じで位相がｔ／ｎ周期(ｎは
２以上の整数)ずつ異なるｎ種類の第１クロック信号CLK
#Ａ,Ｂを生成する手段１１,１２と、第１クロック信号C
LK#Ａ,Ｂの各々に同期して動作可能なｎ個のメモリ１４
Ａ,１４Ｂと、データ書き込み時に、ｔ／ｎ周期を１周
期とする第２クロック信号に同期して外部からデータを
取り込み、該データとライト信号を第１クロック信号CL
K#Ａ,Ｂの各々に同期して各メモリに出力する手段１１,
１３と、データ読み出し時に、リード信号を第１クロッ
ク信号CLK#Ａ,Ｂの各々に同期して各メモリに出力し、
読み出されたデータを第２クロック信号に同期して外部
へ出力する手段１１,１３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリを使用した
データ処理装置およびこれを備えたデジタルカメラ並び
に記録媒体に関する。

【０００２】

【従来の技術】従来より、メモリを使用したデータ処理
装置には、図６に示すように、メモリ４１に対するデー
タの読み書き制御を行うメモリコントローラ４２が設け
られている。メモリコントローラ４２は、専用のハード
ウエア（ＬＳＩ）であり、メモリ４１へのデータの書き
込み時には、メモリ４１に対してデータとライト信号と
アドレス信号を繰り返し出力する。また、メモリ４１か
らのデータの読み出し時には、メモリ４１に対してリー
ド信号とアドレス信号を繰り返し出力する。なお、この
ようなデータ処理装置の読み書き動作は、データ処理装
置の内部で統一したクロック信号に同期して実行され
る。

【０００３】

【発明が解決しようとする課題】しかしながら、メモリ
４１へのデータの書き込み可能速度やメモリ４１からの
データの読み出し可能速度（総じて「アクセス速度」とい
う）は、メモリコントローラ４２の処理速度に比べて遙
かに遅いため、データ処理装置での統一したクロック信
号をメモリ４１のアクセス速度に応じた周波数に設定し
なければならない。すなわち、データ処理装置の全体と
しての処理速度は、メモリ４１のアクセス速度に律速さ
れてしまう。したがって、データ処理装置の全体として
の処理速度を上げるためには、メモリ４１のアクセス速
度を上げなければならず、高コスト化を避けることはで
きない。

【０００４】本発明の目的は、メモリのアクセス速度を
上げなくても全体としての処理速度を上げることが可能
で安価なデータ処理装置およびこれを備えたデジタルカ
メラ並びに記録媒体を提供することにある。

【０００５】

【課題を解決するための手段】請求項１に記載のデータ
処理装置は、周期が同じで位相が前記周期の１／ｎ（ｎ
は２以上の整数）ずつ異なるｎ種類の第１クロック信号
を生成する生成手段と、前記ｎ種類の第１クロック信号
の各々に同期して動作可能なｎ個のメモリと、前記ｎ個
のメモリへのデータの書き込み時に、書き込みタイミン
グを指定するためのライト信号を生成し、かつ、前記周
期の１／ｎを１周期とする第２クロック信号に同期して
外部からデータを順に取り込み、該データおよび前記ラ
イト信号を前記ｎ種類の第１クロック信号の各々に同期
して前記ｎ個のメモリの各々に出力する書き込み制御手
段と、前記ｎ個のメモリからのデータの読み出し時に、
読み出しタイミングを指定するためのリード信号を生成
し、該リード信号を前記ｎ種類の第１クロック信号の各
々に同期して前記ｎ個のメモリの各々に出力することに
より、前記ｎ個のメモリからデータを読み出し、該デー
タを前記第２クロック信号に同期して外部へ順に出力す
る読み出し制御手段とを備えたものである。

【０００６】請求項２に記載の発明は、請求項１に記載
のデータ処理装置において、前記書き込み制御手段が、
前記ｎ個のメモリに１回ずつ前記ライト信号を出力し終
えるまでの書き込みサイクル期間にわたり、前記ｎ個の
メモリの同じ書き込みアドレスを指定すると共に、該書
き込みアドレスを前記書き込みサイクル期間ごとに更新
し、前記読み出し制御手段が、前記ｎ個のメモリに１回
ずつ前記リード信号を出力し終えるまでの読み出しサイ
クル期間にわたり、前記ｎ個のメモリの同じ読み出しア
ドレスを指定すると共に、該読み出しアドレスを前記読
み出しサイクル期間ごとに更新するものである。

【０００７】請求項３に記載のデジタルカメラは、請求
項１または請求項２に記載のデータ処理装置と、被写体
像を撮像して得られる画像データを前記データとして前
記データ処理装置に出力する撮像装置とを備えたもので
ある。請求項４に記載の記録媒体は、周期が同じで位相
が前記周期の１／ｎ（ｎは２以上の整数）ずつ異なるｎ
種類の第１クロック信号を生成する生成手段と、前記ｎ
種類の第１クロック信号の各々に同期して動作可能なｎ
個のメモリと、前記ｎ個のメモリへのデータの書き込み
時に、書き込みタイミングを指定するためのライト信号
を生成し、かつ、前記周期の１／ｎを１周期とする第２
クロック信号に同期して外部からデータを順に取り込
み、該データおよび前記ライト信号を前記ｎ種類の第１
クロック信号の各々に同期して前記ｎ個のメモリの各々
に出力する書き込み制御手段と、前記ｎ個のメモリから
のデータの読み出し時に、読み出しタイミングを指定す
るためのリード信号を生成し、該リード信号を前記ｎ種
類の第１クロック信号の各々に同期して前記ｎ個のメモ
リの各々に出力することにより、前記ｎ個のメモリから
データを読み出し、該データを前記第２クロック信号に
同期して外部へ順に出力する読み出し制御手段とを備え
たものである。

【０００８】

【発明の実施の形態】以下、図面を用いて本発明の実施
形態を詳細に説明する。本発明の実施形態は、請求項１
〜請求項３に対応する。ここでは、本実施形態のデータ
処理装置の一例として、デジタルカメラの内部に組み込
まれたデータ処理装置１０(図１)を説明する。

【０００９】ここで、デジタルカメラの内部には、デー
タ処理装置１０(図１)の他に、イメージセンサやＡ/Ｄ
変換回路が組み込まれている。イメージセンサは、撮影
レンズによって形成された被写体像を撮像し、ある周波
数のクロック信号に同期して各受光部の電荷量に応じた
アナログ信号を出力する。そして、このアナログ信号
は、Ａ/Ｄ変換回路でデジタル信号に変換された後、画
像データとしてデータ処理装置１０に送出される。イメ
ージセンサ,Ａ/Ｄ変換回路は、請求項の「撮像装置」に
対応する。

【００１０】本実施形態のデータ処理装置１０は、図１
に示すように、制御ブロック１１と、ＮＯＴ回路１２
と、分配選択ブロック１３と、２つのメモリ１４Ａ,１
４Ｂとで構成されている。また、分配選択ブロック１３
には、図２に示すデータ分配回路２１と、図３に示すデ
ータ選択回路２３とが設けられている。２つのメモリ１
４Ａ,１４Ｂは、画像データを一時的に格納するための
読み書き可能な半導体メモリである。本実施形態では、
メモリ１４Ａ,１４ＢをＳＲＡＭ（static RAM）とす
る。

【００１１】このデータ処理装置１０において、イメー
ジセンサ側から送出されてきた画像データは、まず制御
ブロック１１に入力され、次いで分配選択ブロック１３
のデータ分配回路２１(図２)に転送され、最終的にメモ
リ１４Ａ,１４Ｂに書き込まれる。画像データの詳細な
書き込み動作については、図４のタイミングチャートを
用いて後述する。

【００１２】図１,図２では、制御ブロック１１から分
配選択ブロック１３のデータ分配回路２１に転送される
画像データを“DATA”と記し、分配選択ブロック１３の
データ分配回路２１からメモリ１４Ａ,１４Ｂの各々に
書き込まれる画像データを“DATA#Ａ,DATA#Ｂ”と記し
た。

【００１３】また、メモリ１４Ａ,１４Ｂに格納されて
いる画像データは、まず分配選択ブロック１３のデータ
選択回路２３(図３)に読み出され、次いで制御ブロック
１１に転送され、最終的に外部のコンピュータまたは処
理系に向けて出力される。画像データの詳細な読み出し
動作については、図５のタイミングチャートを用いて後
述する。

【００１４】図１,図３では、メモリ１４Ａ,１４Ｂの各
々から分配選択ブロック１３のデータ選択回路２３に読
み出される画像データを“DATA#Ａ,DATA#Ｂ”と記し、
分配選択ブロック１３のデータ選択回路２３から制御ブ
ロック１１に転送される画像データを“DATA”と記し
た。さて、データ処理装置１０の各構成要素のうち、制
御ブロック１１と分配選択ブロック１３とは、高速処理
が可能な専用のハードウエア（ＬＳＩ）、すなわちＡＳ
ＩＣである。

【００１５】このため、制御ブロック１１は、上記のイ
メージセンサに供給されるクロック信号と同じ周波数の
サンプルクロック信号（図４,図５のSMPCLK参照）に同
期して動作可能である。また、分配選択ブロック１３
は、サンプルクロック信号SMPCLKの２倍の周期を持ち、
位相が互いに１/２周期ずれた２種類のクロック信号CLK
#Ａ,CLK#Ｂ（図４,図５参照）の双方に同期して動作可
能である。

【００１６】ここで、分配選択ブロック１３に供給され
る２種類のクロック信号CLK#Ａ,CLK#Ｂについて各々説
明する。まず、クロック信号CLK#Ｂの説明を行う。クロ
ック信号CLK#Ｂは、制御ブロック１１がサンプルクロッ
ク信号SMPCLKの１/２分周により生成し、出力したもの
である。つまり、クロック信号CLK#Ｂは、制御ブロック
１１から直接供給される。このクロック信号CLK#Ｂの周
期は、サンプルクロック信号SMPCLKの２倍に相当する。
また、クロック信号CLK#Ｂの立上がりエッジは、サンプ
ルクロック信号SMPCLKの立上がりエッジに同期している
（図４,図５参照）。

【００１７】一方、上記のクロック信号CLK#Ｂは、制御
ブロック１１から分配選択ブロック１３に送出されると
き、同時に、ＮＯＴ回路１２にも送出される。そして、
ＮＯＴ回路１２では、クロック信号CLK#Ｂの真理値が反
転され、もう１つのクロック信号CLK#Ａが生成される。
つまり、クロック信号CLK#Ａは、制御ブロック１１から
ＮＯＴ回路１２を介して分配選択ブロック１３に供給さ
れる。このクロック信号CLK#Ａの周期は、クロック信号
CLK#Ｂと同じであり、サンプルクロック信号SMPCLKの２
倍に相当する。また、クロック信号CLK#Ａの立上がりエ
ッジは、クロック信号CLK#Ｂの立下がりエッジに同期す
ると共に、サンプルクロック信号SMPCLKの立上がりエッ
ジに同期している（図４,図５参照）。

【００１８】このように、分配選択ブロック１３に供給
されるクロック信号CLK#Ａとクロック信号CLK#Ｂとは、
周期(２Ｔ)が同じで位相が１/２周期(Ｔ)ずれたもので
あり、クロック信号CLK#Ａ,CLK#Ｂの位相差(Ｔ)は、サ
ンプルクロック信号SMPCLKの周期(Ｔ)と等しくなってい
る。これら２種類のクロック信号CLK#Ａ,CLK#Ｂは、後
述する画像データの書き込み動作(図４)のとき、データ
分配回路２１(図２)による画像データの分配に用いられ
る。さらに、後述する画像データの読み出し動作(図５)
のとき、データ選択回路２３(図３)による画像データの
選択に用いられる。

【００１９】なお、２種類のクロック信号CLK#Ａ,CLK#
Ｂの生成に関わる制御ブロック１１,ＮＯＴ回路１２
は、請求項の「生成手段」に対応する。クロック信号CL
K#Ａ,CLK#Ｂは「第１クロック信号」に対応する。サン
プルクロック信号SMPCLKは「第２クロック信号」に対応
する。上記のように、制御ブロック１１,分配選択ブロ
ック１３は、サンプルクロック信号SMPCLKやクロック信
号CLK#Ａ,CLK#Ｂに同期して高速処理が可能である。こ
れに対して、２つのメモリ１４Ａ,１４Ｂのアクセス速
度は、制御ブロック１１,分配選択ブロック１３の処理
速度に比べて遙かに遅い。

【００２０】本実施形態では、２つのメモリ１４Ａ,１
４Ｂの各々が、上記２種類のクロック信号CLK#Ａ,CLK#
Ｂの各々に同期して動作可能とする。そして、一方のメ
モリ１４Ａには一方のクロック信号CLK#Ａを送出し、他
方のメモリ１４Ｂには他方のクロック信号CLK#Ｂを送出
している。このため、一方のメモリ１４Ａは一方のクロ
ック信号CLK#Ａに同期して動作し、他方のメモリ１４Ｂ
は他方のクロック信号CLK#Ｂに同期して動作する。つま
り、メモリ１４Ａとメモリ１４Ｂとは、クロック信号CL
K#Ａ,CLK#Ｂの周期(２Ｔ)で、常に１/２周期(Ｔ)ずれた
タイミングで、交互に動作することになる（詳細は後述
する）。

【００２１】《画像データの書き込み》次に、２つのメ
モリ１４Ａ,１４Ｂへの画像データの書き込み動作（図
４）について具体的に説明する。この説明の途中で、分
配選択ブロック１３に設けられたデータ分配回路２１
（図２）の構成についても説明する。画像データの書き
込みに関わる制御ブロック１１,分配選択ブロック１３
は、請求項の「書き込み制御手段」に対応する。

【００２２】画像データの書き込み時、制御ブロック１
１（図１）は、メモリ１４Ａ,１４Ｂへの書き込みタイ
ミングを指定するためのライト信号WRを生成すると共
に、メモリ１４Ａ,１４Ｂの書き込みアドレスを指定す
るためのアドレス信号ADを生成し、これらを分配選択ブ
ロック１３に出力する。さらに、制御ブロック１１は、
上記したイメージセンサ側から送出される画像データを
サンプルクロック信号SMPCLKに同期して順に取り込み、
これを分配選択ブロック１３のデータ分配回路２１(図
２)に出力する。

【００２３】データ分配回路２１は、図２に示すよう
に、２つのラッチ回路２２Ａ,２２Ｂからなる。これら
２つのラッチ回路２２Ａ,２２Ｂのデータ入力には、同
時に、制御ブロック１１からの画像データDATAがサンプ
ルクロック信号SMPCLKの立上がりエッジに同期して転送
されている（図４のDATA参照）。

【００２４】また、一方のラッチ回路２２Ａのクロック
入力には、上記したクロック信号CLK#Ａが入力されてい
る。このため、ラッチ回路２２Ａでは、クロック信号CL
K#Ａの立上がりエッジに同期して、データ入力から画像
データDATAを取り込み、その画像データDATAをクロック
信号CLK#Ａの１周期(２Ｔ)に応じた期間にわたって保持
すると共に、データ出力から画像データDATA#Ａとして
出力する（図４のDATA#Ａ参照）。この画像データDATA#
Ａは、メモリ１４Ａに向けて送出される。

【００２５】さらに、他方のラッチ回路２２Ｂのクロッ
ク入力には、上記したクロック信号CLK#Ｂが入力されて
いる。このため、ラッチ回路２２Ｂでは、クロック信号
CLK#Ｂの立上がりエッジに同期して、データ入力から画
像データDATAを取り込み、その画像データDATAをクロッ
ク信号CLK#Ｂの１周期(２Ｔ)に応じた期間にわたって保
持すると共に、データ出力から画像データDATA#Ｂとし
て出力する（図４のDATA#Ｂ参照）。この画像データDAT
A#Ｂは、メモリ１４Ｂに向けて送出される。

【００２６】既に説明したように、クロック信号CLK#Ａ
とクロック信号CLK#Ｂの位相は互いに１/２周期(Ｔ)ず
れているため、クロック信号CLK#Ａの立上がりエッジで
はクロック信号CLK#Ｂが立下がりエッジとなり、逆に、
クロック信号CLK#Ａの立下がりエッジではクロック信号
CLK#Ｂが立上がりエッジとなる。つまり、クロック信号
CLK#Ａとクロック信号CLK#Ｂとは、常に交互に立上がり
エッジとなる。

【００２７】したがって、クロック信号CLK#Ａの立上が
りエッジに同期してラッチ回路２２Ａがデータ入力から
新たな画像データDATAを取り込むとき、ラッチ回路２２
Ｂの状態は変化せず、既に取り込んだ画像データDATAを
保持し続ける。同様に、クロック信号CLK#Ｂの立上がり
エッジに同期してラッチ回路２２Ｂがデータ入力から新
たな画像データDATAを取り込むとき、ラッチ回路２２Ａ
の状態は変化せず、既に取り込んだ画像データDATAを保
持し続ける。

【００２８】また、クロック信号CLK#Ａの立上がりエッ
ジのタイミングとクロック信号CLK#Ｂの立上がりエッジ
のタイミングとの時間間隔は、クロック信号CLK#Ａ,CLK
#Ｂの位相差(Ｔ)つまりサンプルクロック信号SMPCLKの
１周期(Ｔ)に等しく、制御ブロック１１からデータ分配
回路２１への画像データDATAが更新される時間間隔と同
じである。

【００２９】このため、制御ブロック１１からの画像デ
ータDATAは、クロック信号CLK#Ａ,CLK#Ｂの各々に同期
してラッチ回路２２Ａまたはラッチ回路２２Ｂに交互に
取り込まれ、画像データDATA#Ａまたは画像データDATA#
Ｂとして、メモリ１４Ａまたはメモリ１４Ｂに向けて交
互に出力されることになる。一方、制御ブロック１１か
らのライト信号WRは、分配選択ブロック１３に取り込ま
れた後、クロック信号CLK#Ａ,CLK#Ｂの各々の立上がり
エッジに同期して、メモリ１４Ａ,１４Ｂに向けて交互
に出力される。ライト信号WRの出力とは、ライト信号WR
をアクティブにすることを意味している。図１,図４で
は、分配選択ブロック１３からメモリ１４Ａに向けて出
力されるライト信号WRを“WR#Ａ”と記し、メモリ１４
Ｂに向けて出力されるライト信号WRを“WR#Ｂ”と記し
た。

【００３０】つまり、分配選択ブロック１３からメモリ
１４Ａには、常にクロック信号CLK#Ａの立上がりエッジ
に同期して、画像データDATA#Ａおよびライト信号WR#Ａ
が出力される。また、分配選択ブロック１３からメモリ
１４Ｂには、常にクロック信号CLK#Ｂの立上がりエッジ
に同期して、画像データDATA#Ｂおよびライト信号WR#Ｂ
が出力される。

【００３１】さらに、制御ブロック１１からのアドレス
信号ADは、分配選択ブロック１３に取り込まれた後、一
方のクロック信号CLK#Ａの立上がりエッジに同期して、
２つのメモリ１４Ａ,１４Ｂにそのまま同時に出力され
る。そして、このアドレス信号ADは、クロック信号CLK#
Ａの立上がりエッジに同期して更新されていく（図４の
AD参照）。

【００３２】このため、メモリ１４Ａには、クロック信
号CLK#Ａの立上がりエッジに同期して、画像データDATA
#Ａとライト信号WR#Ａとアドレス信号ADとが出力され
る。そして、このときのアドレス信号ADが指定するメモ
リ１４Ａの書き込みアドレスに、画像データDATA#Ａが
書き込まれる。また、メモリ１４Ｂには、クロック信号
CLK#Ａの立上がりエッジに同期して、上記と同じアドレ
ス信号ADが出力され、次いで、クロック信号CLK#Ｂの立
上がりエッジに同期して、画像データDATA#Ｂとライト
信号WR#Ｂとが出力される。そして、このときのアドレ
ス信号ADが指定するメモリ１４Ｂの書き込みアドレス
に、画像データDATA#Ｂが書き込まれる。

【００３３】このように、データ処理装置１０では、２
つのメモリ１４Ａ,１４Ｂに１回ずつライト信号WR#Ａ,W
R#Ｂを出力し終えるまでの期間（書き込みサイクル期
間）にわたり、２つのメモリ１４Ａ,１４Ｂの同じ書き
込みアドレスが指定され、そこに画像データDATA#Ａ,DA
TA#Ｂが書き込まれる。そして、クロック信号CLK#Ａの
立上がりエッジに同期して書き込みサイクル期間ごとに
メモリ１４Ａ,１４Ｂの書き込みアドレスが同時に更新
され、ライト信号WR#Ａ,WR#Ｂに応じて交互に画像デー
タDATA#Ａ,DATA#Ｂが書き込まれていく。この動作は、
上記イメージセンサ側からの画像データの送出が終わる
まで繰り返される。

【００３４】《画像データの読み出し》次に、２つのメ
モリ１４Ａ,１４Ｂからの画像データの読み出し動作
（図５）について具体的に説明する。この説明の途中
で、分配選択ブロック１３に設けられたデータ選択回路
２３（図３）の構成についても説明する。画像データの
読み出しに関わる制御ブロック１１,分配選択ブロック
１３は、請求項の「読み出し制御手段」に対応する。

【００３５】画像データの読み出し時、制御ブロック１
１（図１）は、メモリ１４Ａ,１４Ｂからの読み出しタ
イミングを指定するためのリード信号RDを生成すると共
に、メモリ１４Ａ,１４Ｂの読み出しアドレスを指定す
るためのアドレス信号ADを生成し、これらを分配選択ブ
ロック１３に出力する。

【００３６】そして、制御ブロック１１からのリード信
号RDは、分配選択ブロック１３に取り込まれた後、クロ
ック信号CLK#Ａ,CLK#Ｂの各々の立上がりエッジに同期
して、メモリ１４Ａ,１４Ｂに向けて交互に出力され
る。リード信号RDの出力とは、リード信号RDをアクティ
ブにすることを意味している。図１,図５では、分配選
択ブロック１３からメモリ１４Ａに向けて出力されるリ
ード信号RDを“RD#Ａ”と記し、メモリ１４Ｂに向けて
出力されるリード信号RDを“RD#Ｂ”と記した。

【００３７】つまり、分配選択ブロック１３からメモリ
１４Ａには、常にクロック信号CLK#Ａの立上がりエッジ
に同期してリード信号RD#Ａが出力され、メモリ１４Ｂ
には、常にクロック信号CLK#Ｂの立上がりエッジに同期
してリード信号RD#Ｂが出力される。さらに、制御ブロ
ック１１からのアドレス信号ADは、分配選択ブロック１
３に取り込まれた後、一方のクロック信号CLK#Ａの立上
がりエッジに同期して、２つのメモリ１４Ａ,１４Ｂに
そのまま同時に出力される。そして、このアドレス信号
ADは、クロック信号CLK#Ａの立上がりエッジに同期して
更新されていく（図５のAD参照）。

【００３８】このため、メモリ１４Ａには、クロック信
号CLK#Ａの立上がりエッジに同期して、リード信号RD#
Ａとアドレス信号ADとが出力される。そして、このとき
のアドレス信号ADが指定するメモリ１４Ａの読み出しア
ドレスから、画像データDATA#Ａが読み出される（図５
のDATA#Ａ参照）。また、メモリ１４Ｂには、クロック
信号CLK#Ａの立上がりエッジに同期して、上記と同じア
ドレス信号ADが出力され、次いで、クロック信号CLK#Ｂ
の立上がりエッジに同期して、リード信号RD#Ｂが出力
される。そして、このときのアドレス信号ADが指定する
メモリ１４Ｂの読み出しアドレスから、画像データDATA
#Ｂが読み出される（図５のDATA#Ｂ参照）。

【００３９】メモリ１４Ａ,１４Ｂから読み出された画
像データDATA#Ａ,DATA#Ｂは、分配選択ブロック１３の
データ選択回路２３(図３)に送出される。データ選択回
路２３は、２つのセレクタ回路２４Ａ,２４Ｂと、ＯＲ
回路２５とからなる。２つのセレクタ回路２４Ａ,２４
ＢのＬ入力には、常に「０」が入力されている。一方のメ
モリ１４Ａから読み出された画像データDATA#Ａは、ク
ロック信号CLK#Ａの立ち上がりエッジに同期して、一方
のセレクタ回路２４ＡのＨ入力に取り込まれる。そし
て、このセレクタ回路２４Ａでは、クロック信号CLK#Ａ
の立ち上がりエッジに同期して画像データDATA#Ａを出
力し、立ち下がりエッジに同期して「０」を出力する。セ
レクタ回路２４Ａの出力はＯＲ回路２５に取り込まれ
る。

【００４０】他方のメモリ１４Ｂから読み出された画像
データDATA#Ｂは、クロック信号CLK#Ｂの立ち上がりエ
ッジに同期して、他方のセレクタ回路２４ＢのＨ入力に
取り込まれる。そして、このセレクタ回路２４Ｂでは、
クロック信号CLK#Ｂの立ち上がりエッジに同期して画像
データDATA#Ｂを出力し、立ち下がりエッジに同期して
「０」を出力する。セレクタ回路２４Ｂの出力もＯＲ回路
２５に取り込まれる。

【００４１】すなわち、ＯＲ回路２５には、クロック信
号CLK#Ａの立上がり（クロック信号CLK#Ｂの立ち下が
り）エッジに同期して、セレクタ回路２４Ａからの画像
データDATA#Ａとセレクタ回路２４Ｂからの「０」とが入
力され、クロック信号CLK#Ｂの立上がり（クロック信号
CLK#Ａの立ち下がり）エッジに同期して、セレクタ回路
２４Ａからの「０」とセレクタ回路２４Ｂからの画像デー
タDATA#Ｂとが入力されることになる。

【００４２】ＯＲ回路２５は、セレクタ回路２４Ａの出
力とセレクタ回路２４Ｂの出力との論理和を画像データ
DATAとして制御ブロック１１に出力する回路である。こ
のため、ＯＲ回路２５から制御ブロック１１には、クロ
ック信号CLK#Ａの立上がりエッジに同期して、画像デー
タDATA#Ａが画像データDATAとして出力され、クロック
信号CLK#Ｂの立上がりエッジに同期して、画像データDA
TA#Ｂが画像データDATAとして出力される。

【００４３】このように、画像データの読み出し時に
は、クロック信号CLK#Ａの立上がり（クロック信号CLK#
Ｂの立ち下がり）エッジに同期してメモリ１４Ａから画
像データDATA#Ａが読み出され、この画像データDATA#Ａ
は、データ選択回路２３のセレクタ回路２４ＡとＯＲ回
路２５を介した後、画像データDATAとして制御ブロック
１１に出力される。

【００４４】また、クロック信号CLK#Ｂの立上がり（ク
ロック信号CLK#Ａの立ち下がり）エッジに同期するタイ
ミングでは、メモリ１４Ｂから画像データDATA#Ｂが読
み出され、この画像データDATA#Ｂは、データ選択回路
２３のセレクタ回路２４ＢとＯＲ回路２５を介した後、
画像データDATAとして制御ブロック１１に出力される。
データ選択回路２３から制御ブロック１１に対して、画
像データDATA#Ａが出力されるタイミング（クロック信
号CLK#Ａの立上がりエッジ）と、画像データDATA#Ｂが
出力されるタイミング（クロック信号CLK#Ｂの立上がり
エッジ）との時間差は、クロック信号CLK#Ａ,CLK#Ｂの
位相差(Ｔ)つまりサンプルクロック信号SMPCLKの１周期
(Ｔ)に等しい。

【００４５】このため、制御ブロック１１には、サンプ
ルクロック信号SMPCLKの立上がりエッジに同期するタイ
ミングで、画像データDATA#Ａと画像データDATA#Ｂとが
交互に画像データDATAとしてデータ選択回路２３から出
力されることになる。そして、制御ブロック１１は、デ
ータ選択回路２３から出力される画像データDATA（画像
データDATA#Ａまたは画像データDATA#Ｂ）をサンプルク
ロック信号SMPCLKの立上がりエッジに同期して順に取り
込み、これを外部のコンピュータまたは処理系に対して
順に送出する。

【００４６】なお、データ処理装置１０では、２つのメ
モリ１４Ａ,１４Ｂに１回ずつリード信号RD#Ａ,RD#Ｂを
出力し終えるまでの期間（読み出しサイクル期間）にわ
たり、２つのメモリ１４Ａ,１４Ｂの同じ読み出しアド
レスが指定され、そこから画像データDATA#Ａ,DATA#Ｂ
が読み出される。

【００４７】そして、クロック信号CLK#Ａの立上がりエ
ッジに同期して読み出しサイクル期間ごとにメモリ１４
Ａ,１４Ｂの読み出しアドレスが同時更新され、リード
信号RD#Ａ,RD#Ｂに応じて交互に画像データDATA#Ａ,DAT
A#Ｂが読み出されていく。この動作は、上記メモリ１４
Ａ,１４Ｂ内の画像データが無くなるまで繰り返され
る。上記したように、本実施形態のデータ処理装置１０
によれば、２つのメモリ１４Ａ,１４Ｂに対して時間差
で交互にアクセスして、画像データを順に書き込んだ
り、画像データを順に読み出したりするため、メモリ１
４Ａ,１４Ｂのアクセス速度の２倍の速さで、画像デー
タを高速に読み書きすることができる。

【００４８】したがって、メモリ１４Ａ,１４Ｂのアク
セス速度が従来と同じであっても、データ処理装置１０
の全体としての処理速度を従来の２倍とすることがで
き、専用のハードウエアである制御ブロック１１,分配
選択ブロック１３の処理能力を有効に活用することがで
きる。また、このデータ処理装置１０を組み込んだデジ
タルカメラでは、イメージセンサ側から送出される膨大
な画像データの処理時間を従来に比べて半分に短縮する
ことができる。さらに、今後、イメージセンサの画素数
が増大すると、画素数に比例して画像データの数も増大
するが、その処理時間の増大を抑えることもできる。ま
た、メモリ１４Ａ,１４Ｂのアクセス速度を上げる必要
がないため、データ処理装置１０を安価に構成すること
ができる。

【００４９】また、上記した実施形態では、画像データ
の書き込み時、書き込みサイクル期間ごとに、メモリ１
４Ａ,１４Ｂの同じ書き込みアドレスに画像データDATA#
Ａ,DATA#Ｂを書き込むため、画像データの読み出し時、
読み出しサイクル期間ごとに、メモリ１４Ａ,１４Ｂの
同じ読み出しアドレスから画像データDATA#Ａ,DATA#Ｂ
を読み出すことができる。このため、データ処理装置１
０の後段（コンピュータや処理系）での信号処理が複雑
化することはない。

【００５０】なお、上記した実施形態では、２つのメモ
リ１４Ａ,１４Ｂを使用したデータ処理装置１０につい
ての説明を行ったが、３つ以上のメモリを使用したデー
タ処理装置にも、本発明は適用できる。この場合には、
サンプルクロック信号SMPCLKのｎ倍（ｎはメモリ数）の
周期を持ち、位相が互いに１/ｎ周期ずれたｎ種類のク
ロック信号が生成され、各々のクロック信号が各々のメ
モリや分配選択ブロックに供給される。分配選択ブロッ
クのデータ分配回路,データ選択回路には、メモリ数に
応じた数のラッチ回路,セレクタ回路が各々必要とな
る。

【００５１】そして、３つ以上のメモリに対して時間差
で交互にアクセスして、画像データを順に書き込んだ
り、画像データを順に読み出したりするため、各々のメ
モリのアクセス速度のｎ倍の速さで、画像データを高速
に読み書きすることができる。したがって、各々のメモ
リのアクセス速度が従来と同じでも、データ処理装置の
全体としての処理速度を従来のｎ倍とすることができ
る。つまり、各々のメモリのアクセス速度を上げなくて
も、メモリの数ｎを増やすことにより、データ処理装置
の全体としての処理速度を上げることができる。

【００５２】今後、専用のハードウエアである制御ブロ
ック,分配選択ブロックの処理速度がさらに速くなり、
メモリのアクセス速度との差が拡大した場合でも、デー
タ処理装置のメモリ数ｎを増やすことで容易に対応可能
である。ちなみに、メモリ数ｎが増えた場合でも、全て
のメモリに対して送出されるアドレス信号,ライト信号,
リード信号は同じものであり、分配選択ブロックのラッ
チ回路,セレクタ回路をメモリ数ｎに応じて増やすだけ
であるため、回路設計や設計変更が容易に行えるという
利点もある。

【００５３】また、上記した実施形態では、各々のメモ
リ(１４Ａ,１４Ｂ)としてＳＲＡＭをを用いたが、ＳＲ
ＡＭに代えてＳＤＲＡＭ（synchronous DRAM）などの各
種ＲＡＭやフラッシュメモリなどの各種ＲＯＭを用いる
ことができる。ＳＲＡＭに代えてＳＤＲＡＭを用いる場
合、周知のバースト転送が行われる。バースト転送と
は、専用のハードウエア（制御ブロック,分配選択ブロ
ック）からＳＤＲＡＭに対してアドレス信号を逐一送出
しなくても、連続的に画像データを読み書きできる転送
方式のことである。このようなバースト転送によれば、
さらなる時間短縮が可能となる。

【００５４】画像データの書き込み時のバースト転送で
は、まず初めに、専用のハードウエア（制御ブロック,
分配選択ブロック）から各々のＳＤＲＡＭに対して、先
頭の書き込みアドレスを指定するアドレス信号が送出さ
れ、かつ、バーストコマンドのライト信号が送出され
る。このため、各々のＳＤＲＡＭでは、クロック信号ご
とに書き込みアドレスをインクリメントしながら、連続
的に画像データを書き込んでいく。

【００５５】画像データの読み出し時のバースト転送で
は、まず初めに、専用のハードウエア（制御ブロック,
分配選択ブロック）から各々のＳＤＲＡＭに対して、先
頭の読み出しアドレスを指定するアドレス信号が送出さ
れ、かつ、バーストコマンドのリード信号が送出され
る。このため、各々のＳＤＲＡＭでは、クロック信号ご
とに読み出しアドレスをインクリメントしながら、連続
的に画像データを読み出していく。

【００５６】さらに、ＳＲＡＭに代えてフラッシュメモ
リを用いる場合には、ｎ個のフラッシュメモリ（ｎは２
以上の整数）と、専用のハードウエア（制御ブロック,
分配選択ブロック）とにより、コントローラ内蔵の小型
メモリカード（請求項４の記録媒体に対応）を構成する
こともできる。また、上記した実施形態では、ｎ個のメ
モリ（ｎは２以上の整数）に対する書き込みアドレスを
書き込みサイクル期間内で共通としたが、別々でも構わ
ない。この場合、ｎ個のメモリに対する読み出しアドレ
スも、読み出しサイクル期間内で別々となる。

【００５７】さらに、上記した実施形態では、ｎ個のメ
モリを設けたが、物理的には１つのメモリを論理的にｎ
個のパーティション領域に分割した構成にも、本発明を
適用できる。この場合には、各々のパーティション領域
が請求項の「メモリ」に対応する。また、上記した実施
形態では、画像データを処理対象としたが、本発明はこ
れに限定されない。画像データに限らず、音声データな
どの様々なデジタルデータを処理対象とする装置にも、
本発明を適用できる。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
メモリのアクセス速度を上げなくても全体としての処理
速度を確実に上げることができ、かつ安価に構成でき
る。

【図面の簡単な説明】

【図１】本実施形態のデータ処理装置１０の全体構成を
示すブロック図である。

【図２】データ処理装置１０の内部に設けられたデータ
分配回路２１の構成を示すブロック図である。

【図３】データ処理装置１０の内部に設けられたデータ
選択回路２３の構成を示すブロック図である。

【図４】画像データの書き込み動作を示すタイミングチ
ャートである。

【図５】画像データの読み出し動作を示すタイミングチ
ャートである。

【図６】従来のデータ処理装置の構成を示すブロック図
である。

【符号の説明】

１０データ処理装置１１制御ブロック１２ＮＯＴ回路１３分配選択ブロック１４Ａ，１４Ｂメモリ２１データ分配回路２２Ａ，２２Ｂラッチ回路２３データ選択回路２４Ａ，２４Ｂセレクタ回路２５ＯＲ回路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B060 CA15 CC03 5C022 AB00 AC42 AC69 5C052 GA01 GA07 GB01 GD02 GD03 GE04 GF01

Claims

【特許請求の範囲】

【請求項１】周期が同じで位相が前記周期の１／ｎ
（ｎは２以上の整数）ずつ異なるｎ種類の第１クロック
信号を生成する生成手段と、前記ｎ種類の第１クロック信号の各々に同期して動作可
能なｎ個のメモリと、前記ｎ個のメモリへのデータの書き込み時に、書き込み
タイミングを指定するためのライト信号を生成し、か
つ、前記周期の１／ｎを１周期とする第２クロック信号
に同期して外部からデータを順に取り込み、該データお
よび前記ライト信号を前記ｎ種類の第１クロック信号の
各々に同期して前記ｎ個のメモリの各々に出力する書き
込み制御手段と、前記ｎ個のメモリからのデータの読み出し時に、読み出
しタイミングを指定するためのリード信号を生成し、該
リード信号を前記ｎ種類の第１クロック信号の各々に同
期して前記ｎ個のメモリの各々に出力することにより、
前記ｎ個のメモリからデータを読み出し、該データを前
記第２クロック信号に同期して外部へ順に出力する読み
出し制御手段とを備えたことを特徴とするデータ処理装
置。
【請求項２】請求項１に記載のデータ処理装置におい
て、前記書き込み制御手段は、前記ｎ個のメモリに１回ずつ
前記ライト信号を出力し終えるまでの書き込みサイクル
期間にわたり、前記ｎ個のメモリの同じ書き込みアドレ
スを指定すると共に、該書き込みアドレスを前記書き込
みサイクル期間ごとに更新し、前記読み出し制御手段は、前記ｎ個のメモリに１回ずつ
前記リード信号を出力し終えるまでの読み出しサイクル
期間にわたり、前記ｎ個のメモリの同じ読み出しアドレ
スを指定すると共に、該読み出しアドレスを前記読み出
しサイクル期間ごとに更新することを特徴とするデータ
処理装置。
【請求項３】請求項１または請求項２に記載のデータ
処理装置と、被写体像を撮像して得られる画像データを
前記データとして前記データ処理装置に出力する撮像装
置とを備えたことを特徴とするデジタルカメラ。
【請求項４】周期が同じで位相が前記周期の１／ｎ
（ｎは２以上の整数）ずつ異なるｎ種類の第１クロック
信号を生成する生成手段と、前記ｎ種類の第１クロック信号の各々に同期して動作可
能なｎ個のメモリと、前記ｎ個のメモリへのデータの書
き込み時に、書き込みタイミングを指定するためのライ
ト信号を生成し、かつ、前記周期の１／ｎを１周期とす
る第２クロック信号に同期して外部からデータを順に取
り込み、該データおよび前記ライト信号を前記ｎ種類の
第１クロック信号の各々に同期して前記ｎ個のメモリの
各々に出力する書き込み制御手段と、前記ｎ個のメモリからのデータの読み出し時に、読み出
しタイミングを指定するためのリード信号を生成し、該
リード信号を前記ｎ種類の第１クロック信号の各々に同
期して前記ｎ個のメモリの各々に出力することにより、
前記ｎ個のメモリからデータを読み出し、該データを前
記第２クロック信号に同期して外部へ順に出力する読み
出し制御手段とを備えたことを特徴とする記録媒体。