JPS6210692A - 映像信号生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、映像信号生成回路に関し、特にディジタルデ
ータの演算処理によって得られた映像情報を含む映像信
号を生成する回路に関する。

１１【１ パーソナルコンピュータ等においてはディジタルデータ
の演算処理によって得られた映像情報を一時記憶するＶ
ＲＡＭと称されるバッファメモリが設けられているのが
通常である。このＶＲＡＭから読出された映像情報を含
むビデオ信号を生成する従来の映像信号生成回路を第５
図に示す。

第５図において、ＶＲＡＭ１から読出されかつディジタ
ルデータの演算処理によって得られた映像情報を含む例
えば８ビットの並列データは映像信号生成回路２におけ
るシフトレジスタ３の並列入力端子に供給される。この
シフトレジスタ３にはビデオコントローラ４からロード
パルスａ及びシフトクロックｂが供給されている。ビデ
オコントローラ４からのロードパルスａによってＶＲＡ
Ｍ１からの並列データが全ビット同時にシフトレジスタ
３に記憶されたのちシフトクロックｂによって記憶され
た並列データが最上位ビット方向にシフトされると同時
に１ビットずつ順次出力されて直列データに変換される
。このシフトレジスタ３から出力された直列データはビ
デオコントローラ４に供給される。ビデオコントローラ
４は、供給された直列データの各ビットのビット値に応
じた色信号及び輝度信号と、水平及び垂直同期信号とか
らなるビデオ信号を生成しかつ水平及び垂直同期信号に
基づいてロードパルスａ及びシフトクロックｂを発生す
るように構成されている。このビデオコントローラ４か
ら出力されたビデオ信号がＣＲＴ　（陰極線管）ディス
プレイ５に供給されてＶＲＡＭＩに記憶された映像情報
の再生がなされる。尚、ＶＲＡＭＩからの並列データの
読出しの際のアドレス制御は、ビデオコントローラ４カ
ーら出力される水平及び垂直同期信号に同期してなされ
るようにＶＲＡＭＩを制御するプロセッサ（図示せず）
にこれら水平及び垂直同期信号が供給されている。　以
上の構成において、第６図（Ａ）に示ず如きシフトクロ
ックｂ及び同図（Ｂ）に示す如きロードパルスａがビデ
オコントローラ４からシフトレジスタ３に供給される。

そうすると、同図（Ｃ）に示す如き直列データがシフト
レジスタ３から出力される。また、ＶＲＡＭＩからのデ
ータの読出しの際のアドレス制御もビデオコントローラ
４・から出力された同期信号に基づいてなされるので、
ＶＲＡＭ１の各記憶位置に格納されたデータは忠実にＣ
ＲＴディスプレイ５の画面上の対応する位置に表示され
る。このＶＲＡＭ１の各記憶位置とＣＲＴディスプレイ
５の画面上の位置との対応は例えば第３図に示す如くな
っている。第３図において、ＶＲＡＭ１の各記憶位置に
ＣＲＴディスプレイ５の画面上における対応する位置が
実線によって示されており、かつＶＲＡＭ１の各記憶位
置のアドレスを示す数値が記入されている。また、ＶＲ
ＡＭ１の各記憶位置に格納されるデータを形成する各ビ
ットが破線によって示されている。

以上の如き従来の映像信号生成回路２においては、ＶＲ
ＡＭＩに格納されたデータはＣＲＴディスプレイ５の画
面上の対応する位置にのみ表示されるようになっている
ので、ＣＲＴディスプレイ５の画面上に形成される画像
の位置をＶＲＡＭＩにおけるデータ処理単位である８ビ
ット以外のビット数分だけ移動させたい場合にはＶＲＡ
Ｍ１からのデータの読出し、読出したデータの演算処理
及び演算処理後のデータのＶＲＡＭ１への書き込みをＶ
ＲＡＭＩに格納されているデータ全てに対して行なう必
要があった。このため、従来の映像信号生成回路におい
てはＶＲＡＭＩの記憶容量すなわち画素数が多いほど処
理時間が長くなり、リアルタイム処理ができなくなるな
どの不都合が生じていた。

１里１」Ｌｌ 本発明の目的は、ＶＲＡＭの記憶容量に無関係に短時間
で画像の移動を行なうことができる映像信号生成回路を
提供することである。

本発明による映像信号生成回路は、映像情報を含む並列
データを形成するビット全てを同時に記憶したのち１ビ
ットずつ順次出力する第１記憶手段と、この第１記憶手
段の出力を１ビットずつ順次記憶すると同時に前回まで
に記憶したビットを１ビットずつ所定方向に移動させか
つ記憶したビット全てを同時に出力する第２記憶手段と
、この第２記憶手段の出力のうちの指令に応じたビット
のみを選択的に出力する選択手段とを含み、この選択手
段から出力された直列データに応じた映像信号を生成す
るようにした構成となっている。

実施例 以下、本発明の実施例につき第１図及び第４図を参照し
て詳細に説明する。

第１図に示す如く本発明による映像信号生成回路６にお
いてシフトレジスタ３及びビデオコントローラ４は第５
図の回路と同様に接続されている。

しかしながら、本発明によるビデオ信号生成回路６にお
いてはシフトレジスタ３から出力された直列データは８
ビットのシフトレジスタ７の直列入力端子に供給されて
いる。シフトレジスタ７にはシフトレジスタ３と同様に
ビデオコントローラ４からシフトクロックわが供給され
ている。このシフトレジスタ７の並列出力を形成する各
ビットはデータセレクタ８の各入力端子に供給されてい
る。

データセレクタ８には３ビットのラッチ回路９の出力が
選択制御信号として供給されている。データセレクタ８
は、ラッチ回路９の出力に基づいてシフトレジスタ７の
並列出力を形成する８ビットのうちの１ビットを選択的
に出力するように構成されている。また、ラッチ回路９
は、例えばプロセッサ（図示せず）から出力されかつ画
像の移動量を指定するデータを記憶するように構成され
ている。

以上の構成において、第２図（Ａ）に示す如きシフトク
ロックｂ及び同図（８）に示す如きロードパルスａがビ
デオコントローラ４からシフトレジスタ３及び７に供給
される。そうすると、第５図の装置と同様に第２図（Ｃ
）に示す如き直列データがシフトレジスタ２から出力さ
れる。今、データセレクタ８において、シフトレジスタ
７から出力された並列データのうちの最上位ビット（ｂ
ｉｔ７）から数えて５番目のビット（ｂｉｔ３）が選択
的に出力されるようにラッチ回路９に移動量を指定する
データが記憶されているものとすれば、データセレクタ
８から第２図（Ｄ）に示す如き直列データが出力される
。

ここで、シフトレジスタ７の出力データの最上位ビット
がデータセレクタ８から出力されているときにＶＲＡＭ
１の各記憶位置とＣＲＴディスプレイ５の画面上の位置
との対応が第３図に示す如くなるものとすれば、第２図
（Ｄ）に示す如くシフトレジスタ７の出力データの最下
位ビットから数えて５番目のビットがデータセレクタ８
から出力された場合にはＶＲＡＭ１の各記憶位置とＣＲ
Ｔディスプレイ５の画面上の位置との対応は第４図に示
す如くなって画像が左に４ビット分移動することとなる
。

尚、上記実施例においてはビデオコントローラ４に供給
される直列データに第５図の装置に比して８ビット分の
遅れが生じるが、ビデオコントローラ４において生成す
る同期信号の発生タイミングを８ビット分遅延させれば
この遅れを補償することができる。また、上記実施例に
おいてはシフトレジスタ７のビット数はシフトレジスタ
３のビット数と同一であるとしたが、シフトレジスタ７
のビット数はシフトレジスタ３のビット数と等しくする
必要はなく、シフトレジスタ７のビット数を多くしても
よい。そうすることにより画像の移８量を多くすること
ができる。但し、この場合デー、タセレクタ８の入力数
も多くする必要がある。

また、上記実施例においてはＶＲＡＭ１におけるデータ
処理は８ビット単位でなされるとしたが、ＶＲＡＭ１に
おけるデータ処理は８ビット単位でなされなくてもよい
。また、上記実施例においてはデータセレクタ８の出力
端子数は１であるとしたが、データセレクタ８の出力端
子を複数個設けて互いに異なる複数のビットをそれぞれ
出力するようにしかつこれら複数のビット出力を組み合
わせて画像を操作するようにしてもよい。また、上記実
施例においてはシフトレジスタ３及び７、データセレク
タ８等が互いに異なる素子として形成されているとした
が、これら回路に対していかなる集積化を施しても同様
の作用が働くことは明らかである。また、上記実施例に
おいてはＣＲＴへの出力がビデオ信号である例を示した
が、これは、ディジタルＲＧＢ、アナログＲＧＢ又は、
ＲＦ等、ＣＲＴへの映像信号出力方式であればどのよう
なものであっても本発明の作用が得られることも明らか
である。

発明の効果 以上詳述した如く本発明による映像信号生成装置は、映
像情報を含む並列データを形成するビット全てを同時に
記憶したのち１ビットずつ順次出力する第１記憶手段と
、この第１記憶手段の出力を１ビットずつ順次記憶する
と同時に前回までに記憶したビットを１ビットずつ所定
方向に移動させかつ記憶したビット全てを同時に出力す
る第２記憶手段と、この第２記憶手段の出力のうちの指
令に応じたビットのみを選択的に出力する選択手段とを
含み、この選択手段から出力された直列データに応じた
映像信号を生成するようにした構成となっているので、
ＶＲＡＭ１に格納されているデータを演算処理すること
なしに指令に応じた距離だけ画像を移動させることがで
きることとなって画像の移動をＶＲＡＭ１の記憶容量に
無関係に迅速に行なうことができることになる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の回路の動作を示す波形図、第３図及び第４
図は、ＶＲＡＭＩの記憶位置とＣＲＴディスプレイ５の
画面上の位置との対応を示す図、第５図は、従来のビデ
オ信号生成回路を示す図、第６図は、第５図の回路の動
作を示す波形図である。 主要部分の符号の説明 ３．７・・・・・・シフトレジスタ ４・・・・・・ビデオコントローラ ８・・・・・・データセレクタ ９・・・・・・ラッチ回路

Claims (1)

【特許請求の範囲】
1. 映像情報を含む並列データの供給を受けて前記並列デー
   タを直列データに変換したのちこの直列データに応じた
   映像信号を生成する映像信号生成回路であって、前記並
   列データを形成するビット全てを同時に記憶したのち１
   ビットずつ順次出力する第１記憶手段と、前記第１記憶
   手段の出力を１ビットずつ順次記憶すると同時に前回ま
   でに記憶したビットを所定ビット分析シフトさせて記憶
   したビット全てを同時に出力する第２記憶手段と、前記
   第２記憶手段の出力のうちの指令に応じたビットのみを
   選択的に出力する選択手段とを含み、前記選択手段から
   出力された直列データに応じた映像信号を生成するよう
   にしたことを特徴とする映像信号生成回路。