JPS6172331A - 画像デ−タ読出回路 - Google Patents
画像デ−タ読出回路Info
- Publication number
- JPS6172331A JPS6172331A JP19512684A JP19512684A JPS6172331A JP S6172331 A JPS6172331 A JP S6172331A JP 19512684 A JP19512684 A JP 19512684A JP 19512684 A JP19512684 A JP 19512684A JP S6172331 A JPS6172331 A JP S6172331A
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- JP
- Japan
- Prior art keywords
- image data
- picture data
- bits
- bit
- latches
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- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は画像データ続出回路に関し、特に、ラスクス
キャン方式のＣＲＴディスプレイ装置において、フレー
ムメモリに記憶されている画像データを跣出すような画
像データ読出回路の改良に関する。
キャン方式のＣＲＴディスプレイ装置において、フレー
ムメモリに記憶されている画像データを跣出すような画
像データ読出回路の改良に関する。
従来の技術
第３図はこの発明の背景となるＣＲＴディスプレイＨｆ
１２の全体を構成を示すブロック図であり、第４図は第
３図に示したビデオコントロール部の要部を示すブロッ
ク図である。
１２の全体を構成を示すブロック図であり、第４図は第
３図に示したビデオコントロール部の要部を示すブロッ
ク図である。
まず、第３図を参照して、従来のラスクスキャン方式の
グラフィックディスプレイ装置における動作について簡
単に説明しておく。ホストコンピュータ１から伝送ライ
ンおよびホストインターフェイス２を介してデータが図
形データ管理部３に与えられる。図形データ管理部３は
ホストコンピュータ１からのデータを受けて、そのデー
タを図形として表示可能なように配列し、それを図示し
ないセグメントバッファに記憶する。データ解析部４は
セグメントバッファの内容を取出して情報を解析し、始
点座標と終点座標とに基づいてベクトル演算処理する。
グラフィックディスプレイ装置における動作について簡
単に説明しておく。ホストコンピュータ１から伝送ライ
ンおよびホストインターフェイス２を介してデータが図
形データ管理部３に与えられる。図形データ管理部３は
ホストコンピュータ１からのデータを受けて、そのデー
タを図形として表示可能なように配列し、それを図示し
ないセグメントバッファに記憶する。データ解析部４は
セグメントバッファの内容を取出して情報を解析し、始
点座標と終点座標とに基づいてベクトル演算処理する。
そして、座標変換クリップ部５は、図形の拡大９ｗＪ小
１回転や平行移動などを行なう場合に、必要なマトリク
スとそのデータの乗算を行なう。また、ＣＲＴディスプ
レイ画面上の図形の一部を枠で囲ったとぎに、その枠か
らはみ出た図形をクリップする。
１回転や平行移動などを行なう場合に、必要なマトリク
スとそのデータの乗算を行なう。また、ＣＲＴディスプ
レイ画面上の図形の一部を枠で囲ったとぎに、その枠か
らはみ出た図形をクリップする。
ＤＤ八へ御塗りつぶし部６は図形を塗りつぶす場合に、
各ベクトルの頂点の座標から内側のラインに分解して線
分を発生し、それによって塗り０７Ｓシデータを求める
。ＤＤＡ７は直線を発生するＭ線発生器であって、ＯＤ
Ａ制御塗りつぶし部６からのデータに基づいて、始点と
終点とを結ぶベノ クトルにおける途中の座標
を演算し、その演算結果をフレームメモリ８に展間して
直線とする。フレームメモリ８は第１の方向（Ｙ方向）
に複数ビットおよび第１の方向に直交する第２の方向（
Ｙ方向）に複数ビットで１フレームが構成される画像デ
ータを記憶する。フレームメモリ８に記憶された画像デ
ータはビデオコントロール部９に与えられる。
各ベクトルの頂点の座標から内側のラインに分解して線
分を発生し、それによって塗り０７Ｓシデータを求める
。ＤＤＡ７は直線を発生するＭ線発生器であって、ＯＤ
Ａ制御塗りつぶし部６からのデータに基づいて、始点と
終点とを結ぶベノ クトルにおける途中の座標
を演算し、その演算結果をフレームメモリ８に展間して
直線とする。フレームメモリ８は第１の方向（Ｙ方向）
に複数ビットおよび第１の方向に直交する第２の方向（
Ｙ方向）に複数ビットで１フレームが構成される画像デ
ータを記憶する。フレームメモリ８に記憶された画像デ
ータはビデオコントロール部９に与えられる。
ビデオコントロール１９は第４図に示すように、シフト
レジスタ９１ないし９４を含む。これらのシフトレジス
タ９１ないし９４は、フレームメモリ８から画像データ
がたとえば３２ビツトずつ出力されるものとすると、そ
れぞれ８ビツトのシフトレジスタによって構成される。
レジスタ９１ないし９４を含む。これらのシフトレジス
タ９１ないし９４は、フレームメモリ８から画像データ
がたとえば３２ビツトずつ出力されるものとすると、そ
れぞれ８ビツトのシフトレジスタによって構成される。
そして、シフトレジスタ９１ないし９４にロードパルス
が与えられると、フレームメモリ８から読出された３２
ビツトの画像データが８ビツトずつ各シフ１−レジスタ
にロードされ、クロックパルスに従って順次シフトされ
、ビット直列のビデオ信号となる。このビデオ信号は同
じくビデオコントロール部９に含まれるＤ／△変換器（
図示せず）によってアナログ信号に変換されかつカラー
変換テーブルに基づいてビデオ信号に変換されてカラー
モニタ１０に与えられる。それによって、カラーモニタ
１０にはホストコンピュータ１から出力されたデータに
曇づく図形が表示される。
が与えられると、フレームメモリ８から読出された３２
ビツトの画像データが８ビツトずつ各シフ１−レジスタ
にロードされ、クロックパルスに従って順次シフトされ
、ビット直列のビデオ信号となる。このビデオ信号は同
じくビデオコントロール部９に含まれるＤ／△変換器（
図示せず）によってアナログ信号に変換されかつカラー
変換テーブルに基づいてビデオ信号に変換されてカラー
モニタ１０に与えられる。それによって、カラーモニタ
１０にはホストコンピュータ１から出力されたデータに
曇づく図形が表示される。
発明が解決しようとする問題点
ところで、最近では、ラスクスキャン方式のＣＲ］−デ
ィスプレイ装置に対して、高解像度でしかも画面にちら
つきの生じないノンインターレス方式の乙のが要求され
ている。この要求を満足するためには、画像を表示する
ために必要なシフトレジスタ９１ないし９４の高速化と
、フレームメモリ８からの読出ピット幅の拡張が要求さ
れる。
ィスプレイ装置に対して、高解像度でしかも画面にちら
つきの生じないノンインターレス方式の乙のが要求され
ている。この要求を満足するためには、画像を表示する
ために必要なシフトレジスタ９１ないし９４の高速化と
、フレームメモリ８からの読出ピット幅の拡張が要求さ
れる。
従来、この要求を満足するためにシフトレジスタ９１と
してＥＣＬなどの高速な素子を使用し、続出ビット幅の
拡張に従って、シフトレジスタ９１ないし９４のビット
長を拡張するという対応策がとられていた。しかし、シ
フトレジスタ９１ないし９４のビット長を拡張すると、
素子数が増加してしまう。素子数が増加すると、シフト
レジスタ９１ないし９４を動作させるのに必要なロード
パルスおよびクロックパルスを与えるためのプリント基
板上のパターンが長くなる。このため、シフトレジスタ
９１ないし９４をＥＣＬなどの高速素子を用いると、各
シフトレジスタに与えられるロードパルスおよびクロッ
クパルスに遅延を生じ、誤動作の発生原因となり、不安
定な装置になるという欠点があった。
してＥＣＬなどの高速な素子を使用し、続出ビット幅の
拡張に従って、シフトレジスタ９１ないし９４のビット
長を拡張するという対応策がとられていた。しかし、シ
フトレジスタ９１ないし９４のビット長を拡張すると、
素子数が増加してしまう。素子数が増加すると、シフト
レジスタ９１ないし９４を動作させるのに必要なロード
パルスおよびクロックパルスを与えるためのプリント基
板上のパターンが長くなる。このため、シフトレジスタ
９１ないし９４をＥＣＬなどの高速素子を用いると、各
シフトレジスタに与えられるロードパルスおよびクロッ
クパルスに遅延を生じ、誤動作の発生原因となり、不安
定な装置になるという欠点があった。
それゆえに、この発明の主たる目的は、シフトレジスタ
を可能な限り少なくし、シフトレジスタに与えるロード
パルスやクロックパルスが遅延することによって生じる
誤動作を少なくし、安定な動作をなし得る画像データ読
出回路を提供することである。
を可能な限り少なくし、シフトレジスタに与えるロード
パルスやクロックパルスが遅延することによって生じる
誤動作を少なくし、安定な動作をなし得る画像データ読
出回路を提供することである。
問題点を解決するための手段
この発明は第１の方向に複数ビットおよび第１の方向に
直交する第２の方向に複数ビットで１フレームが構成さ
れるｌｉ！ｉｉ像データを記憶するフレームメモリと、
フレームメモリから読出される第１の方向に？ａ敗ビッ
トの画像データを或るビット数で分割したとき、それぞ
れの分割された各ビットの画像データを一時記憶するレ
ジスタと、各レジスタに一時記憶された画像データを時
分υｊ的にシフトして、順次ビット直タリの画像データ
に変換するシフトレジスタとから構成される。
直交する第２の方向に複数ビットで１フレームが構成さ
れるｌｉ！ｉｉ像データを記憶するフレームメモリと、
フレームメモリから読出される第１の方向に？ａ敗ビッ
トの画像データを或るビット数で分割したとき、それぞ
れの分割された各ビットの画像データを一時記憶するレ
ジスタと、各レジスタに一時記憶された画像データを時
分υｊ的にシフトして、順次ビット直タリの画像データ
に変換するシフトレジスタとから構成される。
作用
この発明では、フレームメモリから読出される複数ビッ
トの画像データを一時記憶回路に一時記憶し、各一時記
憶回路に記憶された画象データを時分割的にシフトして
ビット直列の画像データに変換するようにしてシフトレ
ジスタの数を少なくし、？！！数のシフトレジスタを用
いた場合に比べて、ロードパルスやクロックパルスが遅
延することなく、安定な動作でフレームメモリからの画
像データを読出すことができるようにするものである。
トの画像データを一時記憶回路に一時記憶し、各一時記
憶回路に記憶された画象データを時分割的にシフトして
ビット直列の画像データに変換するようにしてシフトレ
ジスタの数を少なくし、？！！数のシフトレジスタを用
いた場合に比べて、ロードパルスやクロックパルスが遅
延することなく、安定な動作でフレームメモリからの画
像データを読出すことができるようにするものである。
実施例
第１図はこの発明の一実施例のブロック図である。まず
、第１図を参照して、構成について説明する。フレーム
メモリ８の出力には４個の８ビツトラツチ１０１ないし
１０４が接ＶＣされる。これΔ らのラッチ１０１ないし１０４はフレームメモリ８から
読出される３２ビツトの画像データを４つに分割した場
合に、８ピツトずつ一時記憶する一時記憶回路を構成す
る。これらのラッチ１０１ないし１０４には共通的にラ
ッチ信号が与えられるとと６に、それぞれのラッチ１０
１ないし１０４から出力の導出を可能にするための出力
イネーブル信号が与えられる。そして、ラッチ１０１な
いし１０４の出力は共通的にシフトレジスタ１０５に接
続される。シフトレジスタ１０５にはロードパルスとク
ロックパルスが与えられる。
、第１図を参照して、構成について説明する。フレーム
メモリ８の出力には４個の８ビツトラツチ１０１ないし
１０４が接ＶＣされる。これΔ らのラッチ１０１ないし１０４はフレームメモリ８から
読出される３２ビツトの画像データを４つに分割した場
合に、８ピツトずつ一時記憶する一時記憶回路を構成す
る。これらのラッチ１０１ないし１０４には共通的にラ
ッチ信号が与えられるとと６に、それぞれのラッチ１０
１ないし１０４から出力の導出を可能にするための出力
イネーブル信号が与えられる。そして、ラッチ１０１な
いし１０４の出力は共通的にシフトレジスタ１０５に接
続される。シフトレジスタ１０５にはロードパルスとク
ロックパルスが与えられる。
第２図は第１図の動作を説明するためのタイミング図で
ある。次に、第１図および第２図を参照して、この発明
の一実施例の具体的な動作について説明する。フレーム
メモリ８から第２図＜ａ ＞に示す３２ビツトの画像デ
ータａが読出されると、ラッチ１０１ないし１０４は第
２図（ｂ）に示すラッチ信号すによって画像データを８
ピツトずつ一時記憶する。このとき、ラッチ１０１ない
し１０４は出力イネーブル信号Ｃないし「が与えられな
い限り、画像データを出力しない。出力イネーブル信号
Ｃないしｆは第２図（Ｃ）ないしく「）に示すように時
分割的にラッチ１０１ないし１０４に与えられる。した
がって、ラッチ１０１は第２図（Ｃ）に示す出力イネー
ブル信号Ｃが与えられると、それまでに一時記憶してい
た８ピツトの画像データをシフトレジスタ１０５に与え
る。同様にして、ラッチ１０２．１０：ｌ１５よび１０
４は、それぞれ出力イネーブル信号ｄ、ｅ、ｆが与えら
れるとそれぞれがラッチしていた８ピツトの画像データ
を時分割的にシフトレジスタ１０５に与える。シフトレ
ジスタ１０５には第２図（ｂ）に示すロードパルスｇに
従って、各ラッチ１０１ないし１０４からの出力をロー
ドする。そして、シフトレジスタ１０５は第２図（ｈ）
に示すクロックパルスｈに従って、各ラッチ１０１ない
し１０４から出力された画像データを８ピツトずつ順次
シフトし、ビット直列の画像データとして出力する。
ある。次に、第１図および第２図を参照して、この発明
の一実施例の具体的な動作について説明する。フレーム
メモリ８から第２図＜ａ ＞に示す３２ビツトの画像デ
ータａが読出されると、ラッチ１０１ないし１０４は第
２図（ｂ）に示すラッチ信号すによって画像データを８
ピツトずつ一時記憶する。このとき、ラッチ１０１ない
し１０４は出力イネーブル信号Ｃないし「が与えられな
い限り、画像データを出力しない。出力イネーブル信号
Ｃないしｆは第２図（Ｃ）ないしく「）に示すように時
分割的にラッチ１０１ないし１０４に与えられる。した
がって、ラッチ１０１は第２図（Ｃ）に示す出力イネー
ブル信号Ｃが与えられると、それまでに一時記憶してい
た８ピツトの画像データをシフトレジスタ１０５に与え
る。同様にして、ラッチ１０２．１０：ｌ１５よび１０
４は、それぞれ出力イネーブル信号ｄ、ｅ、ｆが与えら
れるとそれぞれがラッチしていた８ピツトの画像データ
を時分割的にシフトレジスタ１０５に与える。シフトレ
ジスタ１０５には第２図（ｂ）に示すロードパルスｇに
従って、各ラッチ１０１ないし１０４からの出力をロー
ドする。そして、シフトレジスタ１０５は第２図（ｈ）
に示すクロックパルスｈに従って、各ラッチ１０１ない
し１０４から出力された画像データを８ピツトずつ順次
シフトし、ビット直列の画像データとして出力する。
発明の効果
以上のように、この発明によれば、フレームメモリから
読出された複数ビットの画像データを或るビット数ずつ
一時記憶回路に一時記憶し、各一時記憶回路に一時記憶
された画像データをシフトレジスタに与えて時分割的に
シフトし、それによってビット直列の画像データに変換
するようにしたので、シフトレジスタの数を少なくする
ことができ、従来のように複数のシフトレジスタを用い
ることによる各素子間のタイミングの遅延による誤動作
を少な、クシて安定した装置を得ることができる。しか
も、ＥＣＬ素子は一般に高師であるが、シフトレジスタ
の数を少なくしたことによってコストの低減を図ること
ができる。
読出された複数ビットの画像データを或るビット数ずつ
一時記憶回路に一時記憶し、各一時記憶回路に一時記憶
された画像データをシフトレジスタに与えて時分割的に
シフトし、それによってビット直列の画像データに変換
するようにしたので、シフトレジスタの数を少なくする
ことができ、従来のように複数のシフトレジスタを用い
ることによる各素子間のタイミングの遅延による誤動作
を少な、クシて安定した装置を得ることができる。しか
も、ＥＣＬ素子は一般に高師であるが、シフトレジスタ
の数を少なくしたことによってコストの低減を図ること
ができる。
第１図はこの発明の一実施例のブロック図である。第２
図は第１図の動作を説明するためのタイミング図である
。第３図はこの発明の背景となるＣＲＴディスプレイ装
置の全体の構成を示すブロック図である。第４図は第３
図に示したビデオコントロール部の要部を示すブロック
図である。 図において、８はフレームメモリ、１ｏ１ないし１０４
はラッチ、１０５はシフトレジスタを示す。
図は第１図の動作を説明するためのタイミング図である
。第３図はこの発明の背景となるＣＲＴディスプレイ装
置の全体の構成を示すブロック図である。第４図は第３
図に示したビデオコントロール部の要部を示すブロック
図である。 図において、８はフレームメモリ、１ｏ１ないし１０４
はラッチ、１０５はシフトレジスタを示す。
Claims (1)
- 【特許請求の範囲】 ラスタスキャン方式のＣＲＴディスプレイ装置において
、 第１の方向に複数ビットおよび前記第１の方向に直交す
る第２の方向に複数ビットで１フレームが構成される画
像データを記憶し、前記第１の方向の複数ビットのデー
タを前記第２の方向に順次出力するフレームメモリ、 それぞれが前記フレームメモリの出力に接続され、前記
第１の方向の複数ビットの画像データを或るビット数で
分割したとき、それぞれの分割された各ビットの画像デ
ータを一時記憶するレジスタ、および 前記或るビット数のストア領域を含み、前記各レジスタ
にそれぞれ一時記憶された画像データを時分割的にシフ
トして、順次ビット直列の画像データに変換するシフト
レジスタを備えた、画像データ読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512684A JPS6172331A (ja) | 1984-09-17 | 1984-09-17 | 画像デ−タ読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512684A JPS6172331A (ja) | 1984-09-17 | 1984-09-17 | 画像デ−タ読出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6172331A true JPS6172331A (ja) | 1986-04-14 |
Family
ID=16335918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19512684A Pending JPS6172331A (ja) | 1984-09-17 | 1984-09-17 | 画像デ−タ読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225920A (ja) * | 1988-07-15 | 1990-01-29 | Pfu Ltd | 表示データ読出装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5069990A (ja) * | 1973-10-24 | 1975-06-11 | ||
| JPS57122483A (en) * | 1981-01-22 | 1982-07-30 | Okuma Machinery Works Ltd | Graphic display controller |
-
1984
- 1984-09-17 JP JP19512684A patent/JPS6172331A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5069990A (ja) * | 1973-10-24 | 1975-06-11 | ||
| JPS57122483A (en) * | 1981-01-22 | 1982-07-30 | Okuma Machinery Works Ltd | Graphic display controller |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225920A (ja) * | 1988-07-15 | 1990-01-29 | Pfu Ltd | 表示データ読出装置 |
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