JP2732172B2 - 映像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、映像表示装置に関
し、詳しくは、縁どりのついた文字やパターンを表示す
る機能を有する映像表示装置に関するものである。

【０００２】

【従来の技術】いわゆるテレビに代表される映像表示装
置は、映像の表示に加えて例えばチャンネル番号表示等
のための文字やパターン等のキャラクタをも表示する。
そして、このために、キャラクタ映像信号生成回路を具
備する。図４は、従来の映像表示装置のキャラクタ映像
信号生成回路部分を中心とするブロック図である。この
キャラクタ映像信号生成回路１３は、画面上に一時に表
示される全てのキャラクタコードを蓄えておくことがで
きる表示データＲＡＭ５（メモリ）を備える。

【０００３】マイクロコンピュータ１から送られて来た
キャラクタコード“Ｗ”を表示データＲＡＭ５に書込む
ために、この回路は書込みアドレスレジスタ２と書き込
みデータレジスタ３を備える（書込み回路）。さらに、
この書込みと表示データＲＡＭ５からの読出しとを制御
するために、書込み同期回路４とアドレス選択回路６を
備えている（読み書き制御回路）。書込みアドレスレジ
スタ２はマイクロコンピュータ１からの制御およびデー
タ信号Ｂを受けてアドレス信号Ａを保持する。書き込み
データレジスタ３はキャラクタコード“Ｗ”を保持しキ
ャラクタ信号Ｗ上に出力する。書込み同期回路４は書込
み同期信号Ｓを生成し、さらに、この書込み信号Ｓを受
けて、アドレス選択回路６は表示データＲＡＭ５へのア
ドレス信号Ｕを生成する。

【０００４】表示すべきキャラクタコード“Ｇ”を表示
データＲＡＭ５から読出すために、キャラクタ映像信号
生成回路１３は、垂直アドレスカウンタ１２と発振回路
１１、水平アドレスカウンタ１０とを備える。垂直アド
レスカウンタ１２は、走査線との同期をとるための垂直
同期信号Ｖと水平同期信号Ｈとを受けて行選択信号Ｒを
生成し、表示画面上の垂直方向位置を定めるための行選
択信号Ｒをアドレス選択回路６へ送出する。発振回路１
１は、水平方向走査中のタイミングをとるために、水平
同期信号Ｈを受けてこれに発振開始の位相が同期してい
るドットクロックＤを発生する。水平アドレスカウンタ
１０は、水平同期信号ＨとドットクロックＤを受けて表
示画面上の水平方向位置を定めるための桁選択信号Ｃを
生成し、アドレス選択回路６と書込み同期回路４へ桁選
択信号Ｃを送出する。

【０００５】さらに、キャラクタ信号Ｇ上に読み出され
たキャラクタコード“Ｇ”のパターンを表示するため
に、キャラクタ映像信号生成回路１３は、キャラクタジ
ェネレータ７とシリアル変換回路８とを備えている。キ
ャラクタジェネレータ７は、アドレス選択回路６で生成
されたアドレス信号Ｌとキャラクタ信号Ｇ上のキャラク
タコード“Ｇ”とを受けて１キャラクタ分のマトリック
ス状パターンの内の１行分のキャラクタパターン“Ｐ”
を生成する。

【０００６】また、シリアル変換回路８は、１行分の複
数ビットからなるキャラクタパターンをドットクロック
Ｄにより１ドットづつ順次出力する。シリアル変換回路
８は、さらに縁どりパターンを生成する回路を有してお
り、縁どりパターン“Ｙ”のついたキャラクタパターン
“Ｐ”を他の映像信号Ｅに合成してＣＲＴ９に表示する
こともできる。

【０００７】このような構成のキャラクタ映像信号生成
回路１３において、マイクロコンピュータ１から送られ
て来たキャラクタコード“Ｗ”を表示データＲＡＭ５に
書込む時の動作を説明する。表示データＲＡＭ５に書込
みたいキャラクタコード“Ｗ”をマイクロコンピュータ
１が制御およびデータ信号Ｂに従ってデータを書込みデ
ータレジスタ３に送出すると、これを受けて書込みデー
タレジスタ３はキャラクタコード“Ｗ”を保持しキャラ
クタ信号Ｗ上に出力する。

【０００８】キャラクタコード“Ｗ”を書込みたい表示
データＲＡＭ５のアドレス“Ａ”をマイクロコンピュー
タ１が制御およびデータ信号Ｂに従ってアドレスを書込
みアドレスレジスタ２に送出すると、これを受けて書込
みアドレスレジスタ２はアドレス“Ａ”を保持しアドレ
ス信号Ａ上に出力する。書込みアドレスレジスタ２がア
ドレス“Ａ”を保持し書込みデータレジスタ３がキャラ
クタコード“Ｗ”を保持していることをマイクロコンピ
ュータ１が制御およびデータ信号Ｂに従って制御信号を
書込み同期回路４に送出し書込みの準備が整っているこ
とを知らせると、これを受けて書込み同期回路４は書込
みを行わせるための書込み同期信号Ｓを出力しようとす
る。

【０００９】しかし、このとき表示データＲＡＭ５から
は、行選択信号Ｒと桁選択信号Ｃを受けたアドレス選択
回路６が生成したアドレス信号Ｕにより選択された表示
のためのキャラクタコード“Ｇ”の読出しが水平同期信
号Ｈおよび垂直同期信号Ｖに同期して行われている。こ
のため、詳細は後述するが、書込み同期回路４は、キャ
ラクタコード“Ｇ”が読出されているタイミングを避け
て、書込み同期信号Ｓを出力する。この書込み同期信号
Ｓを受けてアドレス選択回路６はアドレス信号Ａを選択
し、このアドレス信号Ａ上のアドレス“Ａ”をアドレス
信号Ｕとして表示データＲＡＭ５へ出力する。アドレス
信号Ｕとキャラクタ信号Ｗとを受けて、それに従って、
表示データＲＡＭ内のアドレス“Ａ”にキャラクタコー
ド“Ｗ”が書込まれる。

【００１０】また、表示すべきキャラクタコード“Ｇ”
を表示データＲＡＭ５から選択して読出すときの回路の
動作を説明する。垂直アドレスカウンタ１２は、垂直同
期信号Ｖを受けてカウント値が初期化され、水平同期信
号Ｈを受けてカウント値を進め、走査線の垂直方向の位
置を定めるための行選択信号Ｒを出力する。発振回路１
１は、水平同期信号Ｈを受けて発振の位相が初期化さ
れ、走査線の水平方向の走査速度に対応する周波数のド
ットクロックＤを生成し出力する。

【００１１】水平アドレスカウンタ１０は、水平同期信
号Ｈを受けてカウント値が初期化され、ドットクロック
Ｄを受けてカウント値を進め、走査線の水平方向の位置
を定めるための桁選択信号Ｃを出力する。アドレス選択
回路６は、このようにして生成された行選択信号Ｒと桁
選択信号Ｃが入力されて、表示データＲＡＭ５へのアド
レス信号Ｕとキャラクタジェネレータ７へのアドレス信
号Ｌとを、それぞれの記憶形態に応じて演算して生成し
出力する。

【００１２】表示データＲＡＭ５は、アドレス信号Ｕを
受けて、それにより指定されたアドレスに予め記憶して
いたキャラクタコード“Ｇ”を読出し、それをキャラク
タ信号Ｇとして、キャラクタジェネレータ７へ出力す
る。キャラクタジェネレータ７は、キャラクタパターン
を記憶したＲＯＭでよく、キャラクタコード“Ｇ”を受
けて、そのコードに対応する１キャラクタ分のパターン
（マトリックス状構成）を選択し、さらにアドレス信号
Ｌを受けて、１キャラクタ分のパターンの内の１行分の
キャラクタパターン“Ｐ”をパターン信号Ｐとして出力
する。

【００１３】縁どりパターンを生成するには、上下の行
のパターンも必要であり、通常は合わせて三行分のパタ
ーンを要するから、例えば、アドレス信号Ｌの値が
“Ｎ”の時に表示したいキャラクタパターン“Ｐ”を指
すとすれば、一キャラクタ分の幅を走査する時間内にア
ドレス信号Ｌの値は、“（Ｎ−１）”，“Ｎ”，“（Ｎ
＋１）”と変化し、一キャラクタ分のパターンの内の三
行分のキャラクタパターンを、順次パターン信号Ｐ上に
読出す。

【００１４】このようなことを行うために、桁選択信号
Ｃを受けたアドレス選択回路６が、１キャラクタパター
ンの幅を走査する期間をＴ０とし、このＴ０の時間をＴ
１，Ｔ２，Ｔ３，Ｔ４の４つに分割する。Ｔ１の期間に
は、アドレス選択回路６が、行選択信号Ｒと桁選択信号
Ｃとから生成する読み出しアドレス“Ｑ”を、アドレス
信号Ｕとして、表示データＲＡＭ５へ送出する。これに
より、表示データＲＡＭ５のアドレス“Ｑ”に記憶され
ているキャラクタコード“Ｇ”がキャラクタ信号Ｇ上に
読み出される。

【００１５】Ｔ２の期間には、縁どりパターン“Ｙ”を
生成するために走査対象の行“Ｎ”の隣の行のキャラク
タパターンを読出す。そこで、この期間に、アドレス選
択回路６がこのタイミングでアドレス信号Ｌに“（Ｎ−
１）”を出力する。これとキャラクタコード“Ｇ”とを
受けてキャラクタジェネレータ７はキャラクタ信号Ｐと
して“（Ｎ−１）”行目のパターンをキャラクタコード
“Ｇ”のマトリックス状パターンから読出す。

【００１６】この間、キャラクタジェネレータ７がキャ
ラクタコード“Ｇ”を使用しているので、表示データＲ
ＡＭ５からキャラクタ信号Ｇ上に読み出されているキャ
ラクタコード“Ｇ”が安定している必要がある。このた
めには、表示データＲＡＭ５の入力であるアドレス信号
Ｕが安定している必要がある。さらに、このためには、
アドレス信号Ｕを生成しているアドレス選択回路６は、
アドレス信号Ｕ上に読出しアドレス“Ｑ”を出力してい
ることが必要である。

【００１７】Ｔ３の期間には、縁どりパターン“Ｙ”の
生成および本来のキャラクタパターン“Ｐ”の表示のた
めに走査対象の行“Ｎ”の行のキャラクタパターン
“Ｐ”を読出す。そこで、この期間に、アドレス選択回
路６がこのタイミングでアドレス信号Ｌに“Ｎ”を出力
する。これとキャラクタコード“Ｇ”とを受けてキャラ
クタジェネレータ７はキャラクタ信号Ｐとして“Ｎ”行
目のパターンすなわちキャラクタパターン“Ｐ”をキャ
ラクタコード“Ｇ”のマトリックス状パターンから読出
す。

【００１８】この間も、キャラクタジェネレータ７がキ
ャラクタコード“Ｇ”を使用しているので、表示データ
ＲＡＭ５からキャラクタ信号Ｇ上に読み出されているキ
ャラクタコード“Ｇ”が安定している必要がある。この
ためには、表示データＲＡＭ５の入力であるアドレス信
号Ｕが安定している必要がある。さらに、このために
は、アドレス信号Ｕを生成しているアドレス選択回路６
は、アドレス信号Ｕ上に読出しアドレス“Ｑ”を出力し
ていることが必要である。

【００１９】Ｔ４の期間には、縁どりパターン“Ｙ”を
生成するために走査対象の行“Ｎ”の隣の行のキャラク
タパターンを読出す。そこで、この期間に、アドレス選
択回路６がこのタイミングでアドレス信号Ｌに“（Ｎ＋
１）”を出力する。これとキャラクタコード“Ｇ”とを
受けてキャラクタジェネレータ７はキャラクタ信号Ｐと
して“（Ｎ＋１）”行目のパターンをキャラクタコード
“Ｇ”のマトリックス状パターンから読出す。

【００２０】この間もやはり、キャラクタジェネレータ
７がキャラクタコード“Ｇ”を使用しているので、表示
データＲＡＭ５からキャラクタ信号Ｇ上に読み出されて
いるキャラクタコード“Ｇ”が安定している必要があ
る。このためには、表示データＲＡＭ５の入力であるア
ドレス信号Ｕが安定している必要がある。さらに、この
ためには、アドレス信号Ｕを生成しているアドレス選択
回路６は、アドレス信号Ｕ上に読出しアドレス“Ｑ”を
出力していることが必要である。

【００２１】シリアル変換回路８は、パラレルデータを
シリアルデータに変換するためのシフトレジスタを有
し、縁どりパターンの生成に要する３行分のキャラクタ
パターンを処理するために、通常は３組のシフトレジス
タを主体に構成される回路であって、複数ビットからな
るキャタクタパターン“Ｐ”および両隣の行のキャラク
タパターンをパラレルにラッチし、ドットクロックＤを
受けて、キャラクタパターン“Ｐ”および生成した縁ど
りパターン“Ｙ”とを、１ドットづつシリアルに出力す
る。

【００２２】このようにしてキャラクタ映像信号生成回
路１３により生成されて１ドットづつ順次出力される映
像信号は、通常は他の映像信号Ｅと合成されて、ＣＲＴ
９に表示される。ここで、概要のみ前述の書込み同期回
路４ついて詳述する。上述の如く、表示画面に表示中に
はキャラクタ信号Ｇの状態が安定していなければならな
い。ところが、表示データＲＡＭ５がキャラクタコード
“Ｇ”を出力している時に、アドレス信号Ｕに書込みの
ためのアドレス信号Ａを選択し出力すると、キャラクタ
信号Ｇ上のキャラクタコードが不定になる。その不定な
キャラクタコードにより指定されて、キャラクタジェネ
レータ７が出力するパターン信号Ｐ上のキャラクタパタ
ーンも不定になる。

【００２３】その結果パターンの一部が本来表示される
べきものでないものになるために、画面に不所望なチラ
ツキが現れてしまう。表示中のキャラクタ信号Ｇの状態
を安定させてこのような不都合を回避すべく、従来の書
込み同期回路４は、表示データＲＡＭからの読出しが行
われることのない、走査線の水平帰線時間および垂直帰
線時間の期間（いわゆる無効画面の期間）においてのみ
書込み同期信号Ｓを出力するように構成されており、こ
れによって、画面のチラツキが防止されている。

【００２４】

【発明が解決しようとする課題】しかし、従来の構成の
映像表示装置では、表示データＲＡＭへの書込みを無効
画面の期間を利用して行っており、データの転送速度や
タイミングが限定される。このため、表示画面の更新が
遅く、マイクロコンピュータの処理も待たされてしま
う。また、一文字分の走査時間内に、表示データＲＡＭ
からの読出しとキャラクタジェネレータへの複数回のア
クセスとを行っている。しかも、この時間は映像信号の
走査速度によって規定されており、これを任意に変更す
る訳にはいかない。このため、この走査期間がさらに分
割された時間内で動作できるように、表示データＲＡＭ
とキャラクタジェネレータは高速のものしか使用できな
い。

【００２５】これに対し、前者の書込みタイミングにつ
いては、表示データＲＡＭ５とキャラクタジェネレータ
７との間にコードデータラッチ２５を設けることにより
（図３参照）、キャラクタジェネレータからの読出し時
に書込みも行えるという発明が、同一出願人の特許出願
番号3-174400の出願で開示されて、対処がなされている
が、後者については対処されていない。このため、高性
能ではあっても高価な素子を必要とするので問題であ
る。この発明の目的は、このような従来技術の問題点を
解決するためのものであって、縁どり表示が可能であっ
て、有効画面の走査中にもメモリへの書込みができて、
しかも画面にチラツキが現れることのない映像表示装置
を、比較的低速のメモリやキャラクタジェネレータを用
いて実現することである。

【００２６】

【課題を解決するための手段】この目的を達成するため
のこの発明の映像表示装置の構成は、従来の構成の回路
に、複数のコードデータラッチを設け、これらのコード
データラッチが、交互に又は順次に、メモリから読み出
されたキャラクタコードを一旦受けて保持し、この保持
しているキャラクタコードをキャラクタジェネレータへ
出力する。さらに書込み同期回路は、前記コードデータ
ラッチの何れもが前記メモリからのキャラクタコードを
受け取っていない時には、マイクロコンピュータからの
制御信号を受けると、書込み同期信号を出力する。そし
て、前記キャラクタジェネレータからのキャラクタパタ
ーン発生と、前記メモリへの書込み又は前記メモリから
の読出しとが、並行して行われるものである

【００２７】具体的には、表示対象のキャラクタコード
を記憶するメモリと、このメモリに書込むキャラクタコ
ードを保持する書込み回路と、前記メモリから読み出さ
れたキャラクタコードを受けて対応するマトリックス状
パターンを選択しさらにこのマトリックス状パターン内
のアドレスを受けて前記マトリックス状パターンから対
応する１行分のキャラクタパターンを選択して出力する
キャラクタジェネレータと、を有し、前記キャラクタパ
ターンに縁どりして表示画面上に表示することができる
映像表示装置において、受けたキャラクタコードを交互
にラッチして出力する第１，第２のラッチ回路と、前記
表示画面上の垂直位置を定める行選択信号と水平位置を
定める桁選択信号とを受け、前記垂直位置に対応した第
１のアドレスと前記縁どりをするために必要な第２のア
ドレスとを前記マトリックス状パターン内のアドレスと
して順次に発生し、前記垂直位置と前記水平位置とに対
応して選択されるキャラクタコードを前記第１，第２の
アドレスの発生時間内に前記メモリから読出して前記第
１，第２のラッチ回路へ出力し、前記第１，第２のラッ
チ回路のうちこの読み出されたキャラクタコードのラッ
チをしない方のラッチ回路を指定する選択信号が前記第
１，第２のアドレスの発生時間に亙って出力され、前記
第１，第２のアドレスの発生時間のうちで前記メモリか
らの読出しを行っていないときに前記書込み回路が前記
メモリに書込むべきキャラクタコードを保持していれば
この書込むべきキャラクタコードが前記メモリに書込ま
れる読み書き制御回路と、前記選択信号を受けこの選択
信号により指定されたラッチ回路が保持するキャラクタ
コードを選択して前記キャラクタジェネレータに出力す
るセレクタと、を備え、前記キャラクタジェネレータか
らのキャラクタパターン発生と、前記メモリへの書込み
又は前記メモリからの読出しとが、並行して行われるも
のである。

【００２８】

【作用】以上のような構成によれば、従来の映像表示装
置と異なるのは、有効画面の１行の走査の中の１キャラ
クタ分の走査期間内にも、メモリからの読出しの他にメ
モリへの書込みが可能なタイミングが存在することと、
これらの読出し書込みとキャラクタジェネレータからの
縁どりのための複数回のキャラクタパターン発生とが並
行して行われることである。これにより、キャラクタジ
ェネレータからのキャラクタパターン発生を間断なく行
うことができ、しかも、有効画面の走査中にもメモリへ
の書込みを行うことができる。

【００２９】具体的には、１キャラクタパターンの幅を
走査する期間の間に、縁どりパターンを生成するために
キャラクタパターンの読出しが複数回おこなわれるが、
この期間ではキャラクタジェネレータに与えるキャラク
タコードが同一のものであることに着目すると、表示デ
ータＲＡＭ等のメモリから読出したキャラクタコードを
コードデータラッチがラッチしておけば、メモリからの
読出しは一回でよく、キャラクタジェネレータがコード
データラッチからのキャラクタコードを受けてキャラク
タパターンの読出しを行っている時はメモリの出力が何
であってもよい。よって、このタイミングであればメモ
リへの書込みを行っても画面に不所望なチラツキが現れ
ることがない。

【００３０】また、一方のコードデータラッチがメモリ
からのキャラクタコードを受け取っているときでも、キ
ャラクタジェネレータは、他方のコードデータラッチが
既にラッチし終えて保持しているキャラクタコードを受
けて、キャラクタパターンの発生を継続して行うことが
できる。したがって、キャラクタジェネレータからのキ
ャラクタパターンの読出しは、メモリからの読出し書込
みの終了を待っている必要がなくなり、間断なく行うこ
とが可能である。これにより、待ち合わせのためにしか
使われないタイミングが不要となり、その分、キャラク
タジェネレータやメモリがゆっくりと動作しても間に合
うことになる。

【００３１】

【実施例】以下、この発明の一実施例について、図面を
参照して詳細に説明する。図１は、この発明の一実施例
の映像表示装置のキャラクタ映像信号生成回路部分を中
心とするブロック図であり、従来例を示す図４に対応す
るものである。図２（ａ）は、キャラクタパターンと、
上下左右のドットを囲む縁どりパターンの一例である。
図２（ｂ）は、コードデータラッチ周りの信号の関係を
説明するためのタイミングテーブルである。

【００３２】この実施例における映像表示装置のキャラ
クタ映像信号生成回路３３の構成は、従来例の構成を示
す図４のものに対し、新たにコードデータラッチ２５，
２６とセレクタ２７が設けられ、さらに、アドレス選択
回路６が選択信号Ｑをも出力するように改良されアドレ
ス選択回路６０となったものである。コードデータラッ
チ２５は、コードデータラッチ２６と共に交互に、表示
データＲＡＭ５から読み出されたキャラクタ信号Ｇ上の
キャラクタコード“Ｇ”を受けて保持する。そして、こ
のキャラクタコード“Ｇ”を、コードデータラッチ２５
はキャラクタ信号Ｆ’として、コードデータラッチ２６
はキャラクタ信号Ｆ”として、セレクタ２７へ出力す
る。

【００３３】セレクタ２７は、これらのキャラクタ
Ｆ’，Ｆ”の何れか一方の安定している方を選択信号Ｑ
に応じて選択し、それをキャラクタ信号Ｆとして、キャ
ラクタジェネレータ７へ出力する。書込み同期回路２４
は、コードデータラッチ２５及びコードデータラッチ２
６の何れもがキャラクタ信号Ｇを受け取っていない時に
は、マイクロコンピュータ１からの制御およびデータ信
号Ｂに従って制御信号を受けると、書込み同期信号Ｓを
出力する。

【００３４】以上のような構成の下では、キャラクタパ
ターンのそれぞれの表示の時間内においても、表示デー
タＲＡＭ５への書込みができることと、キャラクタジェ
ネレータからのキャラクタパターンの読出しが間断なく
できることとを、図２のタイミングテーブルを参照しな
がら詳細に説明する。従来例と同様に１キャラクタパタ
ーンの幅を走査する期間をＴ０とするが、従来例とは異
なりこのＴ０の時間がＴ１，Ｔ２，Ｔ３の３つに分割さ
れる。

【００３５】先ず、直前のＴ０期間内のＴ３の期間にお
いて、アドレス選択回路６０が、行選択信号Ｒと桁選択
信号Ｃとから生成する読み出しアドレス“Ｑ”を、アド
レス信号Ｕとして、表示データＲＡＭ５へ送出する。こ
れにより、表示データＲＡＭ５のアドレス“Ｑ”に記憶
されているキャラクタコード“Ｇ”がキャラクタ信号Ｇ
として読み出される。そして、表示データＲＡＭ５の出
力を代行するために、コードデータラッチ２５が、桁選
択信号Ｃの１ビットをクロック信号として受けて、この
キャラクタコード“Ｇ”を受け取って保持する。

【００３６】次に、今回のＴ０期間内のＴ１の期間に
は、アドレス選択回路６０によりコードデータラッチ２
５を選択すべき選択信号Ｑが生成されセレクタ２７に送
出される。これにより、表示データＲＡＭ５の代わりに
コードデータラッチ２５が保持するキャラクタコード
“Ｇ”が、キャラクタ信号Ｆ’，キャラクタ信号Ｆとし
てキャラクタジェネレータに送出される。また、縁どり
パターン“Ｙ”を生成するためには走査対象の行“Ｎ”
の隣の行のキャラクタパターンを読出す必要がある。そ
こで、この期間に、アドレス選択回路６０がこのタイミ
ングでアドレス信号Ｌに“（Ｎ−１）”を生成し出力す
る。これを受けてキャラクタジェネレータ７はパターン
信号Ｐとして“（Ｎ−１）”行目のキャラクタパターン
をキャラクタコード“Ｇ”の１キャラクタ分のマトリッ
クス状パターンから読出す。

【００３７】この間、表示データＲＡＭ５が拘束されて
いないので、書込み同期回路２４は、マイクロコンピュ
ータ１から制御およびデータ信号Ｂに従って制御信号を
受け取っていると、書込み同期信号Ｓを出力している。
そこで、このタイミングＴ１期間において、この信号Ｓ
を受けてアドレス選択回路６０は、アドレス信号Ｕにア
ドレス信号Ａ上のアドレス“Ａ１”を選択して出力す
る。これにより、表示データＲＡＭ５にキャラクタ信号
Ｗ上のキャラクタコード“Ｗ１”が書込まれる。これに
より、有効画面の表示期間内であってもメモリへの書込
みが可能となり、しかも、キャラクタジェネレータから
の読出しとの並行処理も可能である。

【００３８】続くＴ２の時間にも、表示データＲＡＭ５
の代わりにコードデータラッチ２５が保持するキャラク
タコード“Ｇ”が選択されてキャラクタ信号Ｆ’，Ｆと
して出力される。この期間にあっては、アドレス選択回
路６０はアドレス信号Ｌに“Ｎ”を出力する。これを受
けてキャラクタジェネレータ７はパターン信号Ｐとして
“Ｎ”行目のキャラクタパターン“Ｐ”をキャラクタコ
ード“Ｇ”の１キャラクタ分のマトリックス状パターン
から読出す。

【００３９】この間にも、表示データＲＡＭ５が拘束さ
れていないので、書込み同期回路２４は、マイクロコン
ピュータ１から制御およびデータ信号Ｂに従って制御信
号を受け取ると、書込み同期信号Ｓを出力する。そこ
で、このタイミングＴ２期間において、この信号Ｓを受
けてアドレス選択回路６０は、アドレス信号Ｕにアドレ
ス信号Ａ上のアドレス“Ａ２”を選択して出力する。こ
れにより、表示データＲＡＭ５にキャラクタ信号Ｗ上の
キャラクタコード“Ｗ２”が書込まれる。これにより、
この有効画面の表示期間内にもメモリ書込みとキャラク
タジェネレータからの読出しとの並行処理が可能であ
る。

【００４０】着目しているＴ０期間内の最後のＴ３の期
間にも、やはりコードデータラッチ２５が保持するキャ
ラクタコード“Ｇ”がキャラクタ信号Ｆ’，Ｆとして出
力される。そして、縁どりパターン“Ｙ”を生成するた
めには走査対象の行“Ｎ”の隣の行のキャラクタパター
ンを読出す必要があり、この期間には、アドレス選択回
路６０がこのタイミングでアドレス信号Ｌに“（Ｎ＋
１）”を生成し出力する。これを受けてキャラクタジェ
ネレータ７はパターン信号Ｐとして“（Ｎ＋１）”行目
のキャラクタパターンをキャラクタコード“Ｇ”の１キ
ャラクタ分のマトリックス状パターンから読出す。

【００４１】さらに、このＴ３の期間には、表示データ
ＲＡＭ５がキャラクタ信号Ｆについては拘束されていな
いので、アドレス選択回路６０が、行選択信号Ｒと桁選
択信号Ｃとから生成する読み出しアドレス“Ｑ’”を、
アドレス信号Ｕとして、表示データＲＡＭ５へ送出す
る。そして、表示データＲＡＭ５のアドレス“Ｑ’”に
記憶されているキャラクタコード“Ｈ”がキャラクタ信
号Ｇとして読み出される。また、この期間には、コード
データラッチ２６も拘束されていない。

【００４２】そこで、表示データＲＡＭ５の出力を代行
するために、コードデータラッチ２６が、桁選択信号Ｃ
の１ビットをクロック信号として受けて、このキャラク
タコード“Ｈ”を受け取って保持する。このキャラクタ
コード“Ｈ”は、次のＴ０期間において、選択信号Ｑに
応じてセレクタ２７により選択されて用いられることに
なる。よって、有効画面のこの表示期間内には、メモリ
からの次のＴ０期間のためのキャラクタコードの読出し
とキャラクタジェネレータからの読出しとを、並行して
処理することができる。

【００４３】このように、この発明の回路にあっては、
キャラクタジェネレータ７が受けるキャラクタコード
“Ｇ”を、表示データＲＡＭ５が直接出力し続けるので
はなく、それに代わってコードデータラッチ２５，２６
が交互に保持し出力している。そして、セレクタ２７に
より安定している方のコードデータラッチの保持するキ
ャラクタコードがキャラクタジェネレータ７に送出され
る。これにより、この間、表示データＲＡＭ５の出力が
不定であっても、キャラクタジェネレータ７が受けるキ
ャラクタ信号Ｆ上のキャラクタコード“Ｇ”は安定して
おり、画面にチラツキが現れることがない。しかも、キ
ャラクタジェネレータ７からの読出しが間断なく行え
る。

【００４４】したがって、無効画面（走査線の水平帰線
時間および垂直帰線時間）の走査期間に加え、有効画面
の走査期間であっても、キャラクタジェネレータ７から
の読出し期間Ｔ１，Ｔ２には、すなわち約２／３の時間
において、マイクロコンピュータ１から表示データＲＡ
Ｍ５への書込みが可能である。そこで、データ転送のた
めにマイクロコンピュータが長時間待つ必要がなく、効
率よくデータ転送が行なえて素早く画面更新ができる。

【００４５】さらに、キャラクタジェネレータ７からの
読出し期間Ｔ３には、すなわち残りの約１／３の時間に
おいて、次の表示期間Ｔ０のためのキャラクタコードの
読出しが行える。つまり、表示データＲＡＭへのアクセ
スとキャラクタジェネレータへのアクセスとが完全並行
して行える。このパイプライン化により、表示データＲ
ＡＭ，キャラクタジェネレータへのアクセスサイクルタ
イムは、従来（Ｔ０／４）しかなかったのが、（Ｔ０／
３）と長くなり、その分だけ低速の素子でも間に合わせ
ることができる。

【００４６】以上、この発明の特徴である、有効画面の
走査期間内での書込みについて説明してきたが、その他
の動作については、従来例と同様である。なお、キャラ
クタコードには、ＪＩＳやＡＳＣＩＩコード等に規定さ
れる符号コードに限らず、色情報，点滅情報等が付随し
ていてもよい。また、この発明の特徴は縁どりパターン
を生成するために必要な読み取りの時間を利用すること
にあるので、この発明の構成は、単なるキャラクタのみ
の表示装置のキャラクタ映像信号生成回路に限らず、縁
どりのついた文字やタイトル等をスーパーインポーズす
るテレビやＶＴＲ，ビデオカメラ，レーザディスク等の
映像表示装置のキャラクタ映像信号生成回路などにも適
用が可能である。

【００４７】

【発明の効果】以上の説明のとおり、この発明の映像表
示装置にあっては、簡易な回路の追加により、無効画面
の走査期間に加えて有効画面の走査中であっても、マイ
クロコンピュータからのデータを画面がチラツクことな
く表示データＲＡＭに書込こむことができ、マイクロコ
ンピュータ等を待たせずに効率よくデータ転送が行なえ
る。また、メモリのアクセスとキャラクタジェネレータ
のアクセスとのパイプライン化により、これらのアクセ
スのためのサイクルタイムを長く採ることができるので
低速の素子を採用することができる。その結果、素早く
画面更新のできる回路が安価に実現できるという効果が
ある。

【図面の簡単な説明】

【図１】この発明の一実施例の映像表示装置のキャラク
タ映像信号生成回路部分を中心とするブロック図であ
る。

【図２】映像表示装置におけるキャラクタパターンとこ
れから生成されて上下左右のドットを囲む縁どりパター
ンの一例（ａ）と、この発明の映像表示装置の特徴であ
るコードデータラッチ周りの信号の関係を説明するため
のタイムテーブル（ｂ）である。

【図３】既出願の映像表示装置の特にキャラクタ映像信
号生成回路部分のブロック図である。

【図４】従来の映像表示装置の特にキャラクタ映像信号
生成回路部分のブロック図である。

【符号の説明】

１ マイクロコンピュータ ２ 書込みアドレスレジスタ ３ 書込みデータレジスタ ４ 書込み同期回路 ５ 表示データＲＡＭ ６ アドレス選択回路 ７ キャラクタジェネレータ ８ シリアル変換回路 ９ ＣＲＴ １０ 水平アドレスカウンタ １１ 発振回路 １２ 垂直アドレスカウンタ １３ キャラクタ映像信号生成回路 ２３ キャラクタ映像信号生成回路 ２４ 書込み同期回路 ２５ コードデータラッチ ２６ コードデータラッチ ２７ セレクタ ３３ キャラクタ映像信号生成回路 ６０ アドレス選択回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】表示対象のキャラクタコードを記憶するメ
   モリと、このメモリに書込むキャラクタコードを保持す
   る書込み回路と、前記メモリから読み出されたキャラク
   タコードを受けて対応するマトリックス状パターンを選
   択しさらにこのマトリックス状パターン内のアドレスを
   受けて前記マトリックス状パターンから対応する１行分
   のキャラクタパターンを選択して出力するキャラクタジ
   ェネレータと、を有し、前記キャラクタパターンに縁ど
   りして表示画面上に表示することができる映像表示装置
   において、 受けたキャラクタコードを交互にラッチして出力する第
   １，第２のラッチ回路と、 前記表示画面上の垂直位置を定める行選択信号と水平位
   置を定める桁選択信号とを受け、前記垂直位置に対応し
   た第１のアドレスと前記縁どりをするために必要な第２
   のアドレスとを前記マトリックス状パターン内のアドレ
   スとして順次に発生し、前記垂直位置と前記水平位置と
   に対応して選択されるキャラクタコードを前記第１，第
   ２のアドレスの発生時間内に前記メモリから読出して前
   記第１，第２のラッチ回路へ出力し、前記第１，第２の
   ラッチ回路のうちこの読み出されたキャラクタコードの
   ラッチをしない方のラッチ回路を指定する選択信号が前
   記第１，第２のアドレスの発生時間に亙って出力され、
   前記第１，第２のアドレスの発生時間のうちで前記メモ
   リからの読出しを行っていないときに前記書込み回路が
   前記メモリに書込むべきキャラクタコードを保持してい
   ればこの書込むべきキャラクタコードが前記メモリに書
   込まれる読み書き制御回路と、 前記選択信号を受けこの選択信号により指定されたラッ
   チ回路が保持するキャラクタコードを選択して前記キャ
   ラクタジェネレータに出力するセレクタと、 を備え、前記キャラクタジェネレータからのキャラクタ
   パターン発生と、前記メモリへの書込み又は前記メモリ
   からの読出しとが、並行して行われることを特徴とする
   映像表示装置。