JPS60225888A - ラスタスキヤン型図形表示装置 - Google Patents
ラスタスキヤン型図形表示装置Info
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- JPS60225888A JPS60225888A JP59082445A JP8244584A JPS60225888A JP S60225888 A JPS60225888 A JP S60225888A JP 59082445 A JP59082445 A JP 59082445A JP 8244584 A JP8244584 A JP 8244584A JP S60225888 A JPS60225888 A JP S60225888A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は゛、コンピュータによる図形情報処理システ
ムで使われるラスクスキャン型図形表示装置に関するも
のである。
ムで使われるラスクスキャン型図形表示装置に関するも
のである。
従来例の構成とその問題点
近年、プリント基板の設計２機構設計、グラフィックデ
ザインなどの図形情報を処理する分野では、Ｃｏｍｐｕ
ｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ ／ Ｃｏｍｐｕｔ
ｅｒ ＡｉｄｅｄＭａｎｕｆａｃｔｕｒｉｎｇ （以下
ＣＡＤ／ＣＡＭと略す）など、コンピュータの高速大容
量情報処理能力を利用した図形情報処理システムの普及
が著しくなっている。
ザインなどの図形情報を処理する分野では、Ｃｏｍｐｕ
ｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ ／ Ｃｏｍｐｕｔ
ｅｒ ＡｉｄｅｄＭａｎｕｆａｃｔｕｒｉｎｇ （以下
ＣＡＤ／ＣＡＭと略す）など、コンピュータの高速大容
量情報処理能力を利用した図形情報処理システムの普及
が著しくなっている。
第１図に図形情報処理システムを構成する機器の一例を
示す。第１図において、ａは図形情報の数値処理や他の
コンピュータシステム間とのデータ転送などを行なうコ
ンピュータ本体である。ｂおよびＣは図形情報などの各
種データを記憶する補助記憶装置である。ｅは図形情報
などをハードコピーするためのプロッタである。ｆは図
形情報をラスクスキャン型陰極線管（以下ＣＲＴと呼ぶ
）上に表示するラスクスキャン型図形表示装置である。
示す。第１図において、ａは図形情報の数値処理や他の
コンピュータシステム間とのデータ転送などを行なうコ
ンピュータ本体である。ｂおよびＣは図形情報などの各
種データを記憶する補助記憶装置である。ｅは図形情報
などをハードコピーするためのプロッタである。ｆは図
形情報をラスクスキャン型陰極線管（以下ＣＲＴと呼ぶ
）上に表示するラスクスキャン型図形表示装置である。
ｇはコンピュータ本体ａに対して、図形処理命令などを
与えたり、コンピュータ本体ａからの処理結果を表示し
たりするためのキャラクタ端末装置である。ｈは図形情
報を入力するためのディジタイザである。
与えたり、コンピュータ本体ａからの処理結果を表示し
たりするためのキャラクタ端末装置である。ｈは図形情
報を入力するためのディジタイザである。
こうした図形情報処理システムの利用者からは、扱う図
形情報の複雑化、情報量の増加のため、図形情報処理シ
ステムの中でも特に、図形情報をコンピュータ本体から
受取り、ＣＲＴ画面上に表示して利用者に視覚情報とし
て提供するラスクスキャン型図形表示装置に対し、表示
画素数の拡大。
形情報の複雑化、情報量の増加のため、図形情報処理シ
ステムの中でも特に、図形情報をコンピュータ本体から
受取り、ＣＲＴ画面上に表示して利用者に視覚情報とし
て提供するラスクスキャン型図形表示装置に対し、表示
画素数の拡大。
表示速度の向上９表示色数の増加などに関して、性能向
上の要求が強い。またここ数年、人間工学的見地からコ
ンピュータシステムの利用環境の見直しが進み、ラスク
スキャン型ＣＲＴを使用した表示装置に対しては、フリ
ッカの減少など、利用者の疲労を抑えるような表示装置
がめられてきている。
上の要求が強い。またここ数年、人間工学的見地からコ
ンピュータシステムの利用環境の見直しが進み、ラスク
スキャン型ＣＲＴを使用した表示装置に対しては、フリ
ッカの減少など、利用者の疲労を抑えるような表示装置
がめられてきている。
このような利用者側からの要求に応じて、最近のラスク
スキャン型図形表示装置は、表示画素数の拡大のために
画面表示用のメモリ容量を増加させたり、フリッカを減
らすためにフレーム周波数を上げるなどによる高機能化
が進んでいる。
スキャン型図形表示装置は、表示画素数の拡大のために
画面表示用のメモリ容量を増加させたり、フリッカを減
らすためにフレーム周波数を上げるなどによる高機能化
が進んでいる。
以下、図面を参照しながら従来のラスクスキャン型図形
表示装置について説明する。
表示装置について説明する。
第２図は従来のラスクスキャン型図形表示装置のブロッ
ク図を示すものである。第２図において、１は画面表示
制御信号発生器（ＣＲＴ Ｃｏｎｔｒｏｌｌｅｒ：以下
ＣＲＴＣと呼ぶ）で、タイミング発生器１０からのＣＲ
ＴＣクロックを分周して、フレームメモリ５に対し表示
アドレスを、またＣＲＴに対し画面上に画像を構成する
ために使用する垂直・水平同期信号を発生するものであ
る。ここで、表示アドレスとは、第３図に示すように、
フレームメモリ５のデータをＣＲＴ画面表示位置に対応
して順次読出し、ＣＲＴ画面上にそのデータに対応した
ドツトパターンを、データ中の１ビツトの内容が＃１“
のときはＣＲＴ画面上の１ビツトをオンし、′０＃のと
きはオフするという方法で表示するために、フレームメ
モリ５に印加するアドレスである。
ク図を示すものである。第２図において、１は画面表示
制御信号発生器（ＣＲＴ Ｃｏｎｔｒｏｌｌｅｒ：以下
ＣＲＴＣと呼ぶ）で、タイミング発生器１０からのＣＲ
ＴＣクロックを分周して、フレームメモリ５に対し表示
アドレスを、またＣＲＴに対し画面上に画像を構成する
ために使用する垂直・水平同期信号を発生するものであ
る。ここで、表示アドレスとは、第３図に示すように、
フレームメモリ５のデータをＣＲＴ画面表示位置に対応
して順次読出し、ＣＲＴ画面上にそのデータに対応した
ドツトパターンを、データ中の１ビツトの内容が＃１“
のときはＣＲＴ画面上の１ビツトをオンし、′０＃のと
きはオフするという方法で表示するために、フレームメ
モリ５に印加するアドレスである。
２は Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉ
ｔ （以下ＣＰＵと呼ぶ）であり、タイミング発生器１
０からのクロックに従って、ＣＲＴＣＩに対し垂直・水
平同期信号のタイミングパラメータなどの設定を行なっ
たり、フレームメモリ５に対して図形データの設定、修
正などのためにデータの読書きを行なったりする。
ｔ （以下ＣＰＵと呼ぶ）であり、タイミング発生器１
０からのクロックに従って、ＣＲＴＣＩに対し垂直・水
平同期信号のタイミングパラメータなどの設定を行なっ
たり、フレームメモリ５に対して図形データの設定、修
正などのためにデータの読書きを行なったりする。
３は、ＣＰＵ２からの図形データの書込み、読出しのた
めに出されるＣＰＵアドレスとＣＲＴＣｌからの表示ア
ドレスとを、前記両アドレスが同時に出力されてＣＲＴ
画面上にちらつきが生じないように、切替えてフレーム
メモリ５のアドレス入力端子に印加するためのアドレス
切替器である。
めに出されるＣＰＵアドレスとＣＲＴＣｌからの表示ア
ドレスとを、前記両アドレスが同時に出力されてＣＲＴ
画面上にちらつきが生じないように、切替えてフレーム
メモリ５のアドレス入力端子に印加するためのアドレス
切替器である。
４は、フレームメモリ５に対しＣＰＵ２が図形データを
書込むときに、ＣＰＵ２のデータバス１３とフレームメ
モリ５のデータ入力端子とを接続するためのバッファで
ある。
書込むときに、ＣＰＵ２のデータバス１３とフレームメ
モリ５のデータ入力端子とを接続するためのバッファで
ある。
５は、第３図に示すようにＣＲＴの画面上に表示する図
形の画面表示位置と１対１に対応した表示アドレスに図
形データを記憶するフレームメモリであり、データの入
力端子と出力端子が別になっている。
形の画面表示位置と１対１に対応した表示アドレスに図
形データを記憶するフレームメモリであり、データの入
力端子と出力端子が別になっている。
６は、ＣＰＵ２がフレームメモリ５の内容を読出すとき
に、ＣＰＵ２のデータバス１３とフレームメモリ５のデ
ータ出力端子とを接続するためのバッファである。
に、ＣＰＵ２のデータバス１３とフレームメモリ５のデ
ータ出力端子とを接続するためのバッファである。
７は並列直列変換器であり、フレームメモリ５から出力
される並列の図形データを、タイミング発生器１０から
のビデオクロックに従って直列データに変換するもので
ある。
される並列の図形データを、タイミング発生器１０から
のビデオクロックに従って直列データに変換するもので
ある。
８はＣＰＵ２の動作を制御するプログラムなどを記憶し
ている主記憶メモリである。９は発振器で、装置の動作
の基本となるクロックを発生する。
ている主記憶メモリである。９は発振器で、装置の動作
の基本となるクロックを発生する。
ｌＯはタイミング発生器で、発振器９より得られる前記
クロックを分周して並列直列変換器７の並列データロー
ドクロックやＣＲＴＣｌおよびＣＰ［１２の動作クロッ
クやフレームメモリ５に対する制御クロックなどを発生
する。
クロックを分周して並列直列変換器７の並列データロー
ドクロックやＣＲＴＣｌおよびＣＰ［１２の動作クロッ
クやフレームメモリ５に対する制御クロックなどを発生
する。
１１はＣＲＴＣＩから出力される表示アドレスをアドレ
ス切替器３の一方の久方端子に伝えるための表示アドレ
スバスである。１２はＣＰＵ２のアドレス出力をアドレ
ス切替器３の他の久方端子や主記憶メモリ８のアドレス
入力端子等に転送するためのアドレスバスである。１３
は、ＣＰＵ２とＣＲＴＣｌやバッファ４．主記憶メモリ
８．バッファ６などとの間で、制御パラメータや図形デ
ータやプログラムなどを転送するためのデータ・バスで
ある。
ス切替器３の一方の久方端子に伝えるための表示アドレ
スバスである。１２はＣＰＵ２のアドレス出力をアドレ
ス切替器３の他の久方端子や主記憶メモリ８のアドレス
入力端子等に転送するためのアドレスバスである。１３
は、ＣＰＵ２とＣＲＴＣｌやバッファ４．主記憶メモリ
８．バッファ６などとの間で、制御パラメータや図形デ
ータやプログラムなどを転送するためのデータ・バスで
ある。
１４は発振器９の前記基本クロックをタイミング発生器
１０で分周したものをＣＲＴＣＩの基本クロックとして
伝えるためのＣＲＴＣクロック線である。１５は、前記
ＣＲＴＣクロックと同様に、発振器９の前記基本クロッ
クをタイミング発生器１０で分周したものをＣＰＵ２に
基本クロックとして伝えるためのＣＰＵクロック線であ
る。１６は、フレームメモリ５に対し、ＣＰＵ２から図
形データを書込むときに使用するＷＲＩＴＥ信号輸であ
る。
１０で分周したものをＣＲＴＣＩの基本クロックとして
伝えるためのＣＲＴＣクロック線である。１５は、前記
ＣＲＴＣクロックと同様に、発振器９の前記基本クロッ
クをタイミング発生器１０で分周したものをＣＰＵ２に
基本クロックとして伝えるためのＣＰＵクロック線であ
る。１６は、フレームメモリ５に対し、ＣＰＵ２から図
形データを書込むときに使用するＷＲＩＴＥ信号輸であ
る。
１７は、フレームメモリ５°に対し、行アドレスを設定
するための行アドレス選択信号（Ｒｏｗ Ａｄｄｅｓｓ
５ｅｌｅｃｔ信号−以下ＲＡＳ信号と略す）を伝える
ＲＡＳ信号線である。１８は、フレームメモリ５に対し
、列アドレスを設定するための列アドレス選択信号（Ｃ
ｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｅｌｅｃｔ信号−以下
ＣＡＳ信号と略す）を伝えるＣＡＳ信号線である。
するための行アドレス選択信号（Ｒｏｗ Ａｄｄｅｓｓ
５ｅｌｅｃｔ信号−以下ＲＡＳ信号と略す）を伝える
ＲＡＳ信号線である。１８は、フレームメモリ５に対し
、列アドレスを設定するための列アドレス選択信号（Ｃ
ｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｅｌｅｃｔ信号−以下
ＣＡＳ信号と略す）を伝えるＣＡＳ信号線である。
ＲＡＳ信号およびＣＡＳ信号は、例えば、フレームメモ
リ５を構成するメモリ素子としてダイナミックＲＡ Ｍ
（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ−以下、ＤＲＡＭと略す）を使用すると、Ｄ
ＲＡＭのアドレス構成が行アドレスと列アドレスの組合
せで特定のデータビットを読書きできるようになってお
り、これら行アドレスと列アドレスを順次、ＤＲＡＭに
設定するためにＤＲＡＭに印加される信号である。
リ５を構成するメモリ素子としてダイナミックＲＡ Ｍ
（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ−以下、ＤＲＡＭと略す）を使用すると、Ｄ
ＲＡＭのアドレス構成が行アドレスと列アドレスの組合
せで特定のデータビットを読書きできるようになってお
り、これら行アドレスと列アドレスを順次、ＤＲＡＭに
設定するためにＤＲＡＭに印加される信号である。
１９は、発振器９の前記クロックに従ってタイミング発
生器１０が作るビデオクロックを伝えるためのビデオク
ロック線である。２０は、並列直列変換器７から出力さ
れるビデオ信号をＣＲＴに伝えるためのビデオ信号線で
り、上記ビデオ信号は並列直列変換器７に設定された図
形データが前記ビデオクロックに従って直列データとし
て出力されるものである。
生器１０が作るビデオクロックを伝えるためのビデオク
ロック線である。２０は、並列直列変換器７から出力さ
れるビデオ信号をＣＲＴに伝えるためのビデオ信号線で
り、上記ビデオ信号は並列直列変換器７に設定された図
形データが前記ビデオクロックに従って直列データとし
て出力されるものである。
以上のように構成されたラスクスキャン型図形表示装置
について、以下その動作を説明する。
について、以下その動作を説明する。
ＣＲＴＣｌから出力される表示アドレスが、アドレス切
替器３を介してフレームメモリ５のアドレス入力端子に
印加され、前記アドレスに対応するフレームメモリ５内
の図形データが出力される。
替器３を介してフレームメモリ５のアドレス入力端子に
印加され、前記アドレスに対応するフレームメモリ５内
の図形データが出力される。
この図形データは、並列直列変換器７によって前記ビデ
オクロックに従って並列データから直列データに変換さ
れ、ビデオ信号として出力される。
オクロックに従って並列データから直列データに変換さ
れ、ビデオ信号として出力される。
続いて、フレームメモリ５が記憶する図形データに対す
るＣＰＵ２の書込み、読出し動作について説明する。Ｃ
ＰＵ２は、アドレス切替器３を介して、フレームメモリ
５に対し、図形データの書込みや読出しを行なうための
アドレスを印加する。
るＣＰＵ２の書込み、読出し動作について説明する。Ｃ
ＰＵ２は、アドレス切替器３を介して、フレームメモリ
５に対し、図形データの書込みや読出しを行なうための
アドレスを印加する。
そして、データ書込みの場合は、バッファ４を介して前
記アドレスに対応するフレームメモリ５に対し、ＣＰＵ
２が図形データの書込みを行なう。
記アドレスに対応するフレームメモリ５に対し、ＣＰＵ
２が図形データの書込みを行なう。
一方、読出しの場合は、バッファ６を介して、前記アド
レスに対応するフレームメモリ５からＣＰＵ２が図形デ
ータを読出す。
レスに対応するフレームメモリ５からＣＰＵ２が図形デ
ータを読出す。
以上が、フレームメモリ５に記憶されている図形データ
をＣＲＴＣ２から出力される表示アドレスに従って順次
ＣＲ７画面上に表示する動作と、ＣＰＵ２がフレームメ
モリ５の必要なアドレスに対して図形データを読み書き
する動作の説明であるが、ここで、この発明において関
係しているフレームメモリ５周辺の詳細な構成と動作に
ついて、第４図および第５図を用いて説明する。
をＣＲＴＣ２から出力される表示アドレスに従って順次
ＣＲ７画面上に表示する動作と、ＣＰＵ２がフレームメ
モリ５の必要なアドレスに対して図形データを読み書き
する動作の説明であるが、ここで、この発明において関
係しているフレームメモリ５周辺の詳細な構成と動作に
ついて、第４図および第５図を用いて説明する。
第４図は第２図中のアドレス切替器３とバッファ４とフ
レームメモリ５とバッファ６と並列直列変換器７とで構
成される部分の詳細なブロック図である。第５図は第４
図中のフレームメモリ５を説明の便宜上Ｎ組（Ｎは自然
数）のメモリブロック５−１から５−Ｎまでに分割した
ときの、１個のメモリブロックの構成図である。第５図
は、メモリ素子としてデータ入力端子が１端子、データ
出力端が１端子で、入出力端子は別になっている前記Ｄ
ＲＡＭを用いている。この モリブロック１ は、８個
のＤＲＡＭで構成し、メモリブロックとしてのデータ入
出力線はそれぞれ８本ずつになっている。
レームメモリ５とバッファ６と並列直列変換器７とで構
成される部分の詳細なブロック図である。第５図は第４
図中のフレームメモリ５を説明の便宜上Ｎ組（Ｎは自然
数）のメモリブロック５−１から５−Ｎまでに分割した
ときの、１個のメモリブロックの構成図である。第５図
は、メモリ素子としてデータ入力端子が１端子、データ
出力端が１端子で、入出力端子は別になっている前記Ｄ
ＲＡＭを用いている。この モリブロック１ は、８個
のＤＲＡＭで構成し、メモリブロックとしてのデータ入
出力線はそれぞれ８本ずつになっている。
ここで、現在説明しているラスクスキャン型図形表示装
置の性能を、ＣＲＴ画面表示構成が水平方向１２８０ド
ツト、垂直方向１０２４ドツトフレーム周波数を６０１
（ｚとすると、現在のラスクスキャン型ＣＲＴの性能か
らビデオ信号の同周波数はおよそ１００ＭＨｚ必要にな
る。一般に、ＤＲＡＭは、アドレスをＲＡＳ信号および
ＣＡＳ信号によって印加して、データを読み書きした後
、再びアドレス入力が加えられるまでのサイクル時間が
約２５０ ｎ ｓ 〜４００ ｎ ｓかがる。前記ＤＲ
ＡＭにより構成されたフレームメモリ５に対しては、第
２図ＣＰＵ２からの図形データの書込み、続出しのため
の期間（以降ＣＰＵ期間とする）と、ＣＲＴ画面上に表
示するために、ＣＲＴＣ２により得られる表示アドレス
に対する図形データを読出す期間（以降ＣＲＴＣ期間と
する）の２つの期間が交互に繰返されるため、前記ＤＲ
ＡＭのサイクル時間を４００ｎｓとすると、ＣＲＴＣ２
が表示アドレスをフレームメモリ５に印加して、フレー
ムメモリ５から図形データの表示のために読出し、続い
て前記ＣＰＵ期間が入り再びＣＲＴＣ２がフレームメモ
リ５に表示アドレスを印加できるまで８００ｎｓかかる
ことになる。
置の性能を、ＣＲＴ画面表示構成が水平方向１２８０ド
ツト、垂直方向１０２４ドツトフレーム周波数を６０１
（ｚとすると、現在のラスクスキャン型ＣＲＴの性能か
らビデオ信号の同周波数はおよそ１００ＭＨｚ必要にな
る。一般に、ＤＲＡＭは、アドレスをＲＡＳ信号および
ＣＡＳ信号によって印加して、データを読み書きした後
、再びアドレス入力が加えられるまでのサイクル時間が
約２５０ ｎ ｓ 〜４００ ｎ ｓかがる。前記ＤＲ
ＡＭにより構成されたフレームメモリ５に対しては、第
２図ＣＰＵ２からの図形データの書込み、続出しのため
の期間（以降ＣＰＵ期間とする）と、ＣＲＴ画面上に表
示するために、ＣＲＴＣ２により得られる表示アドレス
に対する図形データを読出す期間（以降ＣＲＴＣ期間と
する）の２つの期間が交互に繰返されるため、前記ＤＲ
ＡＭのサイクル時間を４００ｎｓとすると、ＣＲＴＣ２
が表示アドレスをフレームメモリ５に印加して、フレー
ムメモリ５から図形データの表示のために読出し、続い
て前記ＣＰＵ期間が入り再びＣＲＴＣ２がフレームメモ
リ５に表示アドレスを印加できるまで８００ｎｓかかる
ことになる。
一方、ビデオ信号としては、周波数１００ＭＨｚ。
周期１０ｎｓで１ドツトに対応するフレームメモリ５の
１ビツトのデータを順次送る必要があるため、ＣＲＴ画
面上に表示するためのフレームメモＩ７５の読出し周期
８００ｎｓをビデオ信号周期１０ｎｓで割って、 ８００ｎｓ÷１Ｑｎｓ＝８０ から、一度に８０ビツトの図形データをフレームメモリ
５から読出し、並列直列変換器７にセントしなければな
らない。並列直列変換器７には、変換用バクロツクとし
て、ビデオ信号と同じ１０ｎｓの周期の前記ビデオクロ
ックが印加され、図形データが順次前記ビデオクロック
に従って直列データとして出力され、ビデオ信号となる
。
１ビツトのデータを順次送る必要があるため、ＣＲＴ画
面上に表示するためのフレームメモＩ７５の読出し周期
８００ｎｓをビデオ信号周期１０ｎｓで割って、 ８００ｎｓ÷１Ｑｎｓ＝８０ から、一度に８０ビツトの図形データをフレームメモリ
５から読出し、並列直列変換器７にセントしなければな
らない。並列直列変換器７には、変換用バクロツクとし
て、ビデオ信号と同じ１０ｎｓの周期の前記ビデオクロ
ックが印加され、図形データが順次前記ビデオクロック
に従って直列データとして出力され、ビデオ信号となる
。
したがって、ビデオ信号周波数１００ＭＨｚでサイクル
時間４００ｎｓのＤＲＡＭをフレームメモＩ７５のメモ
リ素子として使うとすると、少なくとも８０個のＤＲＡ
Ｍが必要となる。また、Ｄ ＲＡＭのデータ出力端子に
つながる並列直列変換器７やバッファ６も、通常は４ビ
ツトか８ビット並列処理の素子が多く、８ビツト素子を
使うとすると、並列直列変換器７およびバッファ６は、
それぞれ８０÷８−１０素子ずつ必要になる。以上から
第４図において、フレームメモリ５はメモリブロック１
０組（メモリブロック１組はＤＲＡＭ８素子で構成され
ている）、バッファ６および並列直列変換器７はそれぞ
れ１０素子（８ビツト素子とする）で構成され、第４図
中のＮは１０となる。
時間４００ｎｓのＤＲＡＭをフレームメモＩ７５のメモ
リ素子として使うとすると、少なくとも８０個のＤＲＡ
Ｍが必要となる。また、Ｄ ＲＡＭのデータ出力端子に
つながる並列直列変換器７やバッファ６も、通常は４ビ
ツトか８ビット並列処理の素子が多く、８ビツト素子を
使うとすると、並列直列変換器７およびバッファ６は、
それぞれ８０÷８−１０素子ずつ必要になる。以上から
第４図において、フレームメモリ５はメモリブロック１
０組（メモリブロック１組はＤＲＡＭ８素子で構成され
ている）、バッファ６および並列直列変換器７はそれぞ
れ１０素子（８ビツト素子とする）で構成され、第４図
中のＮは１０となる。
以上が従来例の構成および動作についての説明である。
しかしながら、上記のような構成では、使用素子数が多
く、プリント基板実装の問題、電源消費量、信頼性、コ
スト等の問題点を有していた。
く、プリント基板実装の問題、電源消費量、信頼性、コ
スト等の問題点を有していた。
発明の目的
この発明は、上記従来例の問題点を解消するもので、フ
レームメモリ５をＣＲＴ画面構成上最少限必要なメモリ
素子数で構成し、並列直列変換器などの素子数も抑える
ことにより、コストカー安く、フリッカの少ない高解像
度の画面を表示することのできるラスクスキャン型図形
表示装置を提供することを目的とする。
レームメモリ５をＣＲＴ画面構成上最少限必要なメモリ
素子数で構成し、並列直列変換器などの素子数も抑える
ことにより、コストカー安く、フリッカの少ない高解像
度の画面を表示することのできるラスクスキャン型図形
表示装置を提供することを目的とする。
発明の構成
この発明によるラスクスキャン型図形表示装置は、ニブ
ル機能をもったＤＲＡＭと、このＤＲＡＭのデータ出力
端子に接続されてデータを一定量蓄積できるデータラッ
チ素子と、このデータラッチ素子の出力端子に接続され
てデータラッチ素子からの出力データをビデオ信号に変
換する並列直列変換素子とで構成され、ＣＲＴ画面構成
上最小限のメモリ素子数で前記ラスクスキャン型図形表
示装置を構成することができるものである。
ル機能をもったＤＲＡＭと、このＤＲＡＭのデータ出力
端子に接続されてデータを一定量蓄積できるデータラッ
チ素子と、このデータラッチ素子の出力端子に接続され
てデータラッチ素子からの出力データをビデオ信号に変
換する並列直列変換素子とで構成され、ＣＲＴ画面構成
上最小限のメモリ素子数で前記ラスクスキャン型図形表
示装置を構成することができるものである。
実施例の説明
以下、この発明の一実施例について、図面を参照しなが
ら説明するが、ラスクスキャン型図形表示装置全体の構
成と、動作については、第２図の従来例の構成と動作に
ついての説明と同じであるので、この発明に関するフレ
ームメモリ周辺の詳細なブロック図の構成と動作につい
てのみ説明する。
ら説明するが、ラスクスキャン型図形表示装置全体の構
成と、動作については、第２図の従来例の構成と動作に
ついての説明と同じであるので、この発明に関するフレ
ームメモリ周辺の詳細なブロック図の構成と動作につい
てのみ説明する。
第６図がこの発明の一実施例におけるラスクスキャン型
図形表示装置のフレームメモリ周辺のブロック図を示す
ものである。第６図は、特にラスクスキャン型図形表示
装置の性能が従来例でのものと同じく、画面構成が水平
方向１２８０ドツト。
図形表示装置のフレームメモリ周辺のブロック図を示す
ものである。第６図は、特にラスクスキャン型図形表示
装置の性能が従来例でのものと同じく、画面構成が水平
方向１２８０ドツト。
垂直方向１０２４ドツトでフレーム周波数が６０Ｈｚ、
ビデオ信号が１００ＭＨｚのときのこの発明での構成例
を示しである。アドレス切替器３．バッファ４．フレー
ムメモリ５．バッファ６、並列直列変換器７および信号
線１１．１２．１３，１６゜１７．１Ｂ、１９．２０に
ついては、前記従来例の説明と同じであるので省く。た
だし、フレームメモリ５を構成するそれぞれのメモリブ
ロックは第５図のＤＲＡＭ８素子の構成と同じであるが
、ＤＲＡＭとしてはニブル機能をもったものを使用する
。
ビデオ信号が１００ＭＨｚのときのこの発明での構成例
を示しである。アドレス切替器３．バッファ４．フレー
ムメモリ５．バッファ６、並列直列変換器７および信号
線１１．１２．１３，１６゜１７．１Ｂ、１９．２０に
ついては、前記従来例の説明と同じであるので省く。た
だし、フレームメモリ５を構成するそれぞれのメモリブ
ロックは第５図のＤＲＡＭ８素子の構成と同じであるが
、ＤＲＡＭとしてはニブル機能をもったものを使用する
。
ここで、ニブル機能とは、メモリ内容を読出すためにＤ
ＲＡＭのアドレス入力端子に、行アドレスをＲＡＳ信号
で、列アドレスをＣＡＳ信号をそれぞれ印加し、データ
を読出した後、ＲＡＳ信号をＩ、ｏｗレベルのままにし
て、ＣＡＳ信号をＬｏｗレベルからＨｉｇｈレベルにし
、再びＬｏｗレベルにもどすとつぎのアドレスのデータ
が読出され、以後同じ動作を繰返すと、順次高速にデー
タを読出すことができる機能をいう。
ＲＡＭのアドレス入力端子に、行アドレスをＲＡＳ信号
で、列アドレスをＣＡＳ信号をそれぞれ印加し、データ
を読出した後、ＲＡＳ信号をＩ、ｏｗレベルのままにし
て、ＣＡＳ信号をＬｏｗレベルからＨｉｇｈレベルにし
、再びＬｏｗレベルにもどすとつぎのアドレスのデータ
が読出され、以後同じ動作を繰返すと、順次高速にデー
タを読出すことができる機能をいう。
また、画面構成上最低限必要なメモリ容量は、１２８０
ｘ１０２４＝１３１．０７２０ビツトであり、これを６
４Ｋｂｉｔ ＤＲＡＭで構成すると、 １３１０７２０＋６５５３６＝２０素子となり、この発
明ではこの数でフレームメモリ５を構成することができ
るが、説明の便宜上６４Ｋｂｉｔ ＤＲＡＭを２４素子
用いることにする。
ｘ１０２４＝１３１．０７２０ビツトであり、これを６
４Ｋｂｉｔ ＤＲＡＭで構成すると、 １３１０７２０＋６５５３６＝２０素子となり、この発
明ではこの数でフレームメモリ５を構成することができ
るが、説明の便宜上６４Ｋｂｉｔ ＤＲＡＭを２４素子
用いることにする。
したがって、フレームメモリ５を構成するメモリブロッ
ク（Ｄ ＲＡＭ ８素子で構成されている）は３組（５
−１ａ、・５−２ａ、５−３ａ）で良い。
ク（Ｄ ＲＡＭ ８素子で構成されている）は３組（５
−１ａ、・５−２ａ、５−３ａ）で良い。
つぎに、２１はデータラッチであり、第７図にデータラ
ッチ２１に用いるデータラ・ノチ素子の構成を示す。こ
のデータランチ素子（例えばＴＴＬの５Ｎ７４ＬＳ６７
０Ｘ２）は、８ビ・ノドの並列データを書込みアドレス
信号２２と書込み信号２３によって記憶するレジスタを
４個もち、前記書込み信号２３および書込みアドレス信
号２２と非同期に前記レジスタの内容を、読出しアドレ
ス信号２４と読出し信号２５によって読出すことができ
る素子である。また、この素子の出力はトライステート
出力になっており、読出し信号２５がＨｉｇｈレベルの
ときは、出力は開放状態になっている。
ッチ２１に用いるデータラ・ノチ素子の構成を示す。こ
のデータランチ素子（例えばＴＴＬの５Ｎ７４ＬＳ６７
０Ｘ２）は、８ビ・ノドの並列データを書込みアドレス
信号２２と書込み信号２３によって記憶するレジスタを
４個もち、前記書込み信号２３および書込みアドレス信
号２２と非同期に前記レジスタの内容を、読出しアドレ
ス信号２４と読出し信号２５によって読出すことができ
る素子である。また、この素子の出力はトライステート
出力になっており、読出し信号２５がＨｉｇｈレベルの
ときは、出力は開放状態になっている。
データラッチ素子は、具体的には、８ｂｉｔのデータ入
力を４個のレジスタ３０ａ〜３０ｄに共通に入力し、４
個のレジスタ３０ａ〜３０ｄの出力を読出し選択回路３
２に加え、読′出し選択回路３２の出力をトライステー
ト出力回路３３を介し８ｂｉｔのデータ出力として取出
すようになっている。４個のレジスタ３０８〜３０ｄの
どれにデータを書込むかは、書込みアドレス信号２２と
書込み信号２３によって書込み選択回路３１が選択する
。また、読出し選択回路３２は読出し選択アドレス信号
２４によってレジスタ３０３〜３０ｄの出力のうちどれ
を出力するか選択し、トライステート出力回路３３は読
出し信号によって開閉を切替える。
力を４個のレジスタ３０ａ〜３０ｄに共通に入力し、４
個のレジスタ３０ａ〜３０ｄの出力を読出し選択回路３
２に加え、読′出し選択回路３２の出力をトライステー
ト出力回路３３を介し８ｂｉｔのデータ出力として取出
すようになっている。４個のレジスタ３０８〜３０ｄの
どれにデータを書込むかは、書込みアドレス信号２２と
書込み信号２３によって書込み選択回路３１が選択する
。また、読出し選択回路３２は読出し選択アドレス信号
２４によってレジスタ３０３〜３０ｄの出力のうちどれ
を出力するか選択し、トライステート出力回路３３は読
出し信号によって開閉を切替える。
データラッチ２１は、上記構成のデータラ・ノチ素子を
３個（２１−１，２１−２，２ｌ−３）で構成され、書
込みアドレス信号２２．書込み信号２３および読出しア
ドレス信号２４は３個のデークラッチ素子２１１．２１
−２．２１−３に共通に加え、読出し信号２５は各々個
別（２５ａ。
３個（２１−１，２１−２，２ｌ−３）で構成され、書
込みアドレス信号２２．書込み信号２３および読出しア
ドレス信号２４は３個のデークラッチ素子２１１．２１
−２．２１−３に共通に加え、読出し信号２５は各々個
別（２５ａ。
２５ ｂ、２５ ｃ）に加える。
以上のような構成で、この発明の一実施例における図形
データ表示動作について、第８図を用いて説明する。同
図のＣ，ＲＴＣ期間に表示アドレスがアドレス切替器３
を介してフレームメモリ５内の各メモリブロック５−１
ａ、５−２ａ、５−３ａのアドレス入力端子に行１列ア
ドレスとして印加されると、各メモリブロック５−１ａ
、５−２ａ。
データ表示動作について、第８図を用いて説明する。同
図のＣ，ＲＴＣ期間に表示アドレスがアドレス切替器３
を介してフレームメモリ５内の各メモリブロック５−１
ａ、５−２ａ、５−３ａのアドレス入力端子に行１列ア
ドレスとして印加されると、各メモリブロック５−１ａ
、５−２ａ。
〒
５−３ａから図形データが出力され、出力された図形デ
ータは、データラッチ２１内の各データランチ素子２１
１．２１−２．２１−３のデータ入力端子に印加され、
同時にデータラッチ素子２１−１．２１−２．２１−３
に対し、前記書込みアドレス信号２２と前記書込み信号
２３が印加されると、図形データはデータラッチ素子２
１−１゜２１−２，２１３内のレジスタに記憶される。
ータは、データラッチ２１内の各データランチ素子２１
１．２１−２．２１−３のデータ入力端子に印加され、
同時にデータラッチ素子２１−１．２１−２．２１−３
に対し、前記書込みアドレス信号２２と前記書込み信号
２３が印加されると、図形データはデータラッチ素子２
１−１゜２１−２，２１３内のレジスタに記憶される。
以上のようにしてフレームメモリ５内の各メモリブロッ
ク５−１ａ、５−２ａ、５−３ａからニブル動作で順次
図形データを続出し、データラッチ素子２１−１．２１
−２．２１−３の４個のレジスタ３０ａ〜３０ｄに連続
的に図形データを記憶する。一方、データラッチ素子２
１−１．２１−２．２１−３に対して、図形データが記
憶されているレジスタ内容を読出すために、読出しアド
レス信号２４と読出し信号２５がデータラッチ２１に印
加される。読出し信号２５は、データランチ素子２１−
１．２１−２．２１−３にそれぞれ２５ａ。
ク５−１ａ、５−２ａ、５−３ａからニブル動作で順次
図形データを続出し、データラッチ素子２１−１．２１
−２．２１−３の４個のレジスタ３０ａ〜３０ｄに連続
的に図形データを記憶する。一方、データラッチ素子２
１−１．２１−２．２１−３に対して、図形データが記
憶されているレジスタ内容を読出すために、読出しアド
レス信号２４と読出し信号２５がデータラッチ２１に印
加される。読出し信号２５は、データランチ素子２１−
１．２１−２．２１−３にそれぞれ２５ａ。
２ｓｂ、２５Ｃとして印加される。第８図の期間２６で
は２５ａがＬｏｗレベルになっており、デークラッチ素
子の２１−１の出力がアクティブになり、前記データラ
ンチ素子２１−１が記憶している図形データが読出され
、並列直列変換器７に取り込まれビデオクロックに従っ
て直列データに変換され、ビデオ信号となる。つぎに期
間２７ではデータラッチ素子２１−２がまた期間２８で
はデータラッチ素子２１−３がそれぞれ選択され、上述
のようにビデオ信号が作られる。
は２５ａがＬｏｗレベルになっており、デークラッチ素
子の２１−１の出力がアクティブになり、前記データラ
ンチ素子２１−１が記憶している図形データが読出され
、並列直列変換器７に取り込まれビデオクロックに従っ
て直列データに変換され、ビデオ信号となる。つぎに期
間２７ではデータラッチ素子２１−２がまた期間２８で
はデータラッチ素子２１−３がそれぞれ選択され、上述
のようにビデオ信号が作られる。
以上のように、続出しアドレス２４の示すデータラッチ
内の各レジスタ内容がビデオ信号になると、読出しアド
レス２４がつぎのレジスタを示し、同一手順で順次ビデ
オ信号に変換され前の表示期間にフレームメモリ５から
データランチ素子に書込まれた図形データを全てビデオ
信号に変換する。
内の各レジスタ内容がビデオ信号になると、読出しアド
レス２４がつぎのレジスタを示し、同一手順で順次ビデ
オ信号に変換され前の表示期間にフレームメモリ５から
データランチ素子に書込まれた図形データを全てビデオ
信号に変換する。
そして、次のＣＲＴＣ期間に再びフレームメモリ５から
図形データがデータラッチ２１に書込まれ、同様な手順
でその図形データがビデオ信号に変換される。
図形データがデータラッチ２１に書込まれ、同様な手順
でその図形データがビデオ信号に変換される。
以上がこの発明の一実施例における図形データ表示動作
についての説明である。なお、ＣＰＵ２からフレームメ
モリ５に対する図形データの読み書き動作については、
従来例の説明と全く同じであるので省略する。
についての説明である。なお、ＣＰＵ２からフレームメ
モリ５に対する図形データの読み書き動作については、
従来例の説明と全く同じであるので省略する。
ここで、この発明の表示動作における具体的なタイミン
グ関係を考えると、フレームメモリ５のメモリブロック
は、５−１ａ、５ ２ａ、５−３ａの３組が並列になっ
ているので、図形データは８ビツトＸ３＝２４ビツト並
列に読出され、一方データラッチ素子２１−１．２１−
２．２１−３はそれぞれ８ビツトレジスタを４レジスタ
ずつもっており、データラッチ全体では２４Ｘ４＝９６
ビツトデータを表示期間中に記憶し、この９６ビツトの
データを順次並列直列変換器７でビデオ信号に変換する
。前記ビデオクロックは１０ｎｓとしているから、表示
期間中にフレームメモリ５の図形データをデータラッチ
２１に書込んでから、再びデータラッチ２１に表示用図
形データを設定するまで９６ Ｘ １０ ＝ ９６０
ｎＳの間隔がある。これは、ＤＲＡＭのサイクル時間の
関係からＣＰＵ読み書き期間と表示期間とを合わせて最
低必要な８００ｎｓ （ＤＲＡＭのサイクル時間を４０
０ｎｓとする）を越えており、この発明の構成で、従来
例での図形データ表示動作と同一の動作を行なうことが
できる。
グ関係を考えると、フレームメモリ５のメモリブロック
は、５−１ａ、５ ２ａ、５−３ａの３組が並列になっ
ているので、図形データは８ビツトＸ３＝２４ビツト並
列に読出され、一方データラッチ素子２１−１．２１−
２．２１−３はそれぞれ８ビツトレジスタを４レジスタ
ずつもっており、データラッチ全体では２４Ｘ４＝９６
ビツトデータを表示期間中に記憶し、この９６ビツトの
データを順次並列直列変換器７でビデオ信号に変換する
。前記ビデオクロックは１０ｎｓとしているから、表示
期間中にフレームメモリ５の図形データをデータラッチ
２１に書込んでから、再びデータラッチ２１に表示用図
形データを設定するまで９６ Ｘ １０ ＝ ９６０
ｎＳの間隔がある。これは、ＤＲＡＭのサイクル時間の
関係からＣＰＵ読み書き期間と表示期間とを合わせて最
低必要な８００ｎｓ （ＤＲＡＭのサイクル時間を４０
０ｎｓとする）を越えており、この発明の構成で、従来
例での図形データ表示動作と同一の動作を行なうことが
できる。
この発明の構成では、ＤＲＡＭが２４素子、バッファ６
が３素子、データランチが３素子、並列直列変換器が１
素子ですみ、ＤＲＡＭ素子の数だけでも、２４／８０＝
３／１０になっている。
が３素子、データランチが３素子、並列直列変換器が１
素子ですみ、ＤＲＡＭ素子の数だけでも、２４／８０＝
３／１０になっている。
なお、以上の説明において、データラッチ２１を構成す
る素子には、データ書込みクロックとデータ読出しクロ
ックの入力端子を有し、内部に一定量の並列ビットデー
タを蓄積でき、書込みクロックによって書込まれた順に
、書込みクロックと非同期に読出しクロックによって並
列ビットデータを読出すことができる Ｆｉｒｓｔ −
Ｉｎ Ｆｉｒｓｔ−Ｏｕｔメモリ素子を用いても全く同
様の作用および効果を有するものである。
る素子には、データ書込みクロックとデータ読出しクロ
ックの入力端子を有し、内部に一定量の並列ビットデー
タを蓄積でき、書込みクロックによって書込まれた順に
、書込みクロックと非同期に読出しクロックによって並
列ビットデータを読出すことができる Ｆｉｒｓｔ −
Ｉｎ Ｆｉｒｓｔ−Ｏｕｔメモリ素子を用いても全く同
様の作用および効果を有するものである。
さらに、データラッチ２１を構成する素子として、Ｄタ
イプフリップフロップを用いても全く同！ 様の作用お
よび効果を有するものである。
イプフリップフロップを用いても全く同！ 様の作用お
よび効果を有するものである。
発明の効果
以上のように、この発明によれば、ニブル機能を有する
ダイナミックメモリ素子と、一定量の並列データを別々
の端子から書込み読出しできるデータランチ素子とを用
いることにより、ラスクスキャン型ＣＲＴの画面構成上
必要な最小限のメモリ素子数で、フレームメモリを構成
することができ、基板実装素子数の減少、消費電力の減
少、コストの低減といった優れた効果が得られるもので
ある。
ダイナミックメモリ素子と、一定量の並列データを別々
の端子から書込み読出しできるデータランチ素子とを用
いることにより、ラスクスキャン型ＣＲＴの画面構成上
必要な最小限のメモリ素子数で、フレームメモリを構成
することができ、基板実装素子数の減少、消費電力の減
少、コストの低減といった優れた効果が得られるもので
ある。
第り図は図形情報処理システムの一例を示す斜視図、第
２図は従来のラスクスキャン型図形表示装置のブロック
図、第３図はフレームメモリの内容とラスクスキャン型
ＣＲＴ画面上のドツトとの対応関係を示した説明図、第
４図は第２図のフレームメモリ周辺の詳細なブロック図
、第５図は第４図のフレームメモリ５を構成するメモリ
ブロックの１個のブロック図、第６図はこの発明の一実
施例におけるフレームメモリ周辺の詳細なブロック図、
第７図は第６図のデータランチを構成するデータラッチ
素子のブロック図、第８図は第６図の各部のタイミング
図である。 ２・・・画面表示制御信号発生器、５・・・フレームメ
モリ、７・・・並列直列変換器、 ２１・・・データラ
・ノチ 第１図 第２１Ｑ ｊＩＩ３ｖ！Ｊ 第４ＷＪ 第５図
２図は従来のラスクスキャン型図形表示装置のブロック
図、第３図はフレームメモリの内容とラスクスキャン型
ＣＲＴ画面上のドツトとの対応関係を示した説明図、第
４図は第２図のフレームメモリ周辺の詳細なブロック図
、第５図は第４図のフレームメモリ５を構成するメモリ
ブロックの１個のブロック図、第６図はこの発明の一実
施例におけるフレームメモリ周辺の詳細なブロック図、
第７図は第６図のデータランチを構成するデータラッチ
素子のブロック図、第８図は第６図の各部のタイミング
図である。 ２・・・画面表示制御信号発生器、５・・・フレームメ
モリ、７・・・並列直列変換器、 ２１・・・データラ
・ノチ 第１図 第２１Ｑ ｊＩＩ３ｖ！Ｊ 第４ＷＪ 第５図
Claims (1)
- 【特許請求の範囲】 （１１ラスクスキャン方式の陰極線管と、この陰極線管
上に表示する図形の画面表示位置と１対１に対応する表
示アドレスを発生するとともに前記陰極線管に対する垂
直および水平同期信号を発生する画面表示制御信号発生
器と、ニブル機能を有するダイナミックメモリ素子で構
成されて前記陰極線管上に表示する図形に対応するビッ
トデータを記憶し、前記画面表示制御信号発生器から表
示アドレスが与えられた時にニブル機能によってその表
示アドレスからそれにつづく連続したアドレスの複数の
ビットデータを順次出力するフレームメモリと、このフ
レームメモリから出力される複数のビットデータを書込
み信号によって記憶し読出し信号によって前記陰極線管
の表示タイミングと同期して記憶した複数のビットデー
タを順次読出し前記陰極線管にビデオ信号として与える
デークラッチとを備えたラスクスキャン型図形表示装置
。 （２）前記データランチをファーストイン・ファースト
アウト型メモリ素子を用いて構成した特許請求の範囲第
（１）項記載のラスクスキャン型図形表示装置。 （３） 前記データラッチをＤタイプフリップフロップ
を用いて構成した特許請求の範囲第（１）項記載のラス
クスキャン型図形表示装置。 （４）前記データラッチは、書込みアドレス信号によっ
て選択されたレジスタに書込み信号のタイミングで入力
データを書込み、続出しアドレス信号によって選択され
たレジスタのデータを続出し信号のタイミングで読出す
ように構成している特許請求の範囲第（１１項記載のラ
スクスキャン型図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082445A JPS60225888A (ja) | 1984-04-24 | 1984-04-24 | ラスタスキヤン型図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59082445A JPS60225888A (ja) | 1984-04-24 | 1984-04-24 | ラスタスキヤン型図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60225888A true JPS60225888A (ja) | 1985-11-11 |
Family
ID=13774721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59082445A Pending JPS60225888A (ja) | 1984-04-24 | 1984-04-24 | ラスタスキヤン型図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225888A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975857A (en) * | 1988-04-18 | 1990-12-04 | Hitachi, Ltd. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| USRE39529E1 (en) | 1988-04-18 | 2007-03-27 | Renesas Technology Corp. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
-
1984
- 1984-04-24 JP JP59082445A patent/JPS60225888A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975857A (en) * | 1988-04-18 | 1990-12-04 | Hitachi, Ltd. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| USRE37103E1 (en) * | 1988-04-18 | 2001-03-20 | Hitachi, Ltd. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
| USRE39529E1 (en) | 1988-04-18 | 2007-03-27 | Renesas Technology Corp. | Graphic processing apparatus utilizing improved data transfer to reduce memory size |
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