JP2920919B2 - インターフェイス装置 - Google Patents
インターフェイス装置Info
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- JP2920919B2 JP2920919B2 JP63241627A JP24162788A JP2920919B2 JP 2920919 B2 JP2920919 B2 JP 2920919B2 JP 63241627 A JP63241627 A JP 63241627A JP 24162788 A JP24162788 A JP 24162788A JP 2920919 B2 JP2920919 B2 JP 2920919B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号のフォーマットを変換するために、入
力されたデータを一時的に記憶手段に記憶し、データを
読み出すことによって出力信号とするインターフェイス
装置に関するものである。
力されたデータを一時的に記憶手段に記憶し、データを
読み出すことによって出力信号とするインターフェイス
装置に関するものである。
本発明は、RAM（記憶手段）を用いて信号のフォーマ
ット変換をするインターフェイス装置において、RAM
（記憶手段）のデータバスをｍ×ｎビット（ｍ、ｎは自
然数）で構成し、メモリ制御回路がデータの書き込みは
ｎビット毎に行い、データの読み出しはｍ×ｎビット毎
に行うことにより従来の方法では得ることができなかっ
た高速の出力データ転送速度を得ることのできるインタ
ーフェイス装置を実現したものである。
ット変換をするインターフェイス装置において、RAM
（記憶手段）のデータバスをｍ×ｎビット（ｍ、ｎは自
然数）で構成し、メモリ制御回路がデータの書き込みは
ｎビット毎に行い、データの読み出しはｍ×ｎビット毎
に行うことにより従来の方法では得ることができなかっ
た高速の出力データ転送速度を得ることのできるインタ
ーフェイス装置を実現したものである。
従来のインターフェイス装置は、RAMへのデータ書き
込みとデータ読み出し動作に関して以下の様であった。
すなわち、読み出しアドレスカウンタを書き込みアドレ
スカウンタのクロックとは非同期のクロックを用いて動
作させ、メモリサイクルを書き込みアドレスカウンタの
クロックに同期して分割し書き込みサイクルと読み出し
サイクルをｎビットずつデータの書き込み動作を行い、
ｎビットずつデータの読み出し動作を行い出力信号に変
換していた。
込みとデータ読み出し動作に関して以下の様であった。
すなわち、読み出しアドレスカウンタを書き込みアドレ
スカウンタのクロックとは非同期のクロックを用いて動
作させ、メモリサイクルを書き込みアドレスカウンタの
クロックに同期して分割し書き込みサイクルと読み出し
サイクルをｎビットずつデータの書き込み動作を行い、
ｎビットずつデータの読み出し動作を行い出力信号に変
換していた。
この方法によれば、読み出しアドレスカウンタのクロ
ック周波数を変えることにより出力信号のデータ転送速
度を入力信号のデータ転送速度とは異なった最適値を選
んで設定することが可能であった。
ック周波数を変えることにより出力信号のデータ転送速
度を入力信号のデータ転送速度とは異なった最適値を選
んで設定することが可能であった。
しかしながら出力データ転送速度の最高値に関しては
以下の様な問題点を有していた。すなわち、データ転送
速度の最高値はRAMの読み出しサイクルのレートで決定
されるが、メモリサイクルを２分割し書き込みサイクル
と読み出しサイクルを交互に発生しているため、誤書き
込み及び誤読み出しが発生しないためには、書き込みサ
イクル時間TWと読み出しサイクル時間TRの間には TW≦TR の関係が成立することが必要で、読み出しサイクルは書
き込みサイクルより高レートにはできなかった。
以下の様な問題点を有していた。すなわち、データ転送
速度の最高値はRAMの読み出しサイクルのレートで決定
されるが、メモリサイクルを２分割し書き込みサイクル
と読み出しサイクルを交互に発生しているため、誤書き
込み及び誤読み出しが発生しないためには、書き込みサ
イクル時間TWと読み出しサイクル時間TRの間には TW≦TR の関係が成立することが必要で、読み出しサイクルは書
き込みサイクルより高レートにはできなかった。
従って、出力データ転送速度の最適値が入力データ転
送速度より高速の場合には、最適な出力信号が得られな
いという問題があった。そこで本発明は従来のこの様な
問題点を解決し、入力データ転送速度より高転送レート
の出力データを得ることのできるインターフェイス装置
を得るためのメモリ制御回路を提供することを目的とし
ている。
送速度より高速の場合には、最適な出力信号が得られな
いという問題があった。そこで本発明は従来のこの様な
問題点を解決し、入力データ転送速度より高転送レート
の出力データを得ることのできるインターフェイス装置
を得るためのメモリ制御回路を提供することを目的とし
ている。
上記問題点を解決するために、本発明のインターフェ
イス装置は、信号を入力し、前記信号に対応したデータ
を出力するデータ入力回路と、前記データ入力回路から
出力された前記データを記憶する記憶手段と、前記記憶
手段から前記データを読み出し、前記データに対応した
信号を出力するデータ出力回路とを備えたインターフェ
イス装置において、前記記憶手段はそれぞれｎビット
（ｎは自然数）のデータバスが接続されたｍ個（ｍは自
然数）のメモリデバイスで構成されており、前記データ
入力回路から送出されたｎビットデータを前記ｍ個のメ
モリデバイスに順次データ書き込みを行う一方、前記メ
モリデバイスから、前記ｍ個のメモリデバイスに共通す
る一の読み出しサイクルにおいてｍ×ｎビット分のデー
タを一括で読み出して前記データ出力回路に送出するよ
う構成したことを特徴とする。
イス装置は、信号を入力し、前記信号に対応したデータ
を出力するデータ入力回路と、前記データ入力回路から
出力された前記データを記憶する記憶手段と、前記記憶
手段から前記データを読み出し、前記データに対応した
信号を出力するデータ出力回路とを備えたインターフェ
イス装置において、前記記憶手段はそれぞれｎビット
（ｎは自然数）のデータバスが接続されたｍ個（ｍは自
然数）のメモリデバイスで構成されており、前記データ
入力回路から送出されたｎビットデータを前記ｍ個のメ
モリデバイスに順次データ書き込みを行う一方、前記メ
モリデバイスから、前記ｍ個のメモリデバイスに共通す
る一の読み出しサイクルにおいてｍ×ｎビット分のデー
タを一括で読み出して前記データ出力回路に送出するよ
う構成したことを特徴とする。
上記の様に構成されたインターフェイス装置の動作原
理は以下の様である。すなわち、ｎビット毎にデータを
書き込むためメモリサイクルは書き込みアドレスカウン
タのクロックに同期してｎビットの書き込みサイクル時
間TW毎に1/2分割し、書き込みサイクルと読み出しサイ
クルが交互に発生される。
理は以下の様である。すなわち、ｎビット毎にデータを
書き込むためメモリサイクルは書き込みアドレスカウン
タのクロックに同期してｎビットの書き込みサイクル時
間TW毎に1/2分割し、書き込みサイクルと読み出しサイ
クルが交互に発生される。
データの書き込みは、データ入力回路にｎビットのデ
ータが入力されると各書き込みサイクル毎にストローブ
パルスが発生しｎビット分のデータを書き込む。これを
ｍサイクル時間でｍ回繰り返すことによってｍ×ｎビッ
トのデータ書き込みが終了する。
ータが入力されると各書き込みサイクル毎にストローブ
パルスが発生しｎビット分のデータを書き込む。これを
ｍサイクル時間でｍ回繰り返すことによってｍ×ｎビッ
トのデータ書き込みが終了する。
一方データの読み出しはｍ個のメモリデバイスに共通
する一の読み出しサイクルにおいて、ｍ×ｎビット分の
データを一括で読み出すことによって行われる。ｍ×ｎ
ビットに相当する読み出しアドレスカウンタが時間TR毎
に計数されると、分割されたアドレスサイクルのうち、
次にくる読み出しサイクルにおいて読み出しストローブ
パルスが出力されｍ×ｎビットのデータ読み出しが行わ
れ、データ出力回路に送られて出力データとなる。
する一の読み出しサイクルにおいて、ｍ×ｎビット分の
データを一括で読み出すことによって行われる。ｍ×ｎ
ビットに相当する読み出しアドレスカウンタが時間TR毎
に計数されると、分割されたアドレスサイクルのうち、
次にくる読み出しサイクルにおいて読み出しストローブ
パルスが出力されｍ×ｎビットのデータ読み出しが行わ
れ、データ出力回路に送られて出力データとなる。
この様に構成したインターフェイス装置の入力データ
転送レートはn/TW（ビット／秒）であり出力データ転送
レートは（ｍ×ｎ）/TR（ビット／秒）となる。出力デ
ータ転送速度の最高値は、メモリの読み出しが書き込み
アドレスカウンタのクロックによって1/2分割された各
読み出しサイクルにおいて毎回行われる場合、すなわち
TR＝TWの時であり、（ｍ×ｎ）/TWとなる。
転送レートはn/TW（ビット／秒）であり出力データ転送
レートは（ｍ×ｎ）/TR（ビット／秒）となる。出力デ
ータ転送速度の最高値は、メモリの読み出しが書き込み
アドレスカウンタのクロックによって1/2分割された各
読み出しサイクルにおいて毎回行われる場合、すなわち
TR＝TWの時であり、（ｍ×ｎ）/TWとなる。
従って、 入力データ転送速度 n/TW≦ 出力データ転送速度 （ｍ×ｎ）/TW が実現でき、従来の方法では得られなかった入力データ
より速い転送速度をもつ出力データ信号を得ることが可
能である。
より速い転送速度をもつ出力データ信号を得ることが可
能である。
ここで、出力データ転送速度が入力データ転送速度よ
り速いといわゆるオーバリードによる誤データ転送とな
る様に思われるが、後述する様にパーソナルコンピュー
タのディスプレイ装置用などには一画面分のフレームバ
ッファメモリをもって本インターフェイス装置が構成さ
れるので、実用上全く問題ない。
り速いといわゆるオーバリードによる誤データ転送とな
る様に思われるが、後述する様にパーソナルコンピュー
タのディスプレイ装置用などには一画面分のフレームバ
ッファメモリをもって本インターフェイス装置が構成さ
れるので、実用上全く問題ない。
以下に本発明の実施例を図面に基づいて詳細に説明す
る。変換する信号の一例として表示装置用の表示データ
信号をとりあげ、パーソナルコンピュータのCRT表示装
置用のデータ信号（以下、ビデオデータ信号という）を
液晶表示装置用のデータ信号（以下、LCDデータ信号と
いう）に変換する場合を例として説明する。
る。変換する信号の一例として表示装置用の表示データ
信号をとりあげ、パーソナルコンピュータのCRT表示装
置用のデータ信号（以下、ビデオデータ信号という）を
液晶表示装置用のデータ信号（以下、LCDデータ信号と
いう）に変換する場合を例として説明する。
第１図は本発明のメモリ制御回路のブロック図であ
る。一般にパーソナルコンピュータから出力されるビデ
オデータ信号をLCDデータ信号に変換し、データの読み
出しを書き込みとは非同期なクロックで行うインターフ
ェイス装置の構成は第２図の様である。第１図はこのう
ちデータ入力回路の直／並列変換部、RAM（メモリデバ
イス）及びアドレスバス、データバス、データ出力回路
のLCDデータ変換回路部を詳細に示したものである。第
１図はｍ＝２、ｎ＝８の場合の例で、データバス11は８
ビットのバス２系統で構成されている。データの書き込
みは、８ビット構成のRAM７（第一のメモリデバイ
ス）、RAM８（第二のメモリデバイス）と分割して、
書き込み制御信号▲▼112、▲▼213により８ビ
ットづつ２回に分けて行われる。一方データの読み出し
は、読み出し制御信号▲▼14により16（２×８）ビ
ットのデータが１回で読み出される。
る。一般にパーソナルコンピュータから出力されるビデ
オデータ信号をLCDデータ信号に変換し、データの読み
出しを書き込みとは非同期なクロックで行うインターフ
ェイス装置の構成は第２図の様である。第１図はこのう
ちデータ入力回路の直／並列変換部、RAM（メモリデバ
イス）及びアドレスバス、データバス、データ出力回路
のLCDデータ変換回路部を詳細に示したものである。第
１図はｍ＝２、ｎ＝８の場合の例で、データバス11は８
ビットのバス２系統で構成されている。データの書き込
みは、８ビット構成のRAM７（第一のメモリデバイ
ス）、RAM８（第二のメモリデバイス）と分割して、
書き込み制御信号▲▼112、▲▼213により８ビ
ットづつ２回に分けて行われる。一方データの読み出し
は、読み出し制御信号▲▼14により16（２×８）ビ
ットのデータが１回で読み出される。
一方第３図は従来のメモリ制御回路のブロック図で、
データの書き込み、読み出しとも８ビットづつ行なわれ
る。第３図も第１図と同様に第２図のインターフェイス
装置全図のうち、直／並列変換部、RAM及びアドレスバ
ス、データバス、データ出力回路のLCDデータ変換回路
部を示したものである。
データの書き込み、読み出しとも８ビットづつ行なわれ
る。第３図も第１図と同様に第２図のインターフェイス
装置全図のうち、直／並列変換部、RAM及びアドレスバ
ス、データバス、データ出力回路のLCDデータ変換回路
部を示したものである。
以下に第１図の本発明及び第３図の従来例について、
具体的な数値及びタイミングチャート図を用いて説明す
る。
具体的な数値及びタイミングチャート図を用いて説明す
る。
表示データ信号として、横640ドット、縦350ラインの
解像度の表示を例にとりあげる。ビデオデータ信号VDは
点順次走査型のCRT表示装置用の信号であるためシリア
ルデータとして入力される。そのデータの転送レートは
一般に約16MHzでありCRTの走査ビームの帰線用に、表示
データ周囲に約16％時間のブランクデータを含む信号で
ある。
解像度の表示を例にとりあげる。ビデオデータ信号VDは
点順次走査型のCRT表示装置用の信号であるためシリア
ルデータとして入力される。そのデータの転送レートは
一般に約16MHzでありCRTの走査ビームの帰線用に、表示
データ周囲に約16％時間のブランクデータを含む信号で
ある。
一方LCDデータ信号は、一般に画面を上下に二分割し
上画面、下画面各４ビット、計８ビットのデータバスに
よってデータを転送する方式が用いられる。これはLCD
表示装置が線順次走査型の表示デバイスであることによ
り実現できる方式で、縦350ラインの画面を上下に二分
割することによって表示デューティを1/175とかせぐこ
とができ、計８ビットのデータバスでデータ転送するこ
とにより、表示セグメントドライバへの転送クロックを
シリアル転送の場合の1/8の周波数にすることが出来
る。640×350ドットのLCDをフレーム周波数70Hzで駆動
する場合、転送クロックは1.96MHzである。
上画面、下画面各４ビット、計８ビットのデータバスに
よってデータを転送する方式が用いられる。これはLCD
表示装置が線順次走査型の表示デバイスであることによ
り実現できる方式で、縦350ラインの画面を上下に二分
割することによって表示デューティを1/175とかせぐこ
とができ、計８ビットのデータバスでデータ転送するこ
とにより、表示セグメントドライバへの転送クロックを
シリアル転送の場合の1/8の周波数にすることが出来
る。640×350ドットのLCDをフレーム周波数70Hzで駆動
する場合、転送クロックは1.96MHzである。
まずこの様に全く異なるタイプの表示データ信号を変
換するインターフェイス装置の概動作を第２図により説
明する。
換するインターフェイス装置の概動作を第２図により説
明する。
ドットクロックCKの周波数はビデオデータ信号のデー
タ転送レートと同じ16MHzであり、パーソナルコンピュ
ータ本体15から供給されるか、インターフェイス装置内
のPLL回路によって発生され、ビデオデータ信号のシリ
アル入力クロックとして使用される。ビデオデータ信号
はデータ入力回路16に入力され、バックポーチ判定回路
により無効データ部分を除かれ、直／並列変換回路によ
り並列データに変換されてRAM18の書き込みデータとな
る。RAM18はフレームバッファメモリであり一表示画面
分のデータがストアされる。
タ転送レートと同じ16MHzであり、パーソナルコンピュ
ータ本体15から供給されるか、インターフェイス装置内
のPLL回路によって発生され、ビデオデータ信号のシリ
アル入力クロックとして使用される。ビデオデータ信号
はデータ入力回路16に入力され、バックポーチ判定回路
により無効データ部分を除かれ、直／並列変換回路によ
り並列データに変換されてRAM18の書き込みデータとな
る。RAM18はフレームバッファメモリであり一表示画面
分のデータがストアされる。
一方データの読み出しはドットクロックCKとは非同期
のクロック源OSC23を基準に行なわれデータ出力回路のL
CDデータ出力回路により上述したフォーマットのLCDデ
ータ信号に変換されて液晶表示装置に送られる。データ
出力回路は同時にLCDの表示に必要な他の制御信号類も
発生する。
のクロック源OSC23を基準に行なわれデータ出力回路のL
CDデータ出力回路により上述したフォーマットのLCDデ
ータ信号に変換されて液晶表示装置に送られる。データ
出力回路は同時にLCDの表示に必要な他の制御信号類も
発生する。
以上によりビデオデータ信号のLCDデータ信号への変
換が行われLCD表示装置への表示が可能となる。また以
上の説明によりLCD表示装置のプレーム周波数は、メモ
リから１回の読み出しで得られるデータのビット数と、
読み出しサイクルのレートで決定されることが理解され
る。
換が行われLCD表示装置への表示が可能となる。また以
上の説明によりLCD表示装置のプレーム周波数は、メモ
リから１回の読み出しで得られるデータのビット数と、
読み出しサイクルのレートで決定されることが理解され
る。
さて、第２図のインターフェイス装置において第３図
の従来例の様にメモリのデータバスを構成した場合の回
路の動作を第４図のタイミングチャート図に従って説明
する。ドットクロックCKは書き込みアドレスカウンタに
入力され、1/8分周されて書き込みアドレスカウンタの
クロック32となりアドレスカウンタがインクリメントさ
れる。（W0→W1→W2→W3……）また読み出し／書き込み
制御回路にも入力され書き込みアドレスカウンタクロッ
ク32と同様なアドレス切換制御信号37を発生する。クロ
ック４周期ごとにメモリアドレスを書き込みサイクルと
読み出しサイクルに割り当ててRAMのアドレスバス38に
供給し、データの書き込みは各書き込みサイクル毎に新
しい書き込みアドレスが出力され書き込み制御信号▲
▼39が出力されることにより実行される。
の従来例の様にメモリのデータバスを構成した場合の回
路の動作を第４図のタイミングチャート図に従って説明
する。ドットクロックCKは書き込みアドレスカウンタに
入力され、1/8分周されて書き込みアドレスカウンタの
クロック32となりアドレスカウンタがインクリメントさ
れる。（W0→W1→W2→W3……）また読み出し／書き込み
制御回路にも入力され書き込みアドレスカウンタクロッ
ク32と同様なアドレス切換制御信号37を発生する。クロ
ック４周期ごとにメモリアドレスを書き込みサイクルと
読み出しサイクルに割り当ててRAMのアドレスバス38に
供給し、データの書き込みは各書き込みサイクル毎に新
しい書き込みアドレスが出力され書き込み制御信号▲
▼39が出力されることにより実行される。
一方、読み出しアドレスはアドレス切り換え制御信号
37によりラッチされアドレス出力される。データの読み
出しは、読み出しアドレスカウンタが計数された後の次
にくる読み出しサイクルにおいて行なわれる様に、読み
出し制御信号▲▼40が出力されデータが読み出され
る。読み出されたデータは、LCDデータ変換回路におい
て読み出しアドレスクロックに同期化されてLCD表示装
置へ出力される。
37によりラッチされアドレス出力される。データの読み
出しは、読み出しアドレスカウンタが計数された後の次
にくる読み出しサイクルにおいて行なわれる様に、読み
出し制御信号▲▼40が出力されデータが読み出され
る。読み出されたデータは、LCDデータ変換回路におい
て読み出しアドレスクロックに同期化されてLCD表示装
置へ出力される。
一般にLCD表示装置を駆動する場合、いわゆるフリッ
カ防止の観点からそのフレーム周波数を高く設定する必
要が生じる場合がある。すなわち発振回路OSC23の周波
数を高くして、データの読み出しレートを高くする必要
がある。しかしながら読み出しアドレスカウンタのクロ
ックは書き込みアドレスカウンタのクロックより周波数
を高くできないという制約が存在する。第４図のタイミ
ングチャート図は読み出しアドレスカウンタのクロック
周波数がある程度低い場合の図で、▲▼信号40が出
力されない無効読み出しサイクルが存在する。読み出し
アドレスカウンタのクロック周波数を高くしていくと、
該無効サイクルの数が減少し書き込みアドレスカウンタ
のクロック周波数に等しくなったところで無効サイクル
が発生しなくなりこの状態が上限である。これ以上速く
するとあるアドレスに対してリードサイクルが割り当て
られないリード抜けが生じる。
カ防止の観点からそのフレーム周波数を高く設定する必
要が生じる場合がある。すなわち発振回路OSC23の周波
数を高くして、データの読み出しレートを高くする必要
がある。しかしながら読み出しアドレスカウンタのクロ
ックは書き込みアドレスカウンタのクロックより周波数
を高くできないという制約が存在する。第４図のタイミ
ングチャート図は読み出しアドレスカウンタのクロック
周波数がある程度低い場合の図で、▲▼信号40が出
力されない無効読み出しサイクルが存在する。読み出し
アドレスカウンタのクロック周波数を高くしていくと、
該無効サイクルの数が減少し書き込みアドレスカウンタ
のクロック周波数に等しくなったところで無効サイクル
が発生しなくなりこの状態が上限である。これ以上速く
するとあるアドレスに対してリードサイクルが割り当て
られないリード抜けが生じる。
前述した640×350ドットの解像度の場合について上限
を求めてみると、ドットクロック周波数が16MHzである
から書き込みアドレスカウンタのクロック周波数は16÷
８＝2MHz。上限では読み出しアドレスカウンタのクロッ
ク周波数も2MHz、一回のデータ読み出しで８ビットのデ
ータを読み出すのでデータ読み出しレートは16MBpsとな
る。従って表示のフレーム周波数は16×106÷（640×35
0）＝71.4Hzとなる。すなわち従来の方法では71.4Hz以
上のフレーム周波数を得ることができなかった。
を求めてみると、ドットクロック周波数が16MHzである
から書き込みアドレスカウンタのクロック周波数は16÷
８＝2MHz。上限では読み出しアドレスカウンタのクロッ
ク周波数も2MHz、一回のデータ読み出しで８ビットのデ
ータを読み出すのでデータ読み出しレートは16MBpsとな
る。従って表示のフレーム周波数は16×106÷（640×35
0）＝71.4Hzとなる。すなわち従来の方法では71.4Hz以
上のフレーム周波数を得ることができなかった。
そこで本発明では、実施例の一つとして、第１図のよ
うに、記憶手段を、それぞれ８ビットのデータバスが接
続された２個のRAM（メモリデバイス）で構成し、デー
タの書き込みは８ビット毎に２回に分けて順次行う一
方、データの読み出しは、２個のRAM（メモリデバイ
ス）に共通する一の読み出しサイクルにおいて、２×８
ビット＝16ビット分のデータを一括で読み出すようメモ
リ制御回路を構成する。
うに、記憶手段を、それぞれ８ビットのデータバスが接
続された２個のRAM（メモリデバイス）で構成し、デー
タの書き込みは８ビット毎に２回に分けて順次行う一
方、データの読み出しは、２個のRAM（メモリデバイ
ス）に共通する一の読み出しサイクルにおいて、２×８
ビット＝16ビット分のデータを一括で読み出すようメモ
リ制御回路を構成する。
第５図は第１図の本発明のメモリ制御回路の動作タイ
ミングチャート図で、第４図の従来例との比較のために
書き込み及び読み出しアドレスカウンタとも同じ周波数
の場合で示した。第１図において、データ書き込み側の
直／並列変換回路及び読み出し／書き込みRAM（メモリ
デバイス）とも８ビット構成の回路が２回路並列に構成
される。第５図のタイミングチャートに示した様に初め
の８ビットのデータのシフトインは直／並列変換回路
６において行われ書き込み制御信号▲▼112によりR
AM７（第一のメモリデバイス）に書き込みサイクルW0
において行われる。次の８ビットのデータのシフトイン
は直／並列変換回路において行われ、▲▼２信号
13によりRAM８（第二のメモリデバイス）に書き込み
サイクルW1で行われる。以下、交互に▲▼１、▲
▼２が出力されてデータの書き込みが８ビット毎に行
われる。
ミングチャート図で、第４図の従来例との比較のために
書き込み及び読み出しアドレスカウンタとも同じ周波数
の場合で示した。第１図において、データ書き込み側の
直／並列変換回路及び読み出し／書き込みRAM（メモリ
デバイス）とも８ビット構成の回路が２回路並列に構成
される。第５図のタイミングチャートに示した様に初め
の８ビットのデータのシフトインは直／並列変換回路
６において行われ書き込み制御信号▲▼112によりR
AM７（第一のメモリデバイス）に書き込みサイクルW0
において行われる。次の８ビットのデータのシフトイン
は直／並列変換回路において行われ、▲▼２信号
13によりRAM８（第二のメモリデバイス）に書き込み
サイクルW1で行われる。以下、交互に▲▼１、▲
▼２が出力されてデータの書き込みが８ビット毎に行
われる。
データの読み出し側では２×８ビット＝16ビットのデ
ータバスとして束ねられている。従来例の場合と同様
に、読み出しアドレスカウンタが計数された次にくる読
み出しサイクルにおいて、読み出し制御信号▲▼14
が出力されて、16ビットのデータが一度に読み出され
る。読み出されたデータは、LCDデータ変換回路におい
て読み出しアドレスカウンタのクロックに同期化され必
要なフォーマットに変換されてLCD表示装置へ出力され
る。
ータバスとして束ねられている。従来例の場合と同様
に、読み出しアドレスカウンタが計数された次にくる読
み出しサイクルにおいて、読み出し制御信号▲▼14
が出力されて、16ビットのデータが一度に読み出され
る。読み出されたデータは、LCDデータ変換回路におい
て読み出しアドレスカウンタのクロックに同期化され必
要なフォーマットに変換されてLCD表示装置へ出力され
る。
ここで、前述した従来例と本発明のデータ読み出しレ
ートを書き込みクロック周波数が同一である場合につい
て比較する。前述した様に従来例ではデータ転送レート
は16MBpsが最大であり、LCD表示のフレーム周波数は71.
4Hzが最高である。データ転送レートを決める読み出し
クロック周波数の上限は、従来例も本発明も同一で書き
込みクロック周波数に等しい値であるが、データの読み
出しは従来例が８ビット、本発明は16ビットで行うため
本発明のデータ転送レートは従来の２倍の最大32MBpsと
なる。従ってLCD表示装置のフレーム周波数は142.8HZ迄
引き上げることができ、このことはLCDを高フレーム周
波数で駆動したいというニーズに応える上で非常に有益
である。
ートを書き込みクロック周波数が同一である場合につい
て比較する。前述した様に従来例ではデータ転送レート
は16MBpsが最大であり、LCD表示のフレーム周波数は71.
4Hzが最高である。データ転送レートを決める読み出し
クロック周波数の上限は、従来例も本発明も同一で書き
込みクロック周波数に等しい値であるが、データの読み
出しは従来例が８ビット、本発明は16ビットで行うため
本発明のデータ転送レートは従来の２倍の最大32MBpsと
なる。従ってLCD表示装置のフレーム周波数は142.8HZ迄
引き上げることができ、このことはLCDを高フレーム周
波数で駆動したいというニーズに応える上で非常に有益
である。
ビデオデータ入力信号のフレーム周波数は通常60Hz前
後であるが、以上述べた様に本発明によれば出力のLCD
データ信号は142.8Hzのフレーム周波数が可能となる。
後であるが、以上述べた様に本発明によれば出力のLCD
データ信号は142.8Hzのフレーム周波数が可能となる。
ここで、出力のフレーム周波数が入力のフレーム周波
数より高いため、入力データのアンダーフローによる表
示データエラーが生じる様に思われるが実用上これに問
題はない。すなわち、第２図のインターフェイス装置の
RAM18はフレームバッファメモリであり常に１フレーム
分のデータがメモリされている。LCD表示装置に出力さ
れ表示されているあるフレームデータに着目すれば、書
き込みと読み出しが非同期でありそのフレーム周波数に
差があるため、その差に相当する表示データが、入力の
あるフレームのデータと次のフレームのデータとで混合
され表示されることになる。しかし、一般的なパーソナ
ルコンピュータの表示の場合、次フレームのデータは前
フレームのデータに対しほんの一部の領域が更新される
にすぎず、混合された表示データが入力の本来のデータ
と異なることは少なく視覚的には全く違和感は生じな
い。また、一画面分のデータが一度に変化した場合は、
混合されたデータは変化したデータに比べ少ないので一
瞬に画面が切り替わった様に視覚認される。
数より高いため、入力データのアンダーフローによる表
示データエラーが生じる様に思われるが実用上これに問
題はない。すなわち、第２図のインターフェイス装置の
RAM18はフレームバッファメモリであり常に１フレーム
分のデータがメモリされている。LCD表示装置に出力さ
れ表示されているあるフレームデータに着目すれば、書
き込みと読み出しが非同期でありそのフレーム周波数に
差があるため、その差に相当する表示データが、入力の
あるフレームのデータと次のフレームのデータとで混合
され表示されることになる。しかし、一般的なパーソナ
ルコンピュータの表示の場合、次フレームのデータは前
フレームのデータに対しほんの一部の領域が更新される
にすぎず、混合された表示データが入力の本来のデータ
と異なることは少なく視覚的には全く違和感は生じな
い。また、一画面分のデータが一度に変化した場合は、
混合されたデータは変化したデータに比べ少ないので一
瞬に画面が切り替わった様に視覚認される。
本発明はこのような点に着目してなされたものであ
り、入力ビデオデータ信号のフレーム周波数や書き込み
アドレスカウンタのクロックに制限されない高転送レー
トでデータを出力することのできる回路を提供するもの
である。
り、入力ビデオデータ信号のフレーム周波数や書き込み
アドレスカウンタのクロックに制限されない高転送レー
トでデータを出力することのできる回路を提供するもの
である。
本発明ではデータバスの構成を２×８ビットという例
により説明したが、一般にｍ×ｎビットの構成（ｍ、ｎ
は自然数）の場合にも適用できるものであり、ｍの値が
大きくなれば本発明の効果も大きくなる。また、出力デ
ータとしてLCD表示装置用の信号を例に説明を行った
が、PDP表示装置や他のフラットディスプレイ装置、さ
らにはビデオプリンタ装置などへのデータ変換の際にも
高速データ変換回路を実現する上で非常に効果のあるも
のである。
により説明したが、一般にｍ×ｎビットの構成（ｍ、ｎ
は自然数）の場合にも適用できるものであり、ｍの値が
大きくなれば本発明の効果も大きくなる。また、出力デ
ータとしてLCD表示装置用の信号を例に説明を行った
が、PDP表示装置や他のフラットディスプレイ装置、さ
らにはビデオプリンタ装置などへのデータ変換の際にも
高速データ変換回路を実現する上で非常に効果のあるも
のである。
また、第１図に示した本発明のブロック図を１チップ
の半導体集積装置に集積すれば、更に高速のクロックで
動作する２アドレス入力のランダムアクセスデュアルポ
ートメモリを実現することのできるものである。
の半導体集積装置に集積すれば、更に高速のクロックで
動作する２アドレス入力のランダムアクセスデュアルポ
ートメモリを実現することのできるものである。
本発明は以上説明したように、データ入力回路から送
出されたｎビットデータをｍ個のメモリデバイスに順次
データ書き込みを行う一方で、メモリデバイスから、ｍ
個のメモリデバイスに共通する一の読み出しサイクルに
おいてｍ×ｎビット分のデータを一括で読み出してデー
タ出力回路に送出するようにしたので、従来の方法では
得られない、入力データ転送（記憶手段への書き込み）
速度に対してより高速な出力データ転送（記憶手段から
の読み出し）速度を得ることができる。これによって、
例えばLCD表示装置においては、従来では得られなかっ
た高フレーム周波数による表示を得ることができ、画面
の見づらさの一原因となっていた画面フリッカが改善さ
れ、画面表示特性を大幅に改善することができる。
出されたｎビットデータをｍ個のメモリデバイスに順次
データ書き込みを行う一方で、メモリデバイスから、ｍ
個のメモリデバイスに共通する一の読み出しサイクルに
おいてｍ×ｎビット分のデータを一括で読み出してデー
タ出力回路に送出するようにしたので、従来の方法では
得られない、入力データ転送（記憶手段への書き込み）
速度に対してより高速な出力データ転送（記憶手段から
の読み出し）速度を得ることができる。これによって、
例えばLCD表示装置においては、従来では得られなかっ
た高フレーム周波数による表示を得ることができ、画面
の見づらさの一原因となっていた画面フリッカが改善さ
れ、画面表示特性を大幅に改善することができる。
第１図は本発明のメモリ制御回路のブロック図。 第２図は入力した信号のフォーマットを変換して出力す
るインターフェイス装置のブロック図。第３図は従来の
メモリ制御回路のブロック図。第４図は従来のメモリ制
御回路の動作を示すタイミングチャート図。第５図は本
発明のメモリ制御回路の動作を示すタイミングチャート
図。 ７、８……読み出し／書き込みメモリ 11……データバス 12、13……書き込み制御信号 14……読み出し制御信号
るインターフェイス装置のブロック図。第３図は従来の
メモリ制御回路のブロック図。第４図は従来のメモリ制
御回路の動作を示すタイミングチャート図。第５図は本
発明のメモリ制御回路の動作を示すタイミングチャート
図。 ７、８……読み出し／書き込みメモリ 11……データバス 12、13……書き込み制御信号 14……読み出し制御信号
Claims (2)
- 【請求項１】信号を入力し、前記信号に対応したデータ
を出力するデータ入力回路と、前記データ入力回路から
出力された前記データを記憶する記憶手段と、前記記憶
手段から前記データを読み出し、前記データに対応した
信号を出力するデータ出力回路とを備えたインターフェ
イス装置において、 前記記憶手段はそれぞれｎビット（ｎは自然数）のデー
タバスが接続されたｍ個（ｍは自然数）のメモリデバイ
スで構成されており、 前記データ入力回路から送出されたｎビットデータを前
記ｍ個のメモリデバイスに順次データ書き込みを行う一
方、 前記メモリデバイスから、前記ｍ個のメモリデバイスに
共通する一の読み出しサイクルにおいてｍ×ｎビット分
のデータを一括で読み出して前記データ出力回路に送出
するよう構成したことを特徴とするインターフェイス装
置。 - 【請求項２】請求項１記載のインターフェイス装置にお
いて、データ入力回路が直列／並列変換回路からなるこ
とを特徴とするインターフェイス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241627A JP2920919B2 (ja) | 1988-09-27 | 1988-09-27 | インターフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241627A JP2920919B2 (ja) | 1988-09-27 | 1988-09-27 | インターフェイス装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29742198A Division JP3259694B2 (ja) | 1998-10-19 | 1998-10-19 | Ｌｃｄ表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290245A JPH0290245A (ja) | 1990-03-29 |
| JP2920919B2 true JP2920919B2 (ja) | 1999-07-19 |
Family
ID=17077135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241627A Expired - Lifetime JP2920919B2 (ja) | 1988-09-27 | 1988-09-27 | インターフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920919B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461423A (en) * | 1992-05-29 | 1995-10-24 | Sony Corporation | Apparatus for generating a motion vector with half-pixel precision for use in compressing a digital motion picture signal |
| JPH05336514A (ja) * | 1992-05-29 | 1993-12-17 | Sony Corp | 画像符号化装置 |
| EP0652676A1 (en) * | 1993-11-08 | 1995-05-10 | Sony Corporation | Apparatus and method for compressing a digital motion picture signal |
| JPH07334564A (ja) * | 1994-06-03 | 1995-12-22 | Symbios Logic Inc | 微調整自在な接続アダプター生成自動化装置 |
-
1988
- 1988-09-27 JP JP63241627A patent/JP2920919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290245A (ja) | 1990-03-29 |
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