JPS6230435B2 - - Google Patents
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- JPS6230435B2 JPS6230435B2 JP54073585A JP7358579A JPS6230435B2 JP S6230435 B2 JPS6230435 B2 JP S6230435B2 JP 54073585 A JP54073585 A JP 54073585A JP 7358579 A JP7358579 A JP 7358579A JP S6230435 B2 JPS6230435 B2 JP S6230435B2
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 2
- 239000013598 vector Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000004040 coloring Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 5
- 239000003086 colorant Substances 0.000 description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/42—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of patterns using a display memory without fixed position correspondence between the display memory contents and the display position on the screen
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
本発明は、計算機等によつて作製したデータに
基づいて、ラスタスキヤン方式のブラウン管に図
形を表示する図形表示装置に関するものである。
基づいて、ラスタスキヤン方式のブラウン管に図
形を表示する図形表示装置に関するものである。
この種図形表示装置においては、モニタとして
のブラウン管の画面を第１図に示すように水平走
査方向ｙおよび垂直走査方向ｔに順次走査するよ
うになつており、その表示内容は線画が多いが、
以下に述べるように、表示図形の塗りつぶしを行
ないカラーの映像として表示するものが考えられ
ている。
のブラウン管の画面を第１図に示すように水平走
査方向ｙおよび垂直走査方向ｔに順次走査するよ
うになつており、その表示内容は線画が多いが、
以下に述べるように、表示図形の塗りつぶしを行
ないカラーの映像として表示するものが考えられ
ている。
第２図はこの種図形表示装置の概略構成を示す
もので、デイジタル微分解析機（DDA）等から
なるベクトル発生部１と、面画組立部２と、色づ
け部３と、モニタ４とからなつている。
もので、デイジタル微分解析機（DDA）等から
なるベクトル発生部１と、面画組立部２と、色づ
け部３と、モニタ４とからなつている。
このような構成において、ベクトル発生部１で
は、計算機からの図形情報に基づいて、１水平走
査期間毎に線画、例えば、第３図に示す水平走査
期間ｔ＝τではｙS〓，ｙR〓を発生し、１フレー
ム期間で、ベクトルAB，BC，AD，DCすなわち
図形ABCDの輪郭を形成する。そして、このベク
トル発生部１の演算結果としての線画を面画組立
部２に取り込み、第３図のＰτで示す面画パター
ンに変換し、色づけ部３で面画の色づけを行なつ
て輝度信号を発生し、それによつてモニタ４に表
示する。
は、計算機からの図形情報に基づいて、１水平走
査期間毎に線画、例えば、第３図に示す水平走査
期間ｔ＝τではｙS〓，ｙR〓を発生し、１フレー
ム期間で、ベクトルAB，BC，AD，DCすなわち
図形ABCDの輪郭を形成する。そして、このベク
トル発生部１の演算結果としての線画を面画組立
部２に取り込み、第３図のＰτで示す面画パター
ンに変換し、色づけ部３で面画の色づけを行なつ
て輝度信号を発生し、それによつてモニタ４に表
示する。
第４図は、第２図の面画組立部２および色づけ
部３の従来の構成例を示すもので、５は読み出し
アドレスを決めるカウンタ、６はベクトル発生部
１からの線画データを記憶するランダムアクセス
メモリ（以下、RAMという。）、７はＴタイプの
フリツプフロツプ、８は色づけのためのプライオ
リテイエンコーダ、９は色情報を蓄えるRAM、
１０はデイジタル／アナログ変換器（Ｄ／Ａ変換
器）を示す。なお、RAM６は、書き込み用およ
び読み出し用のために２組設けてあり、ある水平
走査期間中に、一方のRAMが書き込みを行な
い、他方のRAMが読み出しを行なつている時、
その次の水平走査期間中には、一方のRAMが読
み出しを行ない、他方のRAMが書き込みを行な
うようになつている。
部３の従来の構成例を示すもので、５は読み出し
アドレスを決めるカウンタ、６はベクトル発生部
１からの線画データを記憶するランダムアクセス
メモリ（以下、RAMという。）、７はＴタイプの
フリツプフロツプ、８は色づけのためのプライオ
リテイエンコーダ、９は色情報を蓄えるRAM、
１０はデイジタル／アナログ変換器（Ｄ／Ａ変換
器）を示す。なお、RAM６は、書き込み用およ
び読み出し用のために２組設けてあり、ある水平
走査期間中に、一方のRAMが書き込みを行な
い、他方のRAMが読み出しを行なつている時、
その次の水平走査期間中には、一方のRAMが読
み出しを行ない、他方のRAMが書き込みを行な
うようになつている。
このような構成において、ある水平走査期間中
に、ベクトル発生部からの線画データに基づい
て、書き込み状態にあるRAM６の対応アドレス
に情報“１”を書き込んで置く。次の水平走査期
間になると、画素表示期間に対応する50ns周期
のクロツクcpをカウントし、現在の水平走査位
置を表わすカウンタ５の出力をアドレス信号とし
てRAM６に入力し、そのアドレス信号で指示さ
れたRAM６のアドレスから記憶内容を読み出
し、フリツプフロツプ７に入力する。このフリツ
プフロツプ７はＴタイプのフリツプフロツプであ
り、最初入力される“１”情報でセツトされ、次
の“１”情報でリセツトされるようになつている
ので、第３図に示すような面画パターンＰτを得
ることができる。
に、ベクトル発生部からの線画データに基づい
て、書き込み状態にあるRAM６の対応アドレス
に情報“１”を書き込んで置く。次の水平走査期
間になると、画素表示期間に対応する50ns周期
のクロツクcpをカウントし、現在の水平走査位
置を表わすカウンタ５の出力をアドレス信号とし
てRAM６に入力し、そのアドレス信号で指示さ
れたRAM６のアドレスから記憶内容を読み出
し、フリツプフロツプ７に入力する。このフリツ
プフロツプ７はＴタイプのフリツプフロツプであ
り、最初入力される“１”情報でセツトされ、次
の“１”情報でリセツトされるようになつている
ので、第３図に示すような面画パターンＰτを得
ることができる。
次に、このようにして得られた面画パターンＰ
τをプライオリテイエンコーダ８に入力するが、
カウンタ５、RAM６、フリツプフロツプ７は色
ごとに設けられており、それらの出力をエンコー
ダ８に入力するようになつているので、エンコー
ダ８では、所定の優先順位に従つて特定の色の指
定を行ない、そこで指定された色に対応する色情
報をRAM９から読み出して、Ｄ／Ａ変換器１０
で輝度信号に変換してモニタに印加する。
τをプライオリテイエンコーダ８に入力するが、
カウンタ５、RAM６、フリツプフロツプ７は色
ごとに設けられており、それらの出力をエンコー
ダ８に入力するようになつているので、エンコー
ダ８では、所定の優先順位に従つて特定の色の指
定を行ない、そこで指定された色に対応する色情
報をRAM９から読み出して、Ｄ／Ａ変換器１０
で輝度信号に変換してモニタに印加する。
第５図は第２図の面画組立部２および色づけ部
３の従来構成の他の例を示すもので、１１１〜１
１４は線データを記憶するための複数個のRAM
１２１および１２２は並列入力、直列出力のシフ
トレジスタ、１３はセレクタ、１４および１５は
データバスを示す。その他の符号は、第４図の同
じ符号のものに対応している。なお、RAM１１
１〜１１４のそれぞれは書き込みおよび読み出し
用に２組設けられていることは言うまでもない。
３の従来構成の他の例を示すもので、１１１〜１
１４は線データを記憶するための複数個のRAM
１２１および１２２は並列入力、直列出力のシフ
トレジスタ、１３はセレクタ、１４および１５は
データバスを示す。その他の符号は、第４図の同
じ符号のものに対応している。なお、RAM１１
１〜１１４のそれぞれは書き込みおよび読み出し
用に２組設けられていることは言うまでもない。
このような構成において、現在モニタで走査中
の水平走査線の次の水平走査線に対応する線画デ
ータをベクトル発生部で発生させ、そのデータ
を、書き込み状態のRAM１１１〜１１４に入力
する。線画データの一部で所定のRAMを指定
し、そのRAM内の、線画データの他の部分で表
わされるアドレスに特定の情報“１”を書き込ん
でおき、モニタの走査が次の水平走査線に達した
時、その水平走査位置を表わすカウンタ５の出力
をアドレスとして、その走査期間中のデータが書
き込まれているRAMのデータを複数画素分（第
５図では４画素分）、並列に読み出し、データバ
ス１４を介してシフトレジスタ１２１，１２２に
入力する。シフトレジスタ１２１，１２２では、
読み出された並列データを取り込み50ns周期の
シフト信号CKでシフトして直列データに変換
し、データバス１５を介してセレクタ１３に入力
する。セレクタ１３ではシフトレジスタの出力を
交互に選択し出力する。
の水平走査線の次の水平走査線に対応する線画デ
ータをベクトル発生部で発生させ、そのデータ
を、書き込み状態のRAM１１１〜１１４に入力
する。線画データの一部で所定のRAMを指定
し、そのRAM内の、線画データの他の部分で表
わされるアドレスに特定の情報“１”を書き込ん
でおき、モニタの走査が次の水平走査線に達した
時、その水平走査位置を表わすカウンタ５の出力
をアドレスとして、その走査期間中のデータが書
き込まれているRAMのデータを複数画素分（第
５図では４画素分）、並列に読み出し、データバ
ス１４を介してシフトレジスタ１２１，１２２に
入力する。シフトレジスタ１２１，１２２では、
読み出された並列データを取り込み50ns周期の
シフト信号CKでシフトして直列データに変換
し、データバス１５を介してセレクタ１３に入力
する。セレクタ１３ではシフトレジスタの出力を
交互に選択し出力する。
以後の動作は第４図の場合と同じである。
第５図の例では、複数個のRAMを設け、それ
らの出力を並列に読み出すようにしているので、
メモリのアクセスタイムを充分に低くすることが
でき、メモリの処理速度上の問題をなくしてい
る。
らの出力を並列に読み出すようにしているので、
メモリのアクセスタイムを充分に低くすることが
でき、メモリの処理速度上の問題をなくしてい
る。
このような第４図および第５図の従来の構成で
は、水平走査方向では1024画素の分解能を有して
いるが、垂直走査方向の走査線数は521本である
ので、画面当り、1024×512の分解能しか有して
いないため、分解能の不足による種種の問題が生
じていた。例えば、画面にステツプ状の線が表示
されたり、画面が波打つたようになつたり、画面
が切れ切れになつたりするという現象が起り、臨
場感あるいは現実感が失なわれがちであつた。
は、水平走査方向では1024画素の分解能を有して
いるが、垂直走査方向の走査線数は521本である
ので、画面当り、1024×512の分解能しか有して
いないため、分解能の不足による種種の問題が生
じていた。例えば、画面にステツプ状の線が表示
されたり、画面が波打つたようになつたり、画面
が切れ切れになつたりするという現象が起り、臨
場感あるいは現実感が失なわれがちであつた。
そのような問題を解決するためには、垂直走査
方向の走査線数を増加させて、分解能を向上させ
る必要がある。しかしながら、例えば、その走査
線数を２倍の1024本にした場合、１水平走査期間
は31.5μｓとなり、１画素当りの表示時間は25ns
となつてしまう。そのため、１画素当り25nsと
いう高速で表示するための情報処理をRAM６ま
たはシフトレジスタ１２１，１２２で行なう必要
があるため、RAMまたはシフトレジスタの動作
限界を超える速度が要求され、実現が困難であつ
た。
方向の走査線数を増加させて、分解能を向上させ
る必要がある。しかしながら、例えば、その走査
線数を２倍の1024本にした場合、１水平走査期間
は31.5μｓとなり、１画素当りの表示時間は25ns
となつてしまう。そのため、１画素当り25nsと
いう高速で表示するための情報処理をRAM６ま
たはシフトレジスタ１２１，１２２で行なう必要
があるため、RAMまたはシフトレジスタの動作
限界を超える速度が要求され、実現が困難であつ
た。
本発明の目的は、見かけ上非常に高速にデータ
処理が可能で、それにより、高分解能で図形を表
示できる図形表示装置を提供することにある。
処理が可能で、それにより、高分解能で図形を表
示できる図形表示装置を提供することにある。
本発明は、このような目的を達成するために、
水平走査線の偶数番目および寄数番目の画素の線
画データをそれぞれ記憶する少くとも２組のメモ
リ群と、それぞれのメモリ群から得られる並列デ
ータを直列データに変換する少くとも２組のデー
タ変換回路と、データ変換回路の出力を選択する
選択回路とを備え水平走査線の画素の番号に対応
するメモリ群内のアドレスに線画データを書き込
み、それぞれのメモリ群に書き込まれたデータを
並列を読み出して対応するデータ変換回路に入力
して直列データに変換し、変換されたデータを選
択回路で選択して表示を行なうものである。
水平走査線の偶数番目および寄数番目の画素の線
画データをそれぞれ記憶する少くとも２組のメモ
リ群と、それぞれのメモリ群から得られる並列デ
ータを直列データに変換する少くとも２組のデー
タ変換回路と、データ変換回路の出力を選択する
選択回路とを備え水平走査線の画素の番号に対応
するメモリ群内のアドレスに線画データを書き込
み、それぞれのメモリ群に書き込まれたデータを
並列を読み出して対応するデータ変換回路に入力
して直列データに変換し、変換されたデータを選
択回路で選択して表示を行なうものである。
第６図は本発明による図形表示装置の面画組立
部の主要部の一例の構成を示すもので、１１１〜
１１４は水平走査線の偶数番目の画素に対応する
線画データを記憶するメモリ群、１１５〜１１８
は水平走査線の寄数番目の画素に対応する線画デ
ータを記憶するメモリ群、１２１，１２２はメモ
リ群１１１〜１１４から並列に読み出されたデー
タを直列データに変換するシフトレジスタ、１２
３，１２４はメモリ群１１５〜１１８から並列に
読み出されたデータを直列データに変換するシフ
トレジスタ、１３１〜１３３はシフトレジスタの
出力を選択するセレクタ、１４１および１４２は
データバスである。
部の主要部の一例の構成を示すもので、１１１〜
１１４は水平走査線の偶数番目の画素に対応する
線画データを記憶するメモリ群、１１５〜１１８
は水平走査線の寄数番目の画素に対応する線画デ
ータを記憶するメモリ群、１２１，１２２はメモ
リ群１１１〜１１４から並列に読み出されたデー
タを直列データに変換するシフトレジスタ、１２
３，１２４はメモリ群１１５〜１１８から並列に
読み出されたデータを直列データに変換するシフ
トレジスタ、１３１〜１３３はシフトレジスタの
出力を選択するセレクタ、１４１および１４２は
データバスである。
なお、各メモリ群の各メモリは、書き込みおよ
び読み出し用の２組を有していることは従来と同
じである。
び読み出し用の２組を有していることは従来と同
じである。
また、第６図の回路はある１つの色を持つた平
面を表示するための面画組立部を示すもので、色
の相異なつた複数個の平面を表示する場合、色毎
に第６図の回路が設けられる。
面を表示するための面画組立部を示すもので、色
の相異なつた複数個の平面を表示する場合、色毎
に第６図の回路が設けられる。
このような構成において、第２図のベクトル発
生部１からの線画データが走査線の偶数番目の画
素に対応するものであるかあるいは寄数番目の画
素に対応するものであるかに応じて、対応するメ
モリ群１１１〜１１４あるいは１１５〜１１８の
所定のメモリの所定のアドレスに線画データを記
憶する。
生部１からの線画データが走査線の偶数番目の画
素に対応するものであるかあるいは寄数番目の画
素に対応するものであるかに応じて、対応するメ
モリ群１１１〜１１４あるいは１１５〜１１８の
所定のメモリの所定のアドレスに線画データを記
憶する。
すなわち、走査線の偶数番目の画素に対応する
線画データをメモリ群１１１〜１１４に記憶し、
寄数番目の画素対応する線画データをメモリ群１
１５〜１１８に記憶する。例えば、０番目，２番
目，４番目および６番目の画素のデータをメモリ
１１１，１１２，１１３および１１４に記憶し、
１番目，３番目，５番目および７番目の画素のデ
ータをメモリ１１５，１１６，１１７および１１
８に記憶する。
線画データをメモリ群１１１〜１１４に記憶し、
寄数番目の画素対応する線画データをメモリ群１
１５〜１１８に記憶する。例えば、０番目，２番
目，４番目および６番目の画素のデータをメモリ
１１１，１１２，１１３および１１４に記憶し、
１番目，３番目，５番目および７番目の画素のデ
ータをメモリ１１５，１１６，１１７および１１
８に記憶する。
このようにして書き込まれたデータを読み出す
場合は、メモリ群１１１〜１１４および１１５〜
１１８のすべてのメモリの同一アドレスの内容を
並列に読み出し、データバス１４１および１４２
を介してシフトレジスタ１２１，１２２および１
２３，１２４にそれぞれ入力する。これらのシフ
トレジスタでは、メモリ群からのデータを直列デ
ータに変換し、セレクタ１３１および１３２に出
力する。セレクタ１３１では、所定クロツクに応
じてシフトレジスタ１２１および１２２の出力を
交互に選択し、セレクタ１３２では、シフトレジ
スタ１２３および１２４の出力を交互に選択し、
出力する。さらに、セレクタ１３３では、セレク
タ１３１および１３２の出力のいずれかを選択す
る。それによつて、セレクタ１３３からは、走査
線の各画素毎の読み出しデータが順次出力される
ことになる。
場合は、メモリ群１１１〜１１４および１１５〜
１１８のすべてのメモリの同一アドレスの内容を
並列に読み出し、データバス１４１および１４２
を介してシフトレジスタ１２１，１２２および１
２３，１２４にそれぞれ入力する。これらのシフ
トレジスタでは、メモリ群からのデータを直列デ
ータに変換し、セレクタ１３１および１３２に出
力する。セレクタ１３１では、所定クロツクに応
じてシフトレジスタ１２１および１２２の出力を
交互に選択し、セレクタ１３２では、シフトレジ
スタ１２３および１２４の出力を交互に選択し、
出力する。さらに、セレクタ１３３では、セレク
タ１３１および１３２の出力のいずれかを選択す
る。それによつて、セレクタ１３３からは、走査
線の各画素毎の読み出しデータが順次出力される
ことになる。
このように構成することにより、各シフトレジ
スタでのデータ処理速度は最終的な画素の表示速
度の1/2でよいから、これらの回路を実現するこ
とは容易である。なお、セレクタ１３３では画素
の表示速度で処理しなければならないが、このよ
うなセレクタを実現することは容易であり、特に
問題はない。
スタでのデータ処理速度は最終的な画素の表示速
度の1/2でよいから、これらの回路を実現するこ
とは容易である。なお、セレクタ１３３では画素
の表示速度で処理しなければならないが、このよ
うなセレクタを実現することは容易であり、特に
問題はない。
第７図は本発明による図形表示装置の面画組立
部の主要部の他の例を示すもので、第６図の例と
異なる点は、各メモリ群１１１〜１１４または１
１５〜１１８がさらに２つのメモリサブ群に分け
られ、メモリサブ群１１１―１，１１１―２，１
１３―１，１１３―２の出力はシフトレジスタ１
２１―１，１２１―２に入力され、メモリサブ群
１１２―１，１１２―２，１１４―１，１１４―
２の出力はシフトレジスタ１２２―１，１２２―
２に入力され、メモリサブ群１１５―１，１１５
―２，１１７―１，１１７―２の出力はシフトレ
ジスタ１２３―１，１２３―２に入力され、メモ
リサブ群１１６―１，１１６―２，１１８―１，
１１８―２の出力はシフトレジスタ１２４―１，
１２４―２に入力されることである。なお、１６
１〜１６４，１７１，１７２，１８はシフトレジ
スタの出力を選択するセレクタを示す。また各メ
モリ中の番号は、それに記憶されるデータに対応
する画素の番号を示す。
部の主要部の他の例を示すもので、第６図の例と
異なる点は、各メモリ群１１１〜１１４または１
１５〜１１８がさらに２つのメモリサブ群に分け
られ、メモリサブ群１１１―１，１１１―２，１
１３―１，１１３―２の出力はシフトレジスタ１
２１―１，１２１―２に入力され、メモリサブ群
１１２―１，１１２―２，１１４―１，１１４―
２の出力はシフトレジスタ１２２―１，１２２―
２に入力され、メモリサブ群１１５―１，１１５
―２，１１７―１，１１７―２の出力はシフトレ
ジスタ１２３―１，１２３―２に入力され、メモ
リサブ群１１６―１，１１６―２，１１８―１，
１１８―２の出力はシフトレジスタ１２４―１，
１２４―２に入力されることである。なお、１６
１〜１６４，１７１，１７２，１８はシフトレジ
スタの出力を選択するセレクタを示す。また各メ
モリ中の番号は、それに記憶されるデータに対応
する画素の番号を示す。
第８図は本発明による図形表示装置の面画組立
部のさらに他の実施例の構成を示すもので、１つ
の色の図形を表示するための回路である。したが
つて、色の相異なつた図形を表示する場合には、
第８図に示す回路を色の数だけ設ける必要があ
る。
部のさらに他の実施例の構成を示すもので、１つ
の色の図形を表示するための回路である。したが
つて、色の相異なつた図形を表示する場合には、
第８図に示す回路を色の数だけ設ける必要があ
る。
図において、２１１〜２１４および２２１〜２
２４はそれぞれ128ワード×１ビツトのランダム
アクセスメモリ（以下、RAMという。）、２３
１，２３２および２４１，２４２はそれぞれ並列
入力・直列出力のシフトレジスタ、２５および２
６はセレクタ、２７および２８はＴタイプのフリ
ツプフロツプ、２９はデコーダ、３０はインバー
タ、３１，３２，３３はデータバスを示す。
２４はそれぞれ128ワード×１ビツトのランダム
アクセスメモリ（以下、RAMという。）、２３
１，２３２および２４１，２４２はそれぞれ並列
入力・直列出力のシフトレジスタ、２５および２
６はセレクタ、２７および２８はＴタイプのフリ
ツプフロツプ、２９はデコーダ、３０はインバー
タ、３１，３２，３３はデータバスを示す。
なお、各RAMは、前述したように、書き込み
用および読み出し用の２組を有しており、制御信
号Ｒ／Ｗにより、２組のメモリの一方が読み出し
に、他方が書き込みに使用され、その関係が、水
平走査期間毎に反転される。
用および読み出し用の２組を有しており、制御信
号Ｒ／Ｗにより、２組のメモリの一方が読み出し
に、他方が書き込みに使用され、その関係が、水
平走査期間毎に反転される。
さて、モニタの水平走査方向の画面構成速度は
非常に高いため、ある水平走査線の表示に先立
ち、その表示の１水平走査期間前に、ベクトル発
生部１からの線画データ、すなわちｙの値に基づ
いて予じめ面画パターン作成のための準備をして
おく必要がある。すなわち、ｙの値、例えば、ｙ
S〓，ｙR〓を、その表示の１水平走査期間前に
RAM２１１〜２１４，２２１〜２２４に書き込
んでおく。このｙの値は、第９図に示すように、
モニタのｙ方向分解能1024画素と対応した10ビツ
トの２進数値で表わされる。この内、最下位ビツ
トy0では、RAM２１１〜２１４および２２１〜
２２４のいずれかの群を指定し、y1では、指定さ
れたRAM群内のいずれかのRAMを指定し、y2で
は、指定されたRAMのアドレスを指定してい
る。したがつて、ベクトル発生部からの線画デー
タｙに基づき、その中のy0およびy1で指定された
１個のRAMのアドレスy2に“１”が書き込まれ
る。例えば、ｙ＝0100000000ならば、RAM２１
１の32番地に、ｙ＝0100000011ならばRAM２２
２の32番地に“１”が書き込まれることになる。
このようにして得られたそれぞれのRAMの内容
は第１０図に示すように画面の水平走査線の各画
素に対応している。
非常に高いため、ある水平走査線の表示に先立
ち、その表示の１水平走査期間前に、ベクトル発
生部１からの線画データ、すなわちｙの値に基づ
いて予じめ面画パターン作成のための準備をして
おく必要がある。すなわち、ｙの値、例えば、ｙ
S〓，ｙR〓を、その表示の１水平走査期間前に
RAM２１１〜２１４，２２１〜２２４に書き込
んでおく。このｙの値は、第９図に示すように、
モニタのｙ方向分解能1024画素と対応した10ビツ
トの２進数値で表わされる。この内、最下位ビツ
トy0では、RAM２１１〜２１４および２２１〜
２２４のいずれかの群を指定し、y1では、指定さ
れたRAM群内のいずれかのRAMを指定し、y2で
は、指定されたRAMのアドレスを指定してい
る。したがつて、ベクトル発生部からの線画デー
タｙに基づき、その中のy0およびy1で指定された
１個のRAMのアドレスy2に“１”が書き込まれ
る。例えば、ｙ＝0100000000ならば、RAM２１
１の32番地に、ｙ＝0100000011ならばRAM２２
２の32番地に“１”が書き込まれることになる。
このようにして得られたそれぞれのRAMの内容
は第１０図に示すように画面の水平走査線の各画
素に対応している。
この場合、次のような工夫がなされている。
(1) 第１１図の水平走査線ｔaのように、図形を
構成する２つのベクトルが一致する場合、すな
わち、ｙS〓＝ｙR〓であるならば、後述するよ
うに、フリツプフロツプ２７，２８がセツトさ
れたままの状態を続けるという不都合が生ずる
ため、この場合には対応するアドレスに“１”
を書き込まないようにする。そのために、１回
目のｙの値、例えばｙS〓でRAMに書き込んだ
“１”を、２回目のｙの値、例えばｙR〓での書
き込み時に、消去する。具体的には、書き込み
の直前に、その書き込みアドレスの内容を読み
出し、それが“１”であるならば、その代りに
“０”を書き込み、“０”であるならば、“１”
を書き込むようにする。
構成する２つのベクトルが一致する場合、すな
わち、ｙS〓＝ｙR〓であるならば、後述するよ
うに、フリツプフロツプ２７，２８がセツトさ
れたままの状態を続けるという不都合が生ずる
ため、この場合には対応するアドレスに“１”
を書き込まないようにする。そのために、１回
目のｙの値、例えばｙS〓でRAMに書き込んだ
“１”を、２回目のｙの値、例えばｙR〓での書
き込み時に、消去する。具体的には、書き込み
の直前に、その書き込みアドレスの内容を読み
出し、それが“１”であるならば、その代りに
“０”を書き込み、“０”であるならば、“１”
を書き込むようにする。
(2) 第１１図の水平走査線ｔbのように、同じ色
の図形が２個以上あり、ｙS〓およびｙR〓がそ
れぞれ複数個あれば、その数だけRAMに書き
込まれるので、同一色の多くの平面図形を表示
できる。
の図形が２個以上あり、ｙS〓およびｙR〓がそ
れぞれ複数個あれば、その数だけRAMに書き
込まれるので、同一色の多くの平面図形を表示
できる。
第８図において、RAMへの書き込みに際して
は、ｙの値の内、y0をデータバス３１を介して
RAM群２１１〜２１４に印加し、y0をインバー
タ３０で反転した出力0をデータバス３１を介し
てRAM群２２１〜２２４に印加し、y0により、
所望のRAM群を指定する。また、y1をデコーダ
２９でデコードして得られる値y10，y11，y12，
y13をデータバス３１を介してRAM２１１，２１
２，２１３，２１４に入力し、同様に、RAM２
２１，２２２，２２３，２２４に入力し、指定さ
れたRAM群内の特定のRAMを指定する。さら
に、y2をそれぞれのRAM２１１〜２１４，２２
１〜２２４に印加し、指定されたRAM内のアド
レスy2に“１”を書き込む。
は、ｙの値の内、y0をデータバス３１を介して
RAM群２１１〜２１４に印加し、y0をインバー
タ３０で反転した出力0をデータバス３１を介し
てRAM群２２１〜２２４に印加し、y0により、
所望のRAM群を指定する。また、y1をデコーダ
２９でデコードして得られる値y10，y11，y12，
y13をデータバス３１を介してRAM２１１，２１
２，２１３，２１４に入力し、同様に、RAM２
２１，２２２，２２３，２２４に入力し、指定さ
れたRAM群内の特定のRAMを指定する。さら
に、y2をそれぞれのRAM２１１〜２１４，２２
１〜２２４に印加し、指定されたRAM内のアド
レスy2に“１”を書き込む。
次に、RAMに書き込んだデータを読み出す場
合、ｙを取り込んだ１水平走査期間後に、書き込
み状態にあつたRAMを読み出し状態にし、水平
走査量に応じたアドレスでRAMからのデータの
読み出しを行なう。
合、ｙを取り込んだ１水平走査期間後に、書き込
み状態にあつたRAMを読み出し状態にし、水平
走査量に応じたアドレスでRAMからのデータの
読み出しを行なう。
第１２図は読み出しのためのタイミングチヤー
トで、HSYNCは水平走査期間を示す信号、cpは
50nsの繰り返し周波数を有する基本クロツク信
号、ADRはRAMの読み出しアドレスを指定する
信号、LD１，２，３，４はシフトレジスタ２３
１，２３２，２４１，２４２にデータを格納する
ロード信号、CK１，２，３，４はシフトレジス
タ２３１，２３２，２４１，２４２のシフト信
号、DO１，２，３，４はシフトレジスタ２３
１，２３２，２４１，２４２から出力されるデー
タ（そのデータに対応する画素番号名で示されて
いる。）、SELはセレクタ２５，２６の選択信号、
ＰENおよびＰODはそれぞれＴフリツプフロツプ２
７および２８から出力されるデータ（そのデータ
に対応する画素番号名で示されている。）、ERは
各RAMの内容を消去する消去信号を示す。
トで、HSYNCは水平走査期間を示す信号、cpは
50nsの繰り返し周波数を有する基本クロツク信
号、ADRはRAMの読み出しアドレスを指定する
信号、LD１，２，３，４はシフトレジスタ２３
１，２３２，２４１，２４２にデータを格納する
ロード信号、CK１，２，３，４はシフトレジス
タ２３１，２３２，２４１，２４２のシフト信
号、DO１，２，３，４はシフトレジスタ２３
１，２３２，２４１，２４２から出力されるデー
タ（そのデータに対応する画素番号名で示されて
いる。）、SELはセレクタ２５，２６の選択信号、
ＰENおよびＰODはそれぞれＴフリツプフロツプ２
７および２８から出力されるデータ（そのデータ
に対応する画素番号名で示されている。）、ERは
各RAMの内容を消去する消去信号を示す。
以下、読み出し動作を第１２図のタイミングチ
ヤートを参照しながら詳細に説明する。
ヤートを参照しながら詳細に説明する。
第１２図の信号HSYNCのように、水平走査期
間になると、まず、読み出し状態のRAM２１１
〜２１４，２２１〜２２４にアドレス信号ADR
を印加し、それぞれのRAMの０番地のデータを
同時に読み出し、ロード信号LD１，３により、
RAM２１１〜２１４のデータをデータバス３２
を介してシフトレジスタ２３１にロードし、
RAM２２１〜２２４のデータをデータバス３３
を介してシフトレジスタ２４１にロードする。こ
のようにして、シフトレジスタ２３１および２４
１にロードされた信号を、50ns周期のシフト信
号CK１，３により順次シフトして行くと、シフ
トレジスタ２３１の出力DO１として、第１２図
に示すように、水平走査線の０番地の画素→２番
目の画素→４番目の画素→６番目の画素に対応す
るデータが得られ、また、シフトレジスタ２４１
の出力DO３として、第１２図のように、水平走
査線の１番目の画素→３番目の画素→５番目の画
素→７番目の画素に対応するデータが得られる。
このようにシフトレジスタに取り込んだ後は、各
RAMの０番地の内容を消去信号ERにより消去し
ておく。
間になると、まず、読み出し状態のRAM２１１
〜２１４，２２１〜２２４にアドレス信号ADR
を印加し、それぞれのRAMの０番地のデータを
同時に読み出し、ロード信号LD１，３により、
RAM２１１〜２１４のデータをデータバス３２
を介してシフトレジスタ２３１にロードし、
RAM２２１〜２２４のデータをデータバス３３
を介してシフトレジスタ２４１にロードする。こ
のようにして、シフトレジスタ２３１および２４
１にロードされた信号を、50ns周期のシフト信
号CK１，３により順次シフトして行くと、シフ
トレジスタ２３１の出力DO１として、第１２図
に示すように、水平走査線の０番地の画素→２番
目の画素→４番目の画素→６番目の画素に対応す
るデータが得られ、また、シフトレジスタ２４１
の出力DO３として、第１２図のように、水平走
査線の１番目の画素→３番目の画素→５番目の画
素→７番目の画素に対応するデータが得られる。
このようにシフトレジスタに取り込んだ後は、各
RAMの０番地の内容を消去信号ERにより消去し
ておく。
次に、アドレス信号ADRが“１”になると、
各RAMの１番地の内容を読み出し、ロード信号
LD２，４により、RAM２１１〜２１４のデータ
をデータバス３２を介してシフトレジスタ２３２
にロードし、RAM２２１〜２２４のデータをデ
ータバス３３を介してシフトレジスタ２４２にロ
ードする。シフトレジスタ２３２および２４２に
ロードされた信号を、50ns周期のシフト信号CK
２，４によりシフトして行くと、シフトレジスタ
２３２の出力DO２として８番目の画素→10番目
の画素→12番目の画素→14番目の画素に対応する
データが得られ、また、シフトレジスタ２４２の
出力DO４として、９番目の画素→11番目の画素
→13番目の画素→15番目の画素に対応するデータ
が得られる。
各RAMの１番地の内容を読み出し、ロード信号
LD２，４により、RAM２１１〜２１４のデータ
をデータバス３２を介してシフトレジスタ２３２
にロードし、RAM２２１〜２２４のデータをデ
ータバス３３を介してシフトレジスタ２４２にロ
ードする。シフトレジスタ２３２および２４２に
ロードされた信号を、50ns周期のシフト信号CK
２，４によりシフトして行くと、シフトレジスタ
２３２の出力DO２として８番目の画素→10番目
の画素→12番目の画素→14番目の画素に対応する
データが得られ、また、シフトレジスタ２４２の
出力DO４として、９番目の画素→11番目の画素
→13番目の画素→15番目の画素に対応するデータ
が得られる。
一方、選択信号SELをセレクタ２５および２６
に印加し、200ns周期で入力を選択する。すなわ
ち、選択信号SELが“０”の期間中は、シフトレ
ジスタ２３１および２４１の出力を選択するよう
になつているので、０〜７番目の画素の内の偶数
番目および寄数番目の画素のデータがセレクタ２
５および２６で選択されフリツプフロツプ２７お
よび２８に印加される。また、選択信号SELが
“１”の期間になると、シフトレジスタ２３２お
よび２４２の出力を選択するようになつているの
で、８〜15番目の画素の偶数番目および寄数番目
の画素のデータがセレクタ２５および２６で選択
されフリツプフロツプ２７および２８に印加され
る。
に印加し、200ns周期で入力を選択する。すなわ
ち、選択信号SELが“０”の期間中は、シフトレ
ジスタ２３１および２４１の出力を選択するよう
になつているので、０〜７番目の画素の内の偶数
番目および寄数番目の画素のデータがセレクタ２
５および２６で選択されフリツプフロツプ２７お
よび２８に印加される。また、選択信号SELが
“１”の期間になると、シフトレジスタ２３２お
よび２４２の出力を選択するようになつているの
で、８〜15番目の画素の偶数番目および寄数番目
の画素のデータがセレクタ２５および２６で選択
されフリツプフロツプ２７および２８に印加され
る。
フリツプフロツプ２７および２８では、第１３
図に示すように、画面の走査線の偶数および寄数
番目の画素に対する面画パターンＰENおよびＰOD
を得る。
図に示すように、画面の走査線の偶数および寄数
番目の画素に対する面画パターンＰENおよびＰOD
を得る。
第１４図は本発明による図形表示装置の画面組
立部の他の部分の実施例を示すもので、第８図の
部分に接続される部分の例である。
立部の他の部分の実施例を示すもので、第８図の
部分に接続される部分の例である。
図において、３４は入力信号を２５nsだけ遅
延して出力する遅延回路、３５は排他的論理和回
路を示す。
延して出力する遅延回路、３５は排他的論理和回
路を示す。
このような構成において、走査線の偶数および
寄数番目の画素に対する面画パターンＰENおよび
ＰODに基づいて、第１５図に示すような完全な面
画パターンＰELNを作成するために、第１４図に
示すように、面画パターンＰENと、面画パターン
ＰODを遅延回路３４により25nsだけ遅延させた
信号ＰODLとを排他的論理和回路３５に入力し、
両者の排他的論理和をとつて、完全な面画パター
ンＰELNを得る。
寄数番目の画素に対する面画パターンＰENおよび
ＰODに基づいて、第１５図に示すような完全な面
画パターンＰELNを作成するために、第１４図に
示すように、面画パターンＰENと、面画パターン
ＰODを遅延回路３４により25nsだけ遅延させた
信号ＰODLとを排他的論理和回路３５に入力し、
両者の排他的論理和をとつて、完全な面画パター
ンＰELNを得る。
このようにして得られた面画パターンは、第１
５図に示すように、画素と１対１の対応がとれた
40MHzすなわち、25ns周期の面画パターンであ
る。排他的論理和回路自体は一般に、40MHzに充
分追従できるものであり、回路実現上何ら問題は
ない。一方、第８図に示すシフトレジスタ２３
１，２３２，２４１，２４２は20MHzすなわち
50ns周期の信号で動作するので、従来のシフト
レジスタを使つて容易に実現できる。
５図に示すように、画素と１対１の対応がとれた
40MHzすなわち、25ns周期の面画パターンであ
る。排他的論理和回路自体は一般に、40MHzに充
分追従できるものであり、回路実現上何ら問題は
ない。一方、第８図に示すシフトレジスタ２３
１，２３２，２４１，２４２は20MHzすなわち
50ns周期の信号で動作するので、従来のシフト
レジスタを使つて容易に実現できる。
次に、このようにして得られた面画パターンに
色情報を与えてそれをモニタに表示するための色
つけ部の具体的構成の一例を示す。
色情報を与えてそれをモニタに表示するための色
つけ部の具体的構成の一例を示す。
このような色づけ部としては、第４図〜第５図
に示すように表示優先順位を付与した色毎の複数
の面画パターンをプライオリテイエンコーダ８に
入力し、その出力によつて、予じめ色情報を蓄え
ているRAM９のアドレスを指定し、このRAMの
出力によりモニタに表示を行なうものが知られて
いる。しかしながら、このような構成のもので
は、40MHzで動作することは困難であるため、
1024×1024の分解能を持つた表示を行なうことは
不可能である。
に示すように表示優先順位を付与した色毎の複数
の面画パターンをプライオリテイエンコーダ８に
入力し、その出力によつて、予じめ色情報を蓄え
ているRAM９のアドレスを指定し、このRAMの
出力によりモニタに表示を行なうものが知られて
いる。しかしながら、このような構成のもので
は、40MHzで動作することは困難であるため、
1024×1024の分解能を持つた表示を行なうことは
不可能である。
そこで、本発明では、色づけ部として第１６図
に示すような回路構成が使用される。
に示すような回路構成が使用される。
図において、３６および３７はラツチ回路、３
８および３９はプライオリテイエンコーダ、４０
および４１はRAM、４２はセレクタ、４３はデ
イジタル／アナログ変換器（Ｄ／Ａ変換器）を示
す。
８および３９はプライオリテイエンコーダ、４０
および４１はRAM、４２はセレクタ、４３はデ
イジタル／アナログ変換器（Ｄ／Ａ変換器）を示
す。
第１７図は第１６図の動作タイミングチヤート
を示すもので、ＰELNの面画パターン、CP，
はラツチ回路３６，３７の取込みタイミングを決
める、50ns繰り返し周期のクロツク信号、
RAMDO１，RAMDO２はRAM４０，４１の出
力信号、SELDOはセレクタ、４２の出力信号を
示す。
を示すもので、ＰELNの面画パターン、CP，
はラツチ回路３６，３７の取込みタイミングを決
める、50ns繰り返し周期のクロツク信号、
RAMDO１，RAMDO２はRAM４０，４１の出
力信号、SELDOはセレクタ、４２の出力信号を
示す。
以下、第１６図の動作を第１７図を参照して説
明する。
明する。
面画パターンＰELNの内、走査線の偶数番目の
画素に対応するデータをクロツク信号CPにより
ラツチ３６に順次取り込む一方、寄数番目の画素
に対応するデータをクロツク信号CPによりラツ
チ３７に順次取り込む。プライオリテイエンコー
ダ３８および３９には、各色毎に設けられたラツ
チ回路３６および３７の出力が入力されており、
エンコーダでは、それらの回路の出力が“１”で
あるものの内優先順位の高い色に対応する回路の
出力を選び、それをRAM４０および４１のアド
レスとして入力し、入力されたアドレスに対応す
るRAM４０および４１の出力RAMDO１，およ
びRAMDO２すなわち色情報を読み出す。セレク
タ４２ではクロツク信号CPにより、交互にRAM
４０および４１からの色情報を選択し、出力信号
SELDOを得る。次に、その出力信号をＤ／Ａ変
換器４３でアナグロ信号に変換し、その出力
COLをモニタの輝度信号（Ｒ，Ｇ，Ｂ信号）と
する。
画素に対応するデータをクロツク信号CPにより
ラツチ３６に順次取り込む一方、寄数番目の画素
に対応するデータをクロツク信号CPによりラツ
チ３７に順次取り込む。プライオリテイエンコー
ダ３８および３９には、各色毎に設けられたラツ
チ回路３６および３７の出力が入力されており、
エンコーダでは、それらの回路の出力が“１”で
あるものの内優先順位の高い色に対応する回路の
出力を選び、それをRAM４０および４１のアド
レスとして入力し、入力されたアドレスに対応す
るRAM４０および４１の出力RAMDO１，およ
びRAMDO２すなわち色情報を読み出す。セレク
タ４２ではクロツク信号CPにより、交互にRAM
４０および４１からの色情報を選択し、出力信号
SELDOを得る。次に、その出力信号をＤ／Ａ変
換器４３でアナグロ信号に変換し、その出力
COLをモニタの輝度信号（Ｒ，Ｇ，Ｂ信号）と
する。
この回路では、面画パターンＰELNをラツチ回
路３６，３７により、20MHz、すなわち、50nsの
繰り返し周期の信号にし、同じく20MHzでRAM
から色情報を読み出し、再び、セレクタ４２によ
り40MHzすなわち25nsの色情報に変換する。
路３６，３７により、20MHz、すなわち、50nsの
繰り返し周期の信号にし、同じく20MHzでRAM
から色情報を読み出し、再び、セレクタ４２によ
り40MHzすなわち25nsの色情報に変換する。
この場合、ラツチ回路、プライオリテイエンコ
ーダ、RAMを20MHzで動作するように構成する
ことは容易であり、また、セレクタ４２として
は、40MHzで安定に動作するものであり、さら
に、色情報は１原色あたり数ビツトであるので、
40MHzで動作するＤ／Ａ変換器を実現することは
容易にできる。
ーダ、RAMを20MHzで動作するように構成する
ことは容易であり、また、セレクタ４２として
は、40MHzで安定に動作するものであり、さら
に、色情報は１原色あたり数ビツトであるので、
40MHzで動作するＤ／Ａ変換器を実現することは
容易にできる。
以上述べた実施例から解るように、本発明によ
れば、40MHzの高速クロツクを使用することな
く、安定に1024×1024の分解能でモニタに表示で
きる。
れば、40MHzの高速クロツクを使用することな
く、安定に1024×1024の分解能でモニタに表示で
きる。
第１図はモニタの画面の走査の説明図、第２図
は図形表示装置の概略構成図、第３図は第２図の
動作の説明図、第４図および第５図はそれぞれ第
２図の一部の従来の構成図、第６図および第７図
はそれぞれ本発明による図形表示装置の面画組立
部の主要部の一実施例の構成図、第８図は本発明
による図形表示装置の面画組立部の主要部の他の
実施例の構成図、第９図〜第１３図は第８図の動
作の説明図、第１４図は本発明による図形表示装
置の面画組立部の、第８図に接続される部分の一
実施例の構成図、第１５図は第１４図の動作を説
明するためのタイミングチヤート、第１６図は本
発明による図形表示装置の色づけ部の一実施例の
構成図、第１７図は第１６図の動作を説明するタ
イミングチヤートである。 １１１〜１１８，２１１〜２１４，２２１〜２
２４……RAM、１２１〜１２４，２３１，２３
２，２４１，２４２……シフトレジスタ、１３１
〜１３３，１６１〜１６４，１７１，１７２，１
８，２５，２６……セレクタ、２７，２８……Ｔ
タイプフリツプフロツプ、３４……遅延回路、３
５……排他的論理和回路。
は図形表示装置の概略構成図、第３図は第２図の
動作の説明図、第４図および第５図はそれぞれ第
２図の一部の従来の構成図、第６図および第７図
はそれぞれ本発明による図形表示装置の面画組立
部の主要部の一実施例の構成図、第８図は本発明
による図形表示装置の面画組立部の主要部の他の
実施例の構成図、第９図〜第１３図は第８図の動
作の説明図、第１４図は本発明による図形表示装
置の面画組立部の、第８図に接続される部分の一
実施例の構成図、第１５図は第１４図の動作を説
明するためのタイミングチヤート、第１６図は本
発明による図形表示装置の色づけ部の一実施例の
構成図、第１７図は第１６図の動作を説明するタ
イミングチヤートである。 １１１〜１１８，２１１〜２１４，２２１〜２
２４……RAM、１２１〜１２４，２３１，２３
２，２４１，２４２……シフトレジスタ、１３１
〜１３３，１６１〜１６４，１７１，１７２，１
８，２５，２６……セレクタ、２７，２８……Ｔ
タイプフリツプフロツプ、３４……遅延回路、３
５……排他的論理和回路。
Claims (1)
- 【特許請求の範囲】 １ 各水平走査線対応の線画データを発生させ、
その線画データに基づいて、ラスタスキヤン方式
のブラウン管に図形を表示する図形表示装置にお
いて、各水平走査線の偶数番目および寄数番目の
画素の線画データをそれぞれ記憶する少くとも２
組のメモリ群と、それぞれのメモリ群に対し線画
データを並列に読み出し直列データに変換する少
くとも１対の変換手段と、該変換手段の出力を選
択する選択手段と、該選択手段の出力に応じて図
形をモニタに表示するための制御手段とを有し、
前記メモリ群を構成するそれぞれのメモリは、画
素データ毎に異なつたアドレスを有しており、前
記変換手段は、前記メモリ群の共通するアドレス
に記憶された線画データを並列に読み出し直列デ
ータに変換するものであつて、一方が前記選択手
段を介して線画データを出力する時間内に前記変
換手段の他方が前記メモリ群から線画データを並
列に読み出すことを特徴とする図形表示装置。 ２ 前記変換手段が並列入力・直列出力のシフト
レジスタからなることを特徴とする特許請求の範
囲第１項記載の図形表示装置。 ３ 前記選択手段は、前記変換手段のそれぞれの
出力によりセツト，リセツトされる２組のＴタイ
プフリツプフロツプと、該フリツプフロツプの一
方の組の出力を所定時間だけ遅延する遅延回と、
該遅延回路の出力と前記フリツプフロツプの他方
の組の出力との排他的論理和をとる論理回路とか
らなることを特徴とする特許請求の範囲第１項ま
たは第２項記載の図形表示装置。 ４ 前記制御手段は、前記選択手段の出力の内、
水平走査線の偶数番目および奇数番の画素に対応
するデータを格納する表示すべき色毎に２組ずつ
設けられたラツチ回路と、該ラツチ回路の出力を
所定の優先順位で選択する２組のプライオリテイ
エンコーダと、該エンコーダの出力をアドレスと
して、色情報が読み出される２組のメモリ手段
と、該メモリ手段の出力を選択してモニタへの表
示を行なう手段とからなることを特徴とする特許
請求の範囲第１，第２項または第３項のいずれか
記載の図形表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7358579A JPS55166687A (en) | 1979-06-13 | 1979-06-13 | Graphic display unit |
| CA000353764A CA1159583A (en) | 1979-06-13 | 1980-06-11 | Figure displaying device |
| US06/414,388 US4447809A (en) | 1979-06-13 | 1982-09-02 | High resolution figure displaying device utilizing plural memories for storing edge data of even and odd horizontal scanning lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7358579A JPS55166687A (en) | 1979-06-13 | 1979-06-13 | Graphic display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166687A JPS55166687A (en) | 1980-12-25 |
| JPS6230435B2 true JPS6230435B2 (ja) | 1987-07-02 |
Family
ID=13522522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7358579A Granted JPS55166687A (en) | 1979-06-13 | 1979-06-13 | Graphic display unit |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JPS55166687A (ja) |
| CA (1) | CA1159583A (ja) |
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1980
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1982
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Also Published As
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| US4447809A (en) | 1984-05-08 |
| CA1159583A (en) | 1983-12-27 |
| JPS55166687A (en) | 1980-12-25 |
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