JPS59208586A

JPS59208586A - ビデオ画像表示装置

Info

Publication number: JPS59208586A
Application number: JP59082790A
Authority: JP
Inventors: ジエ・シヤウベル
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1983-04-25
Filing date: 1984-04-24
Publication date: 1984-11-26
Anticipated expiration: 2012-03-26
Also published as: FR2544898B1; EP0128051A1; FR2544898A1; JP2594897B2; US4620289A; DE3472726D1; EP0128051B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はランダムアクセスメモＩＪ内に一時的に記憶さ
せた画像データから、フレームを走査線ごとまたは走査
点ごとに掃引することにより、表示スクリーン上にビデ
オ画像を表示し、表示すべき画像ｆｆ報のバリエーショ
ンに応じてこのランダムアクセスメモリの記憶内容が更
新されるようにした、ビデオ画像表示装置に関するもの
である。この種の画像表示装置は、いわゆるテレテキス
ト方式による画像表示システム等に用いられるものであ
る。

従来このようなビデオ画像表示装置においては、各フレ
ームごとに該フレームの走査点ないし描画点全体の色情
報を記憶させたページメモリを用い、この色情報を一定
数のメモリプレーンにより表している。これらメモリプ
レーンは概念的には特定の色の画像を表示するのに必要
なフレームデータ全体によって形成されるものであり、
各メモリプレーンはこの色で表示されるフレームの走査
点すべてを、−走査点につき一個のビットで表し、従っ
てＮ個のメモリプレーンでは２ＯＮ乗種類の色が表示ス
クリーン上に表示できることになる。

このような公知のビデオ画像表示装置においては、Ｎ個
のメモリプレーンの記憶内容はタイムペース回路による
制御のもとで順次読み出され、このタイムペース回路に
よってスクリーンのフレームや走査線の掃引が制御され
る。この場合メモリプレーンの読出しは掃引動作と同期
して行なわれ、走査点はすべてこれらメモリプレーン内
に選択的に書き込まれている。各メモリプレーンの一部
を構成するビットは、所望の条件を満たすように分配さ
れたアドレスに記憶させることができるため、異なった
メモリプレーンのインターレースないしインターミック
スが可能となる。

一般にメモリプレーンの数はメモリや集積回路の集合体
の構成により定まる一定値をとり、そのような集合体は
いわば剛構造とならざるを得ないため、ページのスクリ
ーン表示中におけるダイナミックなバリエーションに対
処するのには適しない。すなわち端的に言って、走査線
あるいは走査線群にかかわる情報自体には色のバリエー
ションについての情報を含ませることができず、もっば
らページメモリの異ったメモリプレーンにこれら走査線
ないしは走査線群に関する情報を収納して、各メモリプ
レーンと対応する色をスクリーン上に表示せざるを得な
いのである。従ってこの場合、画像の表示は各ページご
とに行なうこととなり、その結果メモリの容量は２ペ一
ジ分もしくはそれ以上の走査点についてのデータを記憶
するのに要する容量の少なくとも２倍は必要となる。

ゆえに本発明の目的は、上記のようなビデオ画像表示装
置においてメモリの容量を小さくシ、加えて画像にダイ
ナミックな修正を加える際のフレキシビリティを高める
ことにある。

このような目的を達成するために、本発明は表示スクリ
ーンを制御するビデオディスプレイ・プロセッサに接続
され、各フレームに表示される画像についての情報を記
憶する記憶手段と、この記憶手段とともに画像を合成し
、表示すべき走査点に関する情報の前記記憶手段からの
取り出しをスクリーンの掃引と同期してタイムペース回
路による制御のもとで行なうようにした中央演算装置を
そなえ、前記記憶手段としてはこれを、表示すべき画像
の一部をなす各走査線に割り当てられ、かつ該走査線に
関する画像合成データを含むデータワードを記憶する管
理ないし制御メモリと、了解性を有する、すなわち［ｉ
ｎｔｅｌｌｉｇｉｂｌｅ　Ｊな情報が表示される画像領
域にのみ関係する画像情報を記憶するゾーンメモリと、
さらに画像表示時にこれらの管理メモリおよびゾーンメ
モリからのデータ読出しに関与するデー′夕読出し関与
手段とによって構成したことを特徴として、走査線ごと
または走査点ごとにフレームを掃引することにより前記
表示スクリーン上にビデオ画像を表示するビデオ画像表
示装置を提供するものである。

本発明による画像表示装置は上記のように構成されてい
るため、各画像は実際にその画像が表示される以前に、
該画像の一般的な性格については制御メモリ内に、また
画像情報自体（文字や図形部分に関する情報）について
はこのメモリの特定の領域内のみに、それぞれ記憶され
る。かくて画像表示のための情報記憶量は格段に減少し
、事実、従来の装置においてはスクリーン上の走査点す
べてＫついてのデータを、たとえこれらの走査点が例え
は単一色の背景を形成する点であったとしても、必ずペ
ージメモリ内に記憶させなければならなかったのに対し
て、本発明による画像表示装置においては、特定の走査
線を制御メモリ内に記憶された対応ワードのデータと組
み合せて用いることができ、しかもこのワードが前記了
解性を有する情報による画像領域の一部をなす走査線に
関係するワードである場合には、そのワードを５０バイ
トではなくわずか４バイトとすることができるのである
。

またさらに１画像の構成そのものを変更したり、あるい
はアニメ化その他所望の変更を施す場合には、制御メモ
リのワーＰの内容やアドレスを適宜変更するのみで足り
るため、スクリーン上に表示される各ページの処理をき
わめて高いフレキシビリティをもって行なうことができ
るという利点がある。

さらに本発明による画像表示装置においては、前Ｈピ管
理ないし制御メモリに記憶されて各走査線の内容な表す
各ワードは、背景色すなわちベースカラーを示す因子と
、メモリプレーンとを示す因子と、前記了解性を有する
情報が表示される画像の一部における最初の走査線であ
る場合には、前記ゾーンメモリ内のあるゾーンのぺ□−
スアドレスに関するアドレスを、それが妥当である場合
に示す因子とからなることを特徴とするものである。

以下、添付図面を参照しつつ本発明による画像表示装置
の実施例について説明する。

周知のようにビデオ画像はフレーム周波数で再生され、
各フレームは水平走査線を掃引することにより得られる
。従来のビデオシステムにおいて１は、イメージ管の電子銃（ＲＩＧＩＢ　）を制・御する
関係上、信号は完全にアナログ化され、またグラフィッ
クモードのビデオシステムの場合は、論理０および１な
どの二値信号により電子銃を制御し、さらに本発明によ
る装置のように一歩進んだシステムでは、ディジタル回
路を用いて特定数のハーフトーン色調をもったいわゆる
「カラーパレット」を用いることにより、電子銃の制御
を行なっている。従ってフレームを構成する各走査線は
一定数、例えは６２０個の走査点により構成され、かつ
各走査点について６ビツトによる３色情報素子が必要と
なる。

また従来のビデオシステムにおいては、ビデオタイムベ
ースと同期した各フレームの表示期間中に、各走査点に
関係するデータを含むバイトが「ページメモリ」と呼ば
れるメモリ内で、♂デオディスプレイ・プロセッサ（以
下ＶＤＰという）により読み取られ、このＶＤＰにより
所望の表示機能を行なうよう釦なっている。このページ
メモリには例えばテレビジョンチャンネルや電話線等に
よ２す、放送用テレテックス方式で表された入力データの機
能を果す中央演算装置（以下ＣＰＵという）から信号が
供給される。前記ＶＤＰはさらに表示素子の処理速度を
ＣＰＵの処理速度と対応させる役割を果すとともに、入
力されるデータフローの中からマガジンないしページの
フラッグを選択する等の機能をも併せもつ。また前記Ｃ
ＰＵにはさらにビデオデーム等の特定のプログラムを実
行させることも可能である。

図面中第１図に本発明によるテレテキスト画像形成シス
テム全体の構成を示す。

この画像形成システムは−ないし複数の表示情報源に接
続されたＣＰＵ　ｌを有し、該情報源としては例えば電
話線を用いてテレテキスト方式フォーマットの情報を伝
送したり、四−カルキ−ボード３を用いたり、あるいは
例えばビデオゲーム装置等その他適当なものを使用する
ことができる。前記ＣＰＵ　１はＶＤＰ　４に接続され
、ＶＤＰ　４はランダムアクセスメモリ（以下誠という
）５および表示スクリーン６に接続されている。ＲＡＭ
　５の詳細については後述する。なお以下、本発明によ
る装置の表示手段としてブラウン管（Ｃ’ＲＴ）を用い
るものとして説明を進めるが、これ以外の表示手段、例
えばいわゆる「フラットスクリーン」表示方式や、ある
いは近年商品化されるに至った「プラズマ・フラットス
クリーン」等、走査線ごとまたは走査点ごとに掃引を行
なうようにした表示手段ならば、どのような表示手段を
用いてもよい。すなわち、上記の各表示手段はいずれも
本発明の適用範囲に含まれるものである。

前記ＲＡＭ　５はアドレス・バス７およびデータ・バス
８によりＶＤＰ　４と接続され、データ・バス８はさら
にアダプタ９（例えば商品名「ディトン」（Ｄｉｄｏｎ
　）として知られるもの）に接続されている。このアダ
プタ９はヘルツ伝送路を介して伝送された高周波テレビ
ジョン搬送波からビデオ信号を抽出スるもので、テレテ
キスト情報は通常のテレビジョン方式（例えば「アンテ
イオープ」（Ａｎｔｉｏｐｅ　）の名称で知られる方式
など）に用いられるテレビジョン信号と多重化される。

前記アダノタ９にはアンテナ１１に接続された受信装置
１０かも入力する。（上記「アンテイオープ」の詳細に
ついては「う・テクニク・ド・ランジニュールＪ　（Ｌ
ａ　Ｔｅｃｈｎｉｑｕｅ　ｄｅ　ｌ’　Ｉｎｇｅｎｉｅ
ｕｒ　）＋Ｅ。

６１２９参照。）図示の実施例において、ＣＰＵＩおよびＶＤＰ　４は共
通バス１２により互いに接続され、この共通バス１２を
介してアドレスフィールドおよびデータフィールドが時
分割伝送される。これら情報フィールドの割当ては、通
常の信号すなわちアドレスラッチ信号ＡＬ、データイネ
ーブル信号ＫＮ、および読出し書込み信号Ｒ／Ｗのほか
につくられるモード制御信号（以下ＣＭ信号という）に
もとづいてＣＰＵ　ｉにより制御され、制御ライン１３
を介して伝送される。前記ＣＭ信号が論理１の状態にあ
るときは、全システムはＲＡＭ５が直接ＣＰＵ　ｉに接
続されたものと判断し、通常の信号ＡＬ、ＥＮ、　Ｍｗ
によって制御される。またｙ信号が論理０の状態にある
ときは、これら通常の信号がロードされたアドレスフィ
ールドにもとづいてＶＤＰ　４が制御５されるものと判断する。

第２図に前記ＶＤＰ　４の構成を示す。このＶＤＰ　４
はＣＰＵ　ｌのアドレスフィールドを光示機能制御情報
として処理するとともに、トランスペアレント（透過）
構造を採用することによって、アドレスフィールドおよ
びデータフィールドなＣＰＵ　ｌから直接ＲＡＭ５に伝
えたり、あるいはＣＰＵ　１かも直接ＲＡＭ５に送られ
るアドレスの関数としてのデータをＲＡＭ５から受は取
ったりすることができる（このときＣＭ信号は論理１ま
たは論理０の値をとる）。

このＶＤＰ　４は内部バス１４をそなえ、この内部パス
を介してＣＰＵ　ｌやＲＡＭ　５　、あるいは表示装置
（すなわちビデオスクリーン６）間のあらゆる情報の交
換が行なわれる。

前記内部パス１４は双方向バスで、ダイレクトメモリア
クセス装置１５（以下ＤＭＡ装置という）による制御の
もとにアドレスフィールドやデータフィールドを時分割
で送りだす。このＤＭＡ装置は、主として表示スクリー
ン６を走査する際の同期制御を司るタイムベース回路１
６と呼応して機能す６る。このようなりＭＡ装置としては、例えば本願出願人
によるフランス特許出願第７７−３１３３０号（１９７
７年１０月１７日出願）および同じく第８３−０３１４
３号（１９８３年２月２５日出願）に記載のものを用い
ることができる。

ＣＰＵ　１は前記バス１２を介してＶＤＰ　４に接続さ
れ、このバス１２はさらに四個のレジスタ１７．１８．
１９．２０に並列に接続されている。第一のレジスタ１
７はデータレジスタで、各データフィールドが内部パス
１４を経由してＲＡＭ５に供給されるに先たって、一時
的にそのデータフィールドを記１駕する。レジスタ１７
はさらにＲＡＭ５に直接アドレスされることになってい
るアドレスフィールドを送りだす機能をもつものであり
、すなわちこの機能はＶＤＰ　４の機能ではない。第二
のレジスタ１Ｂはマスクレジスタで、とくに所定の機能
が実行されるに従って逓減する二値数を記憶するための
ものであり、さらに第三のレジスタ１８は制御レジスタ
で、ＶＤＰ４の他の機能、例えば表示スクリーンにおけ
る画像の動き等の機能の実行に介入することができる。

また第四のレジスタ２０ハ、ＣＰＵ１かも供給されるア
ドレスフィールドによって表される機能コードを転送す
るための転送レジスタで、このコードは特定の実行機能
を表すものである。

この機能コード転送レジスタ２０は、そのようなアドレ
スフィールドによってＶＤＰ　４が非透過状態となり、
かつ特定の機能を実行しうる状態となったとＣＰＵ　１
が判断したときにのみ能動状態とされる。レジスタ２０
の出力はデコーダ２１に入力され、このデコーダが特定
のコードを受は取りしだい、ＶＤＰ４のレジスタに接続
された出力２２にイネーブル信号が選択的に現れ、この
動作はＣＭ信号が伝送されてくるり−ｒによる制御のも
とで行なわれる。すなわち、デコーダ２ＮＣコードが入
力されるたびに一定数の出力２２にイネ−ゾル信号が送
り出され、これによってＶＤＰ　４の各レジスタが動作
状態となり、ＣＵＰｌから前記転送レジスタ２０を介し
て転送されたコードにより表される機能が実行されるの
である。デコーダ２１は、前記ＤＭＡ装置１５によりＶ
ＤＰ　４の内部制御が行なわれる場合、すなわち該回路
によって前記内部バス１４における時分割が行なわれる
場合に、このＤＭＡ装置に接続される。なお、デコーダ
２１は前記タイムベース回路１６により別途制御される
場合があるが、これについては後述する。

前記バス１２には前記制御レジスタ１９のほかに、ＶＤ
Ｐ４の内部状態を示す情報や実行中の命令を示す情報を
刻々と格納するステータスレジスタ２３と、二重中間（
ｄｏｕｂｌｅ　ｉｎｔｅｒｍｅｄｉａｔｅ　）レジスタ
２４ａ、２４ｂとが接続され、この二重中間スタレジスタ２４ａ％２４ｂはさらにレジ支？ツク２６と関
連して動作する演算・論理回路２５　（ＡＬＵ）に接続
されている。他方、マスクレジスタ１８は修飾回路２７
に接続され、この修飾回路の一方の入力と出力とにより
内部バス１４を通る閉ループを形成する。この内部バス
１４はさらにＲＡＭ　５側でデータレジスタ２８および
アドレスレジスタ２９に接続され、これらレジスタ２８
．２９はＲＡＭ５に直接接続されている。ＶＤＰ４’、
ＣＰＵ　１、ＲＡＭ５９から内部バス１４を介してスクリーン６の画像表示回路
に伝えられる表示情報は、出力インター７エース・ユニ
ツ）３０により適宜、表示回路制御信号に変換される。

上記レジスタスタック２６は次のようなレジスタ群によ
って構成されている。

１、　ゾーンメモリの開始アドレス保持用レジスタＢＡ
ＰＡ　０２．１１１％りの開始アドレス用レジスタＢＡＧＴ。

６、バッファメモリの開始アドレス用レジスタＡＭＴ　
０４、「ディトン」回路（第１図）専用バッファメモリ・
ポインタＡＣＭＴ。

５、バッファメモリの終了点ポインタＢＡＭＴＦ　０６
、バッファメモリのｃＰＵ１側開始点ポインタＡＣＭＰ
。

７、ソーンメモリ読取りポインタＡＣ！ＰＡ　０８、制
御メモリ読取りポインタＡＣ’ＧＴ。

９．０ＰＵｉ処理用ポインタｐｘおよびＰＹ０上記レジ
スタにおける情報の書込みおよび読出０しは、すべて前記デコーダ２１によって制御され、デコ
ーダ２１自体に対する情報の書込みは、ＣＰＵ１または
前記タイムベース回路１６により行なわれる。

本発明による画像形成システムのＲＡＭ５はソーンメモ
リ部５　ｚ　１制御メモリ部５Ｇおよびバッファメモリ
部５Ｔ（第１図）からなり、これらメモリ部は一体の集
積回路として構成されている。この場合、該集積回路の
各メモリ部に割り当てるメモリリミットはこれを物理的
に限定するのではなく、メモリ部の開始アドレスもしく
は終了アドレス、またはこれらの両者により決定するこ
とにより、システム全体の機能にフレキシビリティな与
えるようにするのがよく、かくすることによって前記メ
モリリミットは各メモリ部の動作中は、それぞれの時点
における情報記憶のための必要条件により、たえず変化
するものとなる。上記メモリのうち、とくにバッファメ
モリ部５Ｔは前記「ディトン」回路９の処理速度をＣＰ
Ｕ　１の処理速度と対応させるよ５に設計されており、
そのための回路構成は例えば本願出願によるフランス特
許出願第８０−２６３９２号（１９８０年１２月１２日
出願）に、その具体的な記載がある。

第３図に前記表示スクリーン６の掃引信号の波形を示す
。図中の波形Ａにおいて、各画像フレームは２個のフレ
ーム同期パルスＳＴの間に現れ、またこれらパルスの間
に一連のライン同期パルスＳＬが覗れる。図示の例は１
フレームが６２５本の走査線からなる標準方式に対応す
るもので、画像の表示は通常の画像形成の場合と同様、
飛越し走査によるフレーム形成により行なわれ、従って
表示情報を含む可視領域ＺＷには２５０個のパルスＳＬ
が現れる。このように各フレームの可視領域ＺＷに２５
０個ずつパルスＳＬが含まれるため、該領域のパルス列
の両端に画像の上下マージン、すなわち上マージンＭＳ
および下マージンＭＩの期間に対応する一定数のパルス
が現れる。１・た可視領域ＺＶＶの先端および後端に現
れるパルスＳＬは、前記タイムベース回路１６（第２図
）から供給される一定の信号によりチェックされる。第
３図の波形Ｂはフレーム同期信号のうち、相隣る２個の
フレーム同期パルスＳＴの間の期間を拡大して示したも
ので、この期間は前記可視領域Ｚｖｖにおける各走査線
の掃引期間に対応するものである。

前記スクリーン６に表示される画像は左マージンＭＧと
右マージンＭＤとからなり、これらマージンの間に現わ
れる可視領域２■は一定の水平区間をもつ。この一定の
水平区間はＲＡＭ　５の一定数のアクセスサイクル、例
えば各１．１マイクロ秒のアクセス信号４０個分、寸な
わち計４４マイクロ秒に相当する。かくて−走査線の掃
引によってまず画像の左マージンが所定の色でスクリー
ン上に単色表示され、ついで画像自体を形成する情報が
表示され、しかるのち該画像の右マージンが左マージン
と同じ色で単色表示される。

第６図の波形ＣはＲＡＭ　５のアクセス要求信号を示す
もので、このアクセス要求信号は前記タイムベース回路
１６により発生し、線路３１（第、：２図）を経由して
ＤＭＡ装置１５およびデコーダ２１に伝送され、デコー
ダ２１はこの信号にもとづいて、各走査線掃引期間中の
画像表示に必要なＶＤＰ　４のレジスタ群を能動化する
。さらに第３図の波形りはＲＡＭ５のうち特に制御メモ
リ部のアクセス要求信号を示すもので、このアクセス要
求信号も線路３１を経由してＤＭＡ１５およびデコーダ
２１に伝送され、ＤＭＡ装置１５は適当なタイミング、
すなわち各走査線の掃引開始時に制御メモリ部５Ｇに対
するアクセス時間の割当てを行ない、かつデコーダ２１
はこの時点で要求されるレジスタをイネーブル状態とす
るように制御される。このようＫしてスクリーン上の画
像形成がタイムベース回路１６により制御され、このタ
イムベース回路からスクリーンの掃引に必要な信号（フ
レーム同期信号やライン同期信号など）や、左右のマー
ジン形成に必要な信号、ＲＡＭ　５の各メモリ部へのア
クセスに必要な信号、さらにはポイントクロック信号等
が供給される。なおこのポイントクロック信号を構成す
るパルス列はＲ，Ｇ、Ｂの三要素からなる各画素の表示
を行なうためのものである。

前記ＶＤＰ　４は第６図に示すようにマージンレジ３スタ３２を有し、このマージンレジスタは各フレームの
走査開始時にデコーダ２１からの信月によりイネーブル
状態となって、ＣＰＬＴ　１により情報の書込みが行な
われる。このレジスタ３２には前記バス１４が接続され
、マージン表示用カラーコードが記憶されており、その
記憶内容はタイムベース回路１６による開側１のもとに
インターフェイス・ユニット３０に送られる。ＶＤＰ　
４はさらにレジスタ３３を有し、このレジスタは表示ス
クリーンの可視領域ＺＶ　（第６図）の背景となる色す
なわちベースカラーを記憶する。レジスタ３３はバス１
４を介してＦＬＡＭ　５の制御メモリ部５ＧＫ接続され
、この制御メモリ部５Ｇに各表示ラインについてベース
カラーのコードを記憶する。このレジスタ３３はタイム
ベース回路１Ｇに接続され、必要に応じてライン同期信
号の発生期間中に制御メモリ部５Ｇに記憶されているベ
ースカラーコードが４１４き込まれる。このベースカラ
ーフードは、メモリ部５０の記憶自若によってとくに他
の色が表示色として指定されないときに用いられるコー
ドで４ある。

第４図に前記制御メモリ部５Ｇの構成を示す。

メモリ部５Ｇは前述のようにＲＡＭ５の一部をなすもの
で、そのベースアドレスＢＡＧＴはＣＰＵ　１によりレ
ジスタスタック２６のうち対応するレジスタに書き込ま
・れ、可視領域ＺＶの表示が開始され、すなわち該領域
における最初の走査線の同期パルスが現れてから、上マ
ージンＭＳの表示後、前記ポインターレジスタＡＣ（）
Ｔに転送される。従って、可視領域ＺＶが前述のように
２５０個のパルスを含んでいる場合、制御メモリ部５Ｇ
には３バイトが２５０行分、含まれることとなる。これ
ら６バイトは、ベースカラーに割り尚でた５♂ツトとメ
モリプレーン数に割り当てた３ビツトとからなるバイト
１と、ゾーンメモリ５Ｚ内の所定のゾーンの開始アドレ
ス（１６進アドレス）に割り当てたバイト２および３と
からなる。

背景色すなわちベースカラーを表すコードは各ラインの
゛走査開始時にベースカラー・レジスタ３３にロードさ
れるもので、上記のごとく５ビツトからなり、従ってイ
ンターフェース・ユニット３０では２５＝３２種類の色
が得られることになる。このようなペースカラーは「デ
フオールド・ルール」にもとづき、すなわちこの場合は
制御メモリ部５Ｇ内の隣接する３ビツトがゼロであり、
かつメモリプレーン数もゼロであるときに、表示スクリ
ーン上に現れる。その他の走査線についての表示プロセ
スはより複雑なので、前記インターフェース・ユニット
３０について記載（第７図）する際に説明する。なお各
走査線の表示にあたって、前記ポインターレジスタＡＣ
ＧＴは走査線ごとに１番地ずつ増加して、制御メモリ部
５ｚ内の適切な点をアドレスするようにするが、この動
作はＤＭＡ装置１５およびデコーダ２１を介して論理・
演算回路２５により行なう。また、メモリプレーン数を
表す６ビツトは各走査線の開始時にプレーンレジスタ３
４　（第２図）にロードされ、このレジスタ３４はゾー
ンメモリ５ｚの各列のアクセス時に１番地ずつ減少する
が、このとき表示スクリーン上の一定数の走査点に対応
する数のバイトをこのゾーンメモリから抽出する必要が
ある。（この点についての詳細は前記フランス特許出願
第８３−０３１４３号参照）。このためプレーンレジス
タ３４はバス１４およびＤＮＡ装置１５に接続されてい
る。

ｌ第７図にインターフェース・ユニッ）３（Ｈ７）詳細を
示す。図示のようにブラウン管６のＲ，Ｇ。

Ｂカラー人力は６個のＤ／Ａコンバータ３５Ｒ２３５Ｇ
＃３５ＢＫそれぞれＷａされ、コレラＤ／Ａコンバータ
にはメモリ３６からディジタルカラー信号が入力する。

このメモリ３６はＲＡＭまたはＲＯＭ型メモリで、冒頭
で述べた「カラーパレット」を記憶させたものであり、
これに鑑みて該メモリ３６をここでは「パレットメモリ
」という。

このパレットメモリ３６には、バス１４を介してｏｐｔ
ｒ　１でプログラミングすることにより（この場合はＲ
ＡＭ型となる）、あるいはあらかじめ定めた方法で（こ
の場合はＲＯＭ型となる）データシリーズが記憶されて
おり、そのアドレス人力３７に入るアドレス（例えば５
ビット形式とする）により該メモリ３６から取り出すこ
とによって、表示スクリーン上の各走査点に表示される
色を決定することができる。この場合、前記カラーパレ
ットの構成、とくにその容量を適宜選定することにより
、使用しつる色の数を増減することが可能であ８す、例えば図示の構成ではパレットの入力アドレスを５
ビット形式とすることにより、最大３２色の表示が可能
となる。同様に６ビツト入力、６４アドレスの場合は６
４色の表示が可能であり、また例えば図示のようにアド
レス入力が５人力の場合は、計３２色を各描画点に割り
当てることができる。いずれにしても各描画点に表示し
つる色の数は、各走査線について制御メモリ内にプログ
ラムされたメモリプレーンの数により各走査線ごとに定
まることとなり、使用しうる色の最大数にかかわりなく
各描画点に表示しつる色の数は減少する。

さきに定義した「デフオールド・ルール」により取り出
されたペースカラー信号は、各走査線の開始点でペース
カラー・レジスタ３３（第７図）にロードされる。この
ペースレジスタ３３は５つの出力３８をもち、これらの
出力は５個のシフトレジスタ４０のシフト人力３９にそ
れぞれ接続され、各レジスタ４０には８ピツトの並列人
力４１とパレットレジスタ３６のアドレス人力３７のそ
れそれに接続された直列出力４２がある。レジスタ４０
のシフト速度は前記タイムベース回路１６により決定さ
れ、このタイムベース回路から画像フレームの各走査点
につきパルス１個ずつ、各レジスタ４０のクロック人力
４３に「ポイントクロック」信号が供給される。これら
シフトレジスタ４０にはさらに出力からの書込み制御人
力４４があり、この書込み制御入力により人ＮＤ論理回
路４５から書き込み指令パルスが出力されたときにのみ
、該レジスタにワードの書込みが行なわれるようになっ
ている。すなわちＡＮＤ論理回路４５は５個の出力端子
を有しこれら出力端子を介して各レジスタ４００Å力４
４に接続されている。またＡＮＤ　ｉｉ＃理回路４５は
第１の入力４６および線路４７を介して前記タイムベー
ス回路１６に接続されており、このタイムベース回路か
ら線路４７に制御パルスＨＰ／８をスクリーンに表示さ
れる描画点８個に対して１パルスの割で出力する。ＡＮ
Ｄ論理回路４５の第２の入力４８はプレーンレジスタ３
４に接続されている。前記レジスタ４０の並列１入力４１はバス４９を介して８ビツト遅延回路５０に接
続され、この遅延回路にはＤＭＡ装置１５による制御の
もとに時分割バス４９を介して情報の書込みが行なわれ
る。なお、この書込み情報はゾーンメモリ５ｚから列続
出しサイクルと同期して読み出されるが、このためには
１行分のアドレス動作を行なうのみで十分である（これ
についての詳細は前記フランス特許出願箱８３−０３１
４３号参照）。前記遅延レジスタ５０に対する情報の格
納は、メモリプレーンの数に対して制御メモリ５Ｇにあ
らかじめプログラムされた関数として行なわれ、さらに
このメモリプレーン数は各書込みサイクルにおける列読
出しの実行回数を定める因子ともなる。

また、前記遅延レジスタ５０およびシフトレジスタ４０
の書込み容量は８ビツトとして、これらレジスタの書込
みが表示スクリーン上の８個の瞬接する走査点の表示に
必要な色情報に対応するようにしである。上記のような
回路構成とすることにより、色情報の読出しがスクリー
ン上における２各走査点の表示と非同期となるようＤＭＡ装置１５によ
って制御されるとともに、シフトレジスタ４０における
データの記憶と取出しが行なわれたときにのみ、これら
シフトレジスタが表示動作と同期するようにタイムベー
ス回路１６のポイントクロックで制御することが可能と
なる。ただし、例えばＲＡＭ　５を時分割で用いない画
像表示プロセッサ等のように、ゾーンメモリ５ｚからの
色情報の取出しを同期して行なう場合は、上述のような
二重書込み構成は不要となる。

次に第４．５．６図を参照して、第２＠に示す回路およ
び第７図に示すインターフェース・ユニット３０の機能
を説明する。ただし以下の説明は、−例として第６図に
示すようなパターンをもった一枚のフレームをスクリー
ン上に表示するものと想定して記載する。

第６図において、スクリーンＥの可視領域ｚ■の四周に
は第６図について述べたように、上下および左右マージ
ンＭＳ、Ｍ工、ＭＤ、　ＭＧがそれぞれ隣接しており、
これらマージンの色は、フレームの表示開始直前のライ
ン同期パルスＳＴの発生中に、マージンレジスタ３２に
対する書込みを行なうことによって指定される。可視領
域ＺＶには２５０本の走査線が含まれ、これら走査線は
次のように割り当てられている。すなわち、走査線　１
−２０・・・ペースカラー０１、走査線２１−２７・・
・ペースカラー０２に重畳されるカラーテキスト、走査線２８−３０・・・ペースカラーａ２、走査線５１
−５０・・・４および５メモリプレースすなわちパレッ
トメモリ３６から選択した１６；および３２色による図形画像、走査線５１−２００・・・ペースカラー０３、走査線２
０１−２０７・・・４色テキスト、走査線２０８−２５
０・・・ペースカラー０４゜第４図から理解されるよう
に、フレーム表示の制御メモリの内容は表示される画像
の内容に対応する。表中の第−欄に示す各色は画像のペ
ースカラーすなわちこの画像のためのゾーンのベースカ
ラーを５ビツトで表したもので、この色により文字情報
ないし画像情報が表示される。また第６図において、フ
レームの領域１（該フレームの走査期間中にすでに表示
された上マージンの下部領域）はベースカラー０１で掃
す１された２１本の走査線に対応する。

走査線１のライン同期信号の発生期間中、ＲＡＭ５の制
御メモリ部５Ｇは第４図の表中箱−行に対応する番地に
アドレスされ、ベースカラー・レジスタ３３にはベース
カラー０１のコードが５ビツトで書き込まれる。このコ
ードは５個のシフトレジスタ４０の直列人力３９に選択
的に入力し、このため色情報はレジスタ４０の右に向っ
てシフトして、ポイントクロックＨＰによる制御のもと
にパレットメモリ３６に順次入力する。従って表示中の
走査線の各走査点は色Ｃ１で表示され、この色０１を表
すコードは常にパレットメモリ３６のためのアドレスと
なる。該コードにより表されるアドレスは、ブラウン管
の電子銃Ｒ，Ｇ、Ｂが色０１を表示する際、Ａ／Ｄ変換
後に制御される６ビ５ットの色情報に対応するものである。走査線１はベース
カラーに割り当てられたものであるため、この走査線（
ならびに走査線２ないし２０）上の走査点はベースカラ
ー・レジスタ３３に書込まれたコードによってすべてこ
の色Ｃ１で表示され、コレラレジスタの記憶内容は５個
のレジスタ４０を経由してパレットメモリ３６に入力さ
れる。またプレーンレジスタ３４には各走査線の開始点
で数０００が書込まれて、前記ＡＮＤ回路４５の出力が
すべてインビットされるため、上記走査線の表示中は各
シフトレジスタ４０に対する８ビツトの並列書込みは禁
止され、従って各レジスタ３４の入力はイネーブル状態
とはならない。このためレジスタ５０からレジスタ４０
への情報の伝送は行なわれず、パルスＨＯ／８（第６図
の波形０）は無視される。なお、前記ＡＮＤ回路４５は
クロック出力）ＩＰ／８に対するＡＮＤ動作を行なうほ
か、５個のレジスタ４００Å力４４にそれぞれ入力され
るプレーン数情報のデコードを行なう機能ももっており
、従ってこれらレジスタの並列書込みを司るイ６ネーブル信号は、クロック出力ＨＰ／８および上記プレ
ーン数情報に関する解読入力に対するＡＮＤ動作が論理
１であるとき以外には現れない。

次に走査線２１ないし２７について述べる。これらの走
査！ｆＭ２１ないし２７の掃引開始時には制御メモリ部
５Ｇがアドレスされて、ベースカラー・レジスタ３３に
はカラーコードｏ２が入力し、プレーンレジスタ３４に
は数Ｏｏ１がそれぞれ入力する。これらの情報により５
個のシフトレジスタ４０のうちのひとつ、例えばベース
カラー・レジスタ３３の最下位ビットＥＭＳに対応する
レジスタの入力４１がイネーブル状態となる。一方、−
ないし複数のメモリプレーンにより表示される走査線の
内容は、前記制御メモリ部５Ｇに記憶されたアドレスに
よってゾーンメモリ５ｚ内に、例えば走査線２１につい
ては１２３Ｆと１′６進標示され、このアドレスによっ
てＤＭＡ装置１５により制御されるメモリサイクルが定
まり、シフトレジスタ４０の記憶内容を表すバイトが得
られ、従ってこのレジスタのＡＮＤ回路４５による並列
書込みが可能となる。言い換えれば制御メモリ部５Ｇの
読み出しサイクルはＤＭＡ回路１５によって非同期的に
行なわれ、しかる後にタイムベース回路１６から左マー
ジンＭＧの終了点に対応する信号が発せられるのである
。従ってアドレスバイト１２３］１’は上記最下位ビッ
トＥＭＳのシフトレジスタ４０と関連する待機レジスタ
（遅延レジスタ）５０にロードされることとなる。

走査線の掃引中に最初の信号ＨＰ／８が線路４７に出力
されると、前記シフトレジスタ４０と対応する遅延レジ
スタ５０に保持されていたバイトのビットと並行して、
該レジスタ４０に対する書込み行なわれる。前記ベース
カラー・レジスタ３３からの最下位ビットＥＭＳはこの
書込みによって抑圧され、マージンのあとの走査線上の
最初の８個の定食点用に取り出されたカラーコードは４
個の最上位ビットＢＰＳで表わされ、これらのビットに
最下位ピットＥＭＳのレジスタ４０にロードされていた
ビットが、レジスタの記憶内容のシフト中に順次付加さ
れる。すなわち、例えばベース力ラー０２を表すコード
が１０１１０であるとすると、パレットメモリには最下
位ビットＥＭＳのレジスタ４０に書き込まれたバイトに
より、ワード１０１１０か、もしくはワード１０１１１
が一連のアドレスとして入力する。従ってパレットメモ
リからは前記８個の走査点に対して（ベースカラーとし
ての）カラーコードＣ２およびカラーコードＣ２が出力
ける走査線の表示期間中は他の４個のレジスタは能動化
されず、これらレジスタと関連するシフトレジスタ４０
の並列書込みは行なわれず、従ってレジスタ４０はペー
スカラー・レジスタ３３の４個の最上位ビット（本例で
はピッ）１０１１・・・）を先へ送り続ける。最下位ビ
ットＥＭＳのレジスタ４０に対する書込みは、８個の走
査点ごとにＤＭＡ回路１５による制御のもとに信号ＨＰ
／８によって行なわれるが、このためにゾーン１２３Ｆ
のペースアドレスが１番地ずつ増加することによって形
成されるアドレスに前記ゾーンメモリ５ｚをアト９レスする。このようなベースアドレスの増加はＡＩ、Ｕ
　’ｌ　６およびＤＭＡ回路１５によってポインタＡＯ
ＰＡ内で行なわれる。すなわち図示の実施例では各走査
線の可視区間ＺＶＨはゾーンメモリのアクセス４０回分
に相当し、各アクセスは前記８個の走査点の表示期間中
に行なわれて、引き続く８個の走査点の表示にそなえる
。なお、タイムペース回路１６のライン同期信号からの
クロックＨＰ／８と同期するのはレジスタ５０からシフ
トレジスタ４０に対する並列書込みのみである。

走査線２８以降はメモリプレーンなしの機能に戻り、プ
レーンレジスタには再びコード０００が入力する。すな
わちまず走査［２８、２９、３０の走査期間中は、走査
線１ないし２０の走査期間中と同様、インターフェース
・ユニツ）　３００５個のレジスタ４０における背景情
報をシフトすることによって、ペースカラー０２（コー
ド１０１１０）で表示が行なわれ、その表示領域４は図
形情報の表示に対応する（走査線３．１５，３４．３５
）。この場合には、制御メモリ部５Ｇに対応する行の最
０初のバイトにベースカラー０５を表すコードが含まれ、
またメモリプレーン数としではまず４（走査１ｉ１３１
．３２）が、ついで５（走査線６６゜３４．３５）が、
さらに再び４が、走査線５１に至るまで選択される。走
査線３１の最初の８個の走査点群を表示するに当っては
アドレス２４゜００からゾーンメモリ５ｚに対して多重
アクセスが行なわれ、各アクセスはこのゾーンメモリの
４列サイクルに対する１行サイクルに対応する。なおこ
のアクセスは、走査線３１の左マージンの表示期間中Ｋ
　ＤＭＡ装置１５によって、同期モードで行なわれる。

最下位ビットＥＭＳのレジスタ４０から他の４個のレジ
スタ４０への書込みは、プレーンコード１００ｖｃより
次のようにしてイネーブルされる。

すなわち、マージン終了点を表す信号がタイムベース回
路１６から入力すると、ＲＡ、Ｍ　５のゾーンメモ！Ｊ
　ｓ　５　ｚのアドレス内容によってアドレス２４００
からのスタートが指示され、これらのアドレス内容がＤ
ＭＡ装置１５により４個の遅延レジスタ５０にロードさ
れてシフトレジスタ４０に転送される。このような状態
でポイントクロックＰがレジスタ４０の記憶内容をシフ
トして走査線３１の最初の８個の走査点を表示すると、
ビットＢｐｓｌｃ苅応するレジスタ４０からメモリパレ
ット３２にベースカラー・レジスタ３３０ビツトＥＰＳ
が供給され、他のレジスタ４０からは、それぞれ対応す
るレジスタ５０の記憶内容がバス４９を介して転送され
ている期間中に、これらレジスタ４０に入力していたバ
イトの内容により定まる値のビットが出力される。がく
てパレットメモリ３６内の１６個所が入力２７を介して
アドレスされ、問題の走査点を表示する１６色が指定さ
れるのである。レジスタ５０への書込みは２色の走査線
２１ないし２７の場合と同様、次の８走査点ごとに行な
われて引き続く８走査点の色が決まる。

走査線６６から走査線６６については、ＡＮＤｌｉ路４
５によりすべてのレジスタ４０の書込みが可能となり、
この場合はペースカラー・レジスタ３３の記憶内容はも
はや使用されず、レジスタ４０内でシフトしたビットは
ゾーンメモリ部５ｚの対応するアドレスに対する記憶内
容による以外には定まらス、パレットメモリ３６のすべ
ての色、すなわち３２色を使って表示が行なわれる。

領域５の表示中はベースカラー・レジスタ３３のみの記
憶内容による機能に戻り、前述のようにポイントクロッ
クＨＰによる制御のもとで、レジスタ４０を介してその
記憶内容が１ビツトずつ先へ進む。また走査線２０１な
いし２０７の表示中は２個のレジスタ４０について以外
はイネ−ブリングが許されず、このため表示は４色と、
ベースカラー・レジスタ３３にロードされたフード（例
えば１０１０１）に対応するベースカラーとで行なわれ
、この場合には最下位ピッ）　ＢＭＳの値の変化により
他に三つの可能性（すなわちコードにして１ｏｉｏｏ、
１０１１０．１０１１１）の場合がありうることとなる
。このとき２個の最下位ピッ）　ＥＭＳレジスタ４０に
対する書込みは、前述の場合と同様にして行なわれる。

ついで、ベースカラー・レジスタ３３で選択されたカラ
ーフード０４による走査線２０８ないし２５０の走査が
行なわれ、かくて一枚のフレームが完成する。

【図面の簡単な説明】

第１図は本発明によるビデオ画像表示装置の一般的構成
を示す概略図、第２図は第１図のビデオ画像表示装置の
一部たるビデオディスプレイ・プロセッサの構成を示す
概略図、第３図はフレームの表示中に発せられるメモリ
同期制御信号の時間軸上の関係を示す図、第４図は本発
明によるビデオ画像表示装置における制御メモリの構成
を示す図、第５図は所定の時点でフレームを、ブラウン
管の表示スクリーン上に表示するのに用いるページメモ
リの記憶内容を示す図、第６図は例えば第４図および第
５図に示すような、ページメモリおよび制御メモリの記
憶内容により指定されたフレームをブラウン管スクリー
ンに表示した表示パターンを示す図、第７図はメモリプ
レーンの内容を表示すべく、第２図のビデオディ不プレ
イ・プロセッサに設けた表示インターフェース・ユニッ
トの一部を示す図である。３１・・・中央演算装置（ＯＰＵ　）、４・・・ビデオディスプレイ中プロセッサ（ＶＤＰ）、
５・・・ＲＡＭ　５．６・・・表示スクリーン、１０・・・インターフェース・ユニット、１５・・・メ
モリアクセス装ｆｌ　（ＤＭＡ）、１６・・・タイムベ
ース回路、２５・・・演算・論理回路（ＡＬＵ　）、３０・・・イ
ンターフェース・ユニット、３３．３４．４０．５０・
・・レジスタ、３６・・・パレットメモリ、４５・・・ＡＮＤ＠路。代理人　浅　村　　　皓４

Claims

【特許請求の範囲】

（１）表示スクリーンを制御するビデオディスプレイ・
プロセッサに接続され、各フレームに表示される画像に
ついての情報を記憶する記憶手段と、この記憶手段とと
もに画像を合成し、表示すべき走査点に関する情報の前
記記憶手段からの読出しをスクリーンの掃引と同期して
タイムペース回路による制御のもとで行なうようにした
中央演算装置をそなえ、前記記憶手段としてはこれを、
表示すべき画像の一部をなす各走査線に割り当てられ、
かつ該走査線に関する画像合成データを含むデータワー
ドを記憶する管理メモリと、了解性を有する情報が表示
される画像領域にのみ関係する画像情報を記憶するゾー
ンメモリと、さらに画像表示時にこれらの管理メモリお
よびゾーンメモリからのデータ読み出しに関与するデー
タ読み出し関与手段とによって構成したことを特徴とし
て、走査線ごとまたは走査点ごとにフレームを掃引する
ことにより前記表示スクリーン上にビデオ画像を表示す
るビデオ画像表示装置。
（２）　　前記管理メモリに記憶されて各走査線の内容
を表わす各ワードは、ペースカラーを示す因子と、メモ
リプレーンとを示す因子と、前記了解性を有する情報が
表示される画像の一部における最初の走査線である場合
は、前記ゾーンメモリ内のあるゾーンのペースアドレス
に関するアドレスを、それが妥当である場合に示す因子
とからなることを特徴とする特許請求の範囲第１項記載
のビデオ画像表示装置。
（３）前記データ読出し関与手段を、各走査線ごとにそ
のペースカラーを記憶する第１のレジスタと、各走査線
の走査期間中にその走査線が表示されるメモリプレーン
の数に対応する二値情報を記憶するプレーンレジスタと
によって構成し、これらのレジスタを前記管理メモリに
接続することにより、スクリーンの掃引に対応するライ
ン同期パルスが出力された時点で、これらレジスタに該
管理メモリから供給されたワードを入力するようにした
ことを特徴とする特許請求の範囲第２項記載のビデオ画
像表示装置。
（４）前記管理メモリ内のワードに記憶されている前記
ペースカラー情報によって、メモリプレーン数を表しか
つ該ワードにより定まる二値情報がゼロであるときに、
そのワードに対応する走査線の均一なペースカラーを選
定するようにしたことを特徴とする特許請求の範囲第１
項記載のビデオ画像表示装置。
（５）表示色の情報値を前記表示スクリーンの制御信号
の形で所定のアドレスに保持するカラーパレットを記憶
させたメモリを介して、該スクリーンを前記データ読み
出し関与手段に接続し、このデータ読み出し関与手段を
前記カラーパレットの各入力アドレスについて１個ずつ
設けたシフトレジスタにより構成し、このシフトレジス
タの直列入力を前記ペースカラー・レジスタのビット出
カド接続するとともに、このペースカラー・レジスタの
並列入力を前記ゾーンメモリの読出し出力に選択的に接
続して、前記スクリーン上に描画点が現れる周波数にひ
としい周波数を有するクロック信号による制御のもとに
、各シフトレジスタの記憶内容が前記カラーパレットの
アドレスに入方向って進むようにしたことを特徴とする
特許請求の範囲第４項記載のビデオ画像表示装置。
（６）前記シフトレジスタのそれぞれを、並列書込み制
御用イネーブル入力を介して論理積機能をもつ回路に接
続することにより、前記メモリプレーンの二値情報を記
憶するレジスタの各ビットについて論理積処理を行ない
、前記スクリーン上に描画点が現れる周波数にひとしい
周波数を有するクロック信号の約数として与えられるク
ロックを該論理積機能回路に入力するようにしたことを
特徴とする特許請求の範囲第４項および第５項記載のビ
デオ画像表示装置。
（７）　　前記記憶手段の時分割アクセスをおこなうた
めに、複数のユーザーにアクセスタイムを割り当てるた
めの制御装置を設け、前記各シフトレジスタを待機レジ
スタに並列に接続するとともに、この時分割アクセス制
御装置を介して該待機レジスタを前記ゾーンメモリに選
択的に接続することにより、各走査線についてメモリプ
レーンの数がゼロでないときには、一連の描画点群に関
係する色の二値情報を表示時間に対して所定の先行時間
をもって各シフトレジスタに入力するようにしたことを
特徴とする特許請求の範囲第６項記載のビデオ画像表示
装置。