JPS6258016B2

JPS6258016B2 -

Info

Publication number: JPS6258016B2
Application number: JP57130246A
Authority: JP
Inventors: Shigenori Tokumitsu
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-07-28
Filing date: 1982-07-28
Publication date: 1987-12-03
Also published as: JPS5922136A

Description

【発明の詳細な説明】「発明の技術分野」本発明はデジタルデータを中央処理装置
（CPU）の処理により、メモリに書き込むに際し
て、同一のアドレスバスを用いるにも拘らず、ア
ドレスデータの読出しデータを対応する画像を再
生している期間にデータの書き込みをさせかつデ
ータの転送時間を軽減したデータ処理回路に関す
る。

「発明の技術的背景」 CPUの処理によつて、メモリにデータを書き
込み、この書き込まれたデータを処理するシステ
ムとして、例えば文字多重放送があげられる。

字文多重放送は、テレビ映像信号の垂直帰線期
間にデジタル信号を多重して伝送し、受信機に文
字や図形からなる画像情報を表示する放送システ
ムである。

この文字多重放送では、垂直帰線期間に伝送さ
れた画像データをCPUを介して画像メモリに書
き込み、これを画面表示期間に読み出し再生画像
を得る。

上記伝送された画像データは、従来、再生画面
上に伝送データに応じた画像が再生されていない
所謂、非表示期間に行なわれる。そして、画像の
表示期間には、上記画像メモリから画像データが
読み出され画像データが再生表示される。

この場合において、画像がカラー画像である場
合には、輝度信号に対応する画像データの他に色
信号情報が伝送される。

ところで、再生画面の１頁分は通常、ブロツク
及びサブブロツクと呼ぶ表示区画で分割してあ
り、着色はこれらを単位として行なわれる。

なお、再生画素は例えば横248、縦204の数に分
割されており、上記、着色の単位領域となるサブ
ブロツクは画素数８（横）×12（縦）の領域とな
つている。

このサブブロツク毎に色を指定することによつ
て再生画像中の該当部分の着色指定がなされる。

このように再生画像を着色表示するには、輝度
信号に対応する画像データを保持する画像メモ
リ、上記サブブロツク領域に対する着色データを
保持する色メモリを有し、これらのメモリのデー
タをCPUによつてアクセスすることにより再生
画像を得る。

この場合、メモリにデータを書き込むには、画
像データを映出しない非表示期間に行なわれる。

このため、画像データ、着色データの処理にあ
たつては、非表示期間、表示期間の判別、及びア
クセスのタイミングを規定することが必要とな
り、データの読み出し及び書き込みの転送効率が
悪くならざるを得ない。

「背景技術の問題点」即ち、従来、文字多重放送などの伝送画像デー
タを再生表示する際、CPUから画像メモリ、色
メモリにデータを転送するには、そのアクセスを
垂直帰線期間等の非表示期間を用いて行なつてい
た。

このため、CPUは非表示期間であることを検
出しなければならず、この為の検出手段が必要と
なるとともに、非表示期間にしかデータの転送が
行なえないため、データの転送速度が遅くならざ
るを得ないという問題がある。

また、画像メモリ、色メモリとしてDRAM
（ダイナミツクラム）を用いた場合には、ロウア
ドレス（RAS）、コラムアドレス（CAS）の２つ
にアドレスを分割してアドレス信号のアクセスを
行なうが、この際ロウアドレス、コラムアドレス
をラツチするRAS、CAS制御が必要となり、
CPUとDRAMを直結することは困難である。

このため、アドレス信号を別のレジスタ等に格
納し、RAS、CASの判別制御信号と一緒にメモ
リに与えるのが一般である。

この場合において、データをメモリに書き込ん
だり、メモリからデータを読み出すたびにアドレ
ス用レジスタにアドレスを転送しなければならな
い。

この結果、非表示時間にのみデータの転送が行
なわれることに加え、アドレスの転送効率が悪い
ことが重なり、データのアクセス時間が遅いとい
う難点が従来問題とされていた。

この従来の問題点を文字多重放送の場合を例に
して示すと、第１図に示すように、表示期間信号
（第１図ａ）をCPUによつて検出し、この間8/5
fsc（fsc色副搬送波の周波数）の周波数のクロツ
ク信号（第１図ｂ）の４クロツク毎に着色データ
用ゲート信号（第１図ｃ）、これとは逆位相の画
像データゲート信号（第１図ｄ）を発生する。

これにより、表示期間（第１図ａ）のみ、画像
メモリ、及び色メモリから夫々画像データ、着色
データを読み出すアクセスを行い画面表示を行な
う。

いいかえると、表示期間（第１図ａ）の間に
は、データの読み出しのみしか行えず、画像デー
タ、着色データのいずれもメモリに書き込む動作
は行なわれない。

データの書き込みは、CPUが非表示期間を検
出した時にのみなされる。

このようなデータのアクセスでは、データの書
き込みが非表示期間にのみ限られるので、データ
のアクセスに時間を要する問題がある。

「発明の目的」この発明は上記の難点に対処すべくなされたも
ので、文字多重放送等の画像データ等のデータを
処理するにあたり、データの書き込みを画像の非
表示期間に限ることなく、表示期間にもデータの
書き込みを可能とし、これによりデータ転送時間
を短縮することを目的とする。

更にこの発明は、上位アドレス、下位アドレス
の切換制御をデータ毎に制御することなく、アド
レスの自動インクリメント動作を行ない、アドレ
ス指定のためのアクセス時間を短かくし、データ
の処理に関するデータの転送効率を向上すること
を目的とする。

「発明の概要」そこで、この発明では、画像の表示期間に着色
データゲート期間、画像データゲート期間の以外
にデータアクセス用ゲート期間を設け、表示期間
であるにも拘らず、上記アクセス用ゲート期間に
メモリに着色データ、画像データの書き込み等の
アクセスを可能とする。

これにより、表示期間にデータの読み出し以外
のデータアクセスをCPUとメモリとの間で可能
とし、データのアクセス時間を短縮する。

また、アドレスの指定は先頭値アドレスを与え
ればデータを転送するたびにアドレスが自動的に
インクリメントされる構成とし、データのアクセ
ス時間を極力短縮する。

「発明の実施例」以下、図面を参照し、この発明を文字多重放送
の受信機に適用した場合の実施例を次に説明す
る。

一般に文字多重放送の表示画面は第２図に示す
ように構成されている。

即ち、同図に示すように画面の横方向には０〜
３１（バツフア分も含む。）のＸアドレスが付さ
れ、縦方向には０〜２１５（バツフア分も含
む。）のＹアドレスが付されている。

ここに示すＹアドレスは１ライン毎のアドレス
であつて、画像データの縦方向の単位画素に対す
るアドレスである。

また、横方向には31×８＝248に細分されるの
で、画像データの単位表示画素は、横方向には１
ライン分を248等分、縦方向には１ラインの太さ
の大きさとなる。

一方、着色データは第２図中の斜線部で示す領
域（サブブロツク）が単位着色領域となる。

従つて、着色データのＹアドレスは、画像デー
タのＹアドレスに対して12ラインを１単位とす
る。

ところで、第２図に示すような形態で再生画像
を構成すると、一画面分のデータは約8Kバイト
のデータで構成される。

この場合、アドレスとしては13ビツト必要とな
る。

ここでは、画像データ、着色データを蓄積する
メモリの16ビツトのアドレスは８ビツトずつを時
分割して行なう。

上記したように１画面分のアドレスを指定する
には13bitで済むが、この実施例ではロウアドレ
ス（RAS）伝送するときに５ビツトのアドレス
信号にダミーとして3bit付加した８ビツトのデー
タを転送し、残る８ビツトのアドレス信号をカラ
ムアドレス（CAS）として転送を行なう。

上記した５ビツトのRAS信号は第２図に示す
構成画面の横方向のＸアドレス０〜３１に対応
し、８ビツトのCAS信号は縦方向のＹアドレス
０〜２１５に対応する。

これらの構成画面に対するＸアドレス、Ｙアド
レスの指定、即ちRAS信号、CAS信号の転送は
第３図に示すタイミングで行なわれ、着色信号に
対するアクセスを行なう着色データゲート信号、
これに引き続き発生する画像データゲート信号の
発生の後にアクセス用ゲート信号を発生させ、こ
の間にもデータのアクセスを可能とすることをこ
の発明の大きな特徴とする。

上記第３図を用いてこの発明の概要を説明する
に、いま、表示期間（第３図ａ）にあつて、メモ
リよりデータを読み出し画像を表示しているもの
とする。

このとき8/5fsc（fsc：色副搬送波周波数）の
周波数のクロツク（第３図ｂ）の３クロツクの間
T₁₁に、５ビツトのRASと８ビツトのCAS信号と
してのＸアドレスの転送、及び該当するアドレス
から着色データが読み出される（第３図ｃ）。

また、第３図ｃのT₂₁で示す期間には、上記着
色データと同様にRAS、CAS信号により上位と
下位のアドレスが指定された後に画像データが読
み出される（第３図ｄ）。

このように、上記第３図ａに示す表示期間中の
１バイト期間（8/5fscの８クロツク分）の６ビツ
ト（６クロツク分）期間で着色データ、画像デー
タの読み出しを完了する。この発明では、データ
の１バイト期中（8/5fscの８クロツク分）の着色
データ、画生データ読み出し終了の２ビツト分
（8/5fscの２クロツク分）及び次の１バイト期間
の開始後２ビツトの４ビツト（8/5fscの４クロツ
ク分）の期間にアクセス用ゲート信号（第３図
ｅ）を設ける。

この表示期間（第３図ａ）の２バイト期間中
（8/5fscの16クロツク分）に４ビツトの期間を設
け、この期間に本来のデータ読み出し以外に画像
の重畳等の為に行なうデータの読み出し、或はメ
モリへのデータの書き込みを可能とする。

即ち、この発明では画像の非表示、表示期間の
区別をすることなくデータの書き込みまたは必要
に応じて読み出しを行なえることをその大きな特
徴とする。

第４図は、CPUとメモリとの間で、画像表示
期間であるか否かにかかわらずアクセスを可能に
するこの発明に係るデータ処理回路を示す。

図中１００で示す部分は、アドレスの制御部分
であり、２００で示す部分はデータのアクセスに
関係する部分である。

また１００で示すアドレス指定部分中１０１は
データの書き込み時のアドレスを制御する部分で
あり、１０２はアドレスの値を自動インクリメン
トする制御を行なう。

これを同様データの読み出し時のアドレスは１
０３の部分で指定され、アドレス値の自動インク
リメントの制御は１０４の部分で行なう。

第４図に示した回路によると、第３図ｅで示す
アクセス用ゲート期間に着色データ、画像データ
の書き込み、読み出しのいずれのアクセスをもな
し得る。

そして、アクセスすべきアドレスの値が自動的
にインクリメントすることにより、アドレスを変
更するのに要する時間をも短縮し得る。

即ち、データの書き込み或は読み出し毎にアド
レスの値が＋１、または＋32ずつインクリメント
されるアドレス値自動インクリメント動作を行な
う機能を有する。

このように第４図に示す回路は、第３図ｅに示
すアクセス用ゲート期間に、(1)データの書き込
み、(2)データの読み出し、(3)アドレス値の自動イ
ンクリメントの機能を有する。

これらの夫々の動作につき次に説明する。

(1) データの書き込み第４図に示した回路において、CPUからメ
モリへのデータの転送、即ちデータの書き込み
動作について説明する。

先ず、データを書き込むOUT命令の実行に
より、データを書き込むべきアドレスの先頭値
が、アドレスバスADを介して書き込み用アド
レスレジスタ１及び２に転送される。

この場合、8Kバイトの１画面を構成する13
ビツトのアドレスのうち、上述したように表示
画面の横方向に対応するＸアドレスは１のレジ
スタに転送され、表示画面の縦方向に対応する
Ｙアドレスは２のレジスタに転送される。

即ち、レジスタ１に転送された８ビツト（５
ビツト）のアドレスは第２図に示したように構
成画面の横方向のアドレス０〜３１に対応し、
レジスタ２に転送された８ビツトラインアドレ
スは縦方向のアドレス０〜１２５に対応する。

そして、画像メモリに書き込むべきデータは
上記アドレスバスAD（アドレス・データバ
ス）を介して書き込み用データレジスタ３に転
送される。

この際、書き込み用データを転送したことを
示すパルスが書き込み用データアクセスゲート
フラツグ回路４に送られ、フラツグをセツトす
る。

この書き込み用データアクセスフラツグ回路
４で、フラツグがセツトされると、第３図ｆに
示す約2.8μｓ毎の信号AGF（Access Gate
Front）を用いて、書き込み用データアクセス
ゲート発生回路５に書き込み用データアクセス
ゲート信号を得る。

このように書き込み用データレジスタ３に転
送されたデータは、最初に到来したAGF信号
（第３図ｆ，T₄₁）より得た書き込み用データア
クセス期間に指定アドレスに応じて画像メモリ
に格納される。

そして、この格納されたデータは上記書き込
み用データアクセスゲートフラツグ回路４、書
き込み用データアクセスゲート発生回路５によ
つて定められる。

このようにしてCPUと画像メモリとのアク
セス期間（第３図ｆでT₃₂に示す期間）に画像
メモリに書き込まれる。

尚、第３図中でＧで示す信号１Ｐはアドレス
値を制御する信号であり、Ｈで示す信号は書き
込み用データアクセスゲート発生回路５をリセ
ツトする信号である。

ここで、上記アクセス期間（第３図ｅ）を規
定するのに関与する信号であるAGF信号（第
３図ｆ）及びリセツト信号（第３図ｈ）につい
て説明する。

第４図に示した回路では、画像の表示期間、
非表示期間の区別に拘らず、8/5fscのクロツク
信号の16クロツクの間に第３図ｅに示す１アク
セス期間（データの２バイトにつき１アクセス
期間）を設ける。

このアクセス期間は、第４図の書き込み用デ
ータアクセスゲート発生回路５に印加された
AGF信号とリセツトパルスに同期して発生す
る。

前述の書き込み用データアクセスフラツグ回
路４及び書き込み用データアクセスゲート発生
回路５は第５図に示すように夫々Ｄ型フリツプ
フロツプで構成されている。

上記Ｄ型フリツプフロツプ４０，５０の夫々
のＤ端子は一定電位に保たれており、Ｄ形フリ
ツプフロツプ４０の出力Ｑはアンド回路５１を
介してＤ型フリツプフロツプ５０のクロツク端
子CKに接続される。

Ｄ型フリツプフロツプ４０は、CPUからの
書き込み用データ転送パルスをクロツクとし、
その出力と次段のＤ型フリツプフロツプ５０の
出力とのナンド演算をナンド回路４１によつて
行なつた結果によつてリセツトされる。

一方、Ｄ型フリツプフロツプ５０は前段のＤ
型フリツプフロツプの出力とAGF信号とのア
ンド演算をアンド回路５１によつて行なつた結
果をクロツクパルスとする。

いま、データを書き込むべき画像メモリのア
ドレスが、CPUよりOUT命令で第４図に示す
書き込み用アドレスレジスタ１，２に転送され
ると、この際上記レジスタ１，２のポート番号
がアドレスデコーダによりデコードされ、
CPUの書き込み許可信号に相当するパルスが
指定したレジスタに与えられ、アドレスレジス
タ１，２に取り込まれる。

この後、画像メモリに書き込むべきデータが
書き込み用データレジスタ３に転送される。

この際、アドレスデコーダ（図示せず。）か
ら書き込み用データレジスタにデータ取込みの
ための書き込み用データ転送パルス（第６図
ａ）が第５図中の端子D₁に送られる。

第５図の端子D₁に書き込み用データ転送パ
ルスが印加されると、Ｄ型フリツプフロツプ４
０の出力端Ｑは“Ｈ”レベルになる。

この端子Ｑのレベル“Ｈ”レベルの期間（第
６図ｂ）に、AGF信号（第６図ｃ）がアンド
回路５１に加えられると、Ｄ型フリツプフロツ
プ５０の出力端Ｑのレベルは“Ｌ”レベルから
“Ｈ”レベルに変化する（第６図ｄ）。

このＤ型フリツプフロツプ５０の出力のレベ
ルは、第６図ｅに示すアドレスのインクリメン
トに関与する信号１Ｐ（第６図ｅ）から得たリ
セツトパルス（第６図ｆ）が、Ｄ型フリツプフ
ロツプ５０のリセツト５０のリセツト端子に加
わるまで“Ｈ”レベルを維持する。

Ｄ型フリツプフロツプ５０のリセツト端子に
リセツトパルスが加わるとその出力は“Ｈ”レ
ベルから“Ｌ”レベルに変化する。

この結果、書き込み用データアクセスゲート
発生回路５を構成するＤ型フリツプフロツプ５
０の出力端子にデータの書き込みアクセス期間
を規定する書き込み用アクセスゲート信号（第
６図ｄ）を発生する。（尚、この書き込み用ア
クセスゲート信号（第６図ｄ）は第３図ｅに示
す信号と対応する。） AGF信号、信号１Ｐをもとにして得るリセ
ツトパルスをもとにＤ型フリツプフロツプ５０
で発生させた書き込み用アクセスゲートのパル
ス幅は約700μsecで、この書き込み用アクセス
ゲート期間中に書き込み用アドレスレジスタ
１，２からMAバスを介してアドレスが画像メ
モリに転送されるとともに、データがMDバス
を介して転送され、データの書き込みが行なわ
れる。

(2) データの読み出し次に、表示期間に本来の表示のため以外にデ
ータをCPUから読み出す動作について説明す
る。メモリからのデータの読み出しも、書き込
み動作と略同様の動作を行なうが、読み出し動
作はアドレスが転送されれば読み出してよい点
が書き込み動作とは異なる。

先ず、書き込み動作の場合と同様に、読み出
すべき画像メモリのアドレスは、OUT命令に
より、CPUを介して読み出し用バイトアドレ
スシフトレジスタ７、及び読み出し用ラインア
ドレスシフトレジスタ８にアドレスバスADを
介して転送される。

データ書き込みの場合と異なり、アドレスが
転送されればその直後にデータの読み出しは可
能となる。データの読み出し時のアクセスゲー
ト信号（第３図ｅ）を発生する読み出し用アク
セスゲートフラツグ回路９、読み出し用データ
アクセスゲート発生回路１０は、第５図に示し
たデータ書き込みの場合のものと同様に構成さ
れている。

いま、端子R₁にCPUから読み出し用ライン
アドレス転送パルスが印加されると、このパル
スの後縁で読み出し用アクセスゲートフラツグ
回路９を構成するＤ型フリツプフロツプの出力
Ｑの出力が“Ｈ”レベルとなり、画像メモリか
らのデータの読み出しが許可される状態にな
る。

このように、読み出し用アクセスゲートフラ
ツグ回路９の出力が“Ｈ”にセツトされると、
書き込み時と同様、前述のAGF、１Ｐ信号
（第６図参照。）を用いて形成したリセツトパル
スが読み出し用アクセスゲート発生回路１０に
加えられる。

これにより、上記読み出し用アクセスゲート
発生回路１０の出力に読み出し用のアクセスゲ
ート信号を発生する。

このようにして得たアクセスゲート期間にア
ドレスバスにアドレスが供給され、読み出し用
データレジスタ１１に画像メモリより読み出す
べきデータがデータバスを通じて転送される。

そして、CPUのIN命令により、データがAP
バスを介してCPUに読み込まれるという動作
を行なう。

この場合のIN命令は、第４図中の端子R₂に
印加される読み出し用データ転送パルスに相当
する。

このようにしてCPUにデータが読み込まれ
れば、次のデータを画像メモリより上記読み出
し用データレジスタ１１に読み出すため、上記
端子R₂に読み出し用データ転送パルスが印加
されて読み出し用アクセスゲートフラツグ回路
９の出力が再び“Ｈ”レベルとなり、次のデー
タの読み出しが可能となりデータの読み出しを
継続する。

(3) アドレスの自動インクリメント上述のように、第３図ｅに示すアクセスゲー
ト期間に、データの書き込み、或は読み出しが
行なわれるが、このアクセス毎のアドレスの変
更はデータの転送効率を良くするため、この実
施例ではアドレス値を自動的にインクリメント
する。

このようなアドレスの自動インクリメントは
第２図に示した構成画面の細分に応じてなされ
る。

第２図に示されるように、この実施例ではＸ
アドレス方向には32バイト分の画素に細分して
あるので、Ｘアドレスの値を固定し、Ｙアドレ
ス（縦方向）の値を＋１ずつ増すと縦方向（Ｙ
方向）に対応するアドレスの変更が行なわれ
る。

一方Ｙアドレスを固定し横方向であるＸアド
レス（バイトアドレス）の値を＋１ずつ増す
と、横方向に対応するアドレスの変更が行なわ
れる。

即ち、第２図に示した構成画面で横方向にア
クセスするデータを選択するにはＹアドレスを
固定しＸアドレスを＋１ずつ増加すればよい。

また、縦方向にデータを選択するには、Ｘア
ドレスを固定しＹアドレスを＋１ずつ増加させ
ればよい。

尚、Ｙアドレスを＋１ずつ増加することは、
Ｘ方向に画素を32に分割しているので、アドレ
ス全体としてみればその値は＋32ずつインクリ
メントすることに対応する。

このようなアドレス値の変更に従がい、アク
セスされるデータが変化するが、Ｘアドレスの
アドレス値を変化させる書き込み用バイトアド
レスシフトレジスタ１、読み出し用バイトアド
レスシフトレジスタ７には８ビツトのシフトレ
ジスタを用いている。

このためＸアドレスのアドレス値を変更する
には、パルスが８個必要となる。

即ち、Ｘ方向のアドレスの値を変更するには
８個のパルス列を要する。

このパルス列は、上記アクセスゲート信号
（第３図ｅ）の後縁部を規定する書き込み用ア
クセスゲート発生回路５、読み出し用アクセス
ゲート発生回路１０をリセツトするリセツト信
号（第３図ｈ）の直後に必要となる。

いいかえると、第３図に示したアクセス信号
期間（第３図ｅ）に所定のアクセスが終了した
後、次にアクセスするデータのアドレスのアド
レス値を設定できるように、上記リセツトパル
ス（第３図ｈ）の到来とともにＸアドレスを変
更するための上記パルス列を発生させる。この
ことはデータの書き込み、データの読み出しの
いずれの場合でも同様である。

このようにアドレス値を変更するには、 (1) アドレスゲート信号の発生を検知し、Ｘアド
レスの変更に必要な上記8/5fscの周波数を有す
るパルス列の発生。

(2) アドレス値を変えるためのパルス１Ｐの発
生。

の２つの動作が必要とされる。

これらの動作を行なうのが、第４図中に示した
パルス列発生回路６であり、このパルス列発生回
路６の詳細を第７図に示すとともに第８図にその
タイミングチヤートを示し、その説明を行なう。

先ず、アクセスゲート信号の期間の規定するに
供するリセツトパルス（第３図ｈ）を発生させる
ものとパルス１Ｐは、8/5fscの周波数で発振する
発振器（図示せず。）の出力から1Pパルス発生回
路３０によつて発生し、パルス列発生回路６の端
子P₁に加えられる。

上記1Pパルス発生回路３０では、8/5fscのクロ
ツク（第８図ａ）の最初のパルスから16ビツト毎
に発生する（第８図ｂ）。

この信号１Ｐは、書き込み用アクセスゲート発
生回路５、読み出し用アクセスゲート発生回路１
０で発生して夫々端子P₂，P₃を介して、第７図に
示すパルス列発生回路６に加えられたアクセスゲ
ート信号の信号期間の後縁部を規定するリセツト
パルス（第８図ｃ）を発生するのに用いられる。

即ち、第７図に示すシフトレジスタ２９の入力
端SIには、上記端子P₂，P₃に印加されたアクセス
ゲート信号（第８図ｅ，ｄ）と上記信号１Ｐ（第
８図ｂ）とのアンド回路２０による論理積の結果
（第８図ｆ）が印加される。

上記シフトレジスタ２９のクロツク端子CKに
は端子P₄を介して8/5fscのクロツク（第８図ａ）
が加えられており、このため上記シフトレジスタ
２９の初段の出力端子Q₁側の端子P₅には、上記
書き込み用アクセスゲート発生回路５、読み出し
用アクセスゲート発生回路１０をリセツトするリ
セツトパルス（第５図ｆ、第８図ｃ）を発生す
る。

これによりアクセスゲート期間（第８図ｄ，
ｅ）の後縁部が決められ、アクセスゲート期間が
定まる。

このように第７図に示すパルス列発生回路６は
リセツトパルスを発生してデータの書き込み、読
み出しのアクセス期間を定める以外に、次にアク
セスするデータに対するアドレスを自動的にイン
クリメントするためのパルス列を発生する機能を
有する。

このパルス列は、上記書き込み用アクセスゲー
ト（第８図ｄ）、読み出し用アクセスゲート（第
８図ｅ）に対応（第８図ｇ，ｈ）して発生させる
必要がある。

先ず、画像データの読み出し時におけるアドレ
ス変更のためのパルス列発生について述べる。

読み出し用アクセスゲート（第８図ｅ）が発生
し、これと信号１P₁（第８図ｂ）との論理積演算
を行なうアンド回路２０の出力（第８図ｆ）は、
Ｄ型フリツプフロツプ２１のデータ端子Ｄに加え
られる。

このＤ型フリツプフロツプ２１のクロツク端子
CKには、上記8/5fscのクロツク（第８図ａ）の
位相を反転したものが加えられているので、その
出力端子Ｑにはパルス１P₁を8/5fscの半クロツク
分遅延した信号を得る。

そしてこの信号（第８図ｉ）は端子P₂に加えら
れる読み出し用アクセスゲート信号（第８図ｅ）
とアンド回路２２で論理積演算され、上記アンド
回路２２の出力（第８図ｊ）はRSフリツプフロ
ツプ２３のセツト信号として用いられる。

また上記シフトレジスタ２９は８ビツト構成
で、その最終段出力Q₈はアンド回路２８の一方
入力端に接続され、上記アンド回路２８の他方入
力端には上記8/5fscのクロツクが印加されてい
る。

このため上記アンド回路２８の出力は、第８図
ｋのようになり、この信号は上記RSフリツプフ
ロツプ２３のリセツト信号として用いられる。

従つて上記RSフリツプフロツプ２３は第８図
ｊに示すアンド回路２２の出力信号でセツトさ
れ、第８図ｋに示すアンド回路２８の出力信号で
リセツトされる。

これにより、上記RSフリツプフロツプ２３の
出力には第８図ｌに示すようなゲート信号を得
る。このゲート信号（第８図ｌ）はアンド回路２
４の一方入力端に加えられ、その他方入力端には
上記8/5fscのクロツクが加えられている。

この結果、上記アンド回路２４の出力（端子
P₆）には、読み出し用アクセスゲート期間の直後
に8/5fscのクロツクを８クロツク分だけ発生す
る。

この端子P₆に得たパルス列は第４図に示す１ビ
ツト全加算器１２とクロツク切換え回路１４に加
わる。

また、１ビツト全加算器１２には上記信号１Ｐ
が加えられており、加算される被加算データは被
加算データ切換え回路１４によつて制御される。

即ち、第２図に示した構成図面で、アドレス値
を＋32インクリメントしてＹ方向のアドレスを変
更する場合には、８ビツト構成の読み出し用ライ
ンアドレスシフトレジスタ８の値を変更する必要
がある。

いま、パルス列発生回路６の端子P₆に第８図ｇ
に示したパルス列を得ると、これを読み出し用ラ
インアドレスシフトレジスタ８に加える制御をク
ロツク切換え回路１３で制御する。

上記読出し用シフトレジスタ８にパルス列（第
８図ｇ）が加わると、上記読み出し用ラインアド
レスレジスタ８の値は＋１だけ増加する。

この増加は、被加算データ切換え回路１４の作
用により上位アドレスのみが増加し、上位のアド
レスのアドレス値が１だけ増加されるが、全体と
しては＋32だけアドレス値がインクリメントされ
る。

このように上記パルス列が読み出し用ラインア
ドレスシフトレジスタ８に加わると、以前のＹア
ドレスに上記１ビツト全加算器１２で＋１加えら
れ、読み出し用ラインアドレスシフトレジスタ８
のアドレス値が、次にアクセスすべきデータのア
ドレス値に設定される。

このようにして、縦方向に順次、新たにアクセ
スすべきデータのアドレス値を設定する。

次に、Ｘ方向のアドレスを変更する場合につい
て述べると、この場合は、上記パルス列（第８図
ｈ）は、クロツク切換回路１３での制御により、
読み出し用バイトアドレスシフトレジスタ７にの
み印加される。このため読み出し用バイトアドレ
スシフトレジスタ７の出力は＋１だけ増加する。

これによつて＋１だけインクリメントしたアド
レス値が上記読み出し用バイトアドレスシフトレ
ジスタ７にセツトする。

これにより、Ｘ方向のアドレスがインクリメン
トする。このようにＸ、Ｙいずれの方向にも
CPUを介することなく、アドレス値を変更する
ことができ、データの転送効率が向上される。

読み出し時のアドレスのインクリメントにつき
上述したが、データの書き込み時においても同様
にアドレスの変更は、第７図中のアンド回路２７
の出力のゲート期間（第８図ｍ）にパルス列発生
回路６の端子P₇に得られるパルス列（第８図ｈ）
によつて行なわれる。

即ち、全加算器１５、クロツク切換回路１６、
被加算データ切換回路１７により、読み出し時に
おける場合と同様、Ｘ方向、Ｙ方向のアドレスが
インクリメントされ、次に書き込むべきデータの
アドレスが設定される。

このようにして変更したアドレスは、メモリア
ドレスバスを介してメモリに転され、当該データ
はメモリのデータバスを介しアクセスされる。

尚、上記したアドレスの変更は、＋１、或は＋
32ずつインクリメントであり、Ｘ方向、又はＹ方
向に順次アドレスを変更するが、いずれのモード
でアドレス値のインクリメントを行なうかは、加
算モードレジスタ１８，１９によつて制御する。

「発明の他の一実施例」第９図は、この発明に係るデータ処理回路の他
の一実施例を示す回路図であり、第４図に示した
実施例の対応部分には同一符号を付してある。

上述の第４図に示した実施例でのアドレス値の
指定はデータの書き込み時を例にとれば、下位ア
ドレスに対応する書き込み用バイトアドレスシフ
トレジスタ１、上位アドレスに対応する書き込み
用ラインアドレスシフトレジスタ２が夫々８ビツ
トの独立したシフトレジスタで構成され、これら
のいずれのシフトレジスタにパルス列発生回路６
で発生した８クロツク分のパルス列を加えるかを
クロツク切換回路１６で制御する。

そして、このクロツク切換回路１６による制御
によつて、上記書き込み用バイトアドレスシフト
レジスタ１にパルス列が加えられたときにはＸ方
向のアドレスが＋１増加し、書き込み用ラインア
ドレスシフトレジスタ２にパルス列が加えられた
場合はＹ方向のアドレス値が＋１増加し、全体と
してアドレスは＋32増加する。

この場合、Ｘ方向のアドレスを増加するか、Ｙ
方向のアドレスを増加させるかは加算モードレジ
スタ１８によつて、上記レジスタ１，２のいずれ
に上記パルス列を印加するかの制御、及び全加算
器１５で、加算器（パルス１Ｐ）が加算される被
加算アドレスデータを上記レジスタ１，２のうち
いずれかを選択する制御作用による。これはデー
タの読み出し時においても同様である。

即ち、第４図に示した実施例では、アドレス値
の自動インクリメントにクロツク切換回路１３，
１６、被加算データ切換回路１４，１７を必要と
し、これらの回路を加算モードレジスタ１８，１
９により制御することでアドレスがインクリメン
トされる。

これに対して、この実施例では、アドレス値を
指定するレジスタを５ビツトの下位アドレスシフ
トレジスタ１，７、８ビツトの上位アドレスシフ
トレジスタ２，８で構成し、上位と下位のレジス
タを連繋させたことが第４図に示す実施例とは異
なり、また、これらのシフトレジスタを13ビツト
のパルス列で駆動する点を異にする。

従つて、第９図に示した実施例では、パルス列
発生回路６０は、13クロツクのパルス列を発生す
るようにして構成してある。

即ち、第９図に示すこの実施例では、データの
書き込みの場合を例に説明すると、５ビツトの書
き込み用下位アドレスシフトレジスタ１、８ビツ
トの書き込み用上位アドレスシフトレジスタ２を
連繋させた13ビツトの一つのシフトレジスタとし
て構成させる。この13ビツト構成のシフトレジス
タには、パルス列発生回路６０の端子P₇に発生し
た13クロツクのパルス列によつて駆動され、13ビ
ツトのアドレスデータがシフトする。

この場合において上記パルス列発生回路６０で
は、上記13クロツクのパルス列の５ビツト目に相
当するパルス３２Ｐを端子P₈に発生し、このパル
ス３２Ｐは加算値切換回路１７０に供給される。

また、この加算値切換回路１７０には、上記13
クロツクのパルス列の１ビツト目に相当するパル
ス１Ｐが、1Pパルス発生回路３０の出力として
加えられている。

そして、上記加算値切換回路１７０は、上記13
クロツクのパルス列の１ビツト目に相当するパル
ス１Ｐ、５ビツト目に相当するパルス３２Ｐのい
ずれかを全加算器１５に出力する。

この場合、パルス１Ｐ，３２Ｐのいずれを加算
値切換回路１７０が出力するかは、加算モードレ
ジスタ１８によつて制御される。

いま、上記加算モードレジスタ１８の制御によ
り、上記加算値切換回路１７０の出力に上記パル
ス１Ｐが出力されたとする。このとき全加算器１
５で、書き込み用下位アドレスシフトレジスタ１
のアドレスレジスタの下位１ビツトに＋１加算さ
れ、アドレスデータの値が＋１インクリメントす
る。

このインクリメントされたアドレスデータは書
き込み用上位アドレスレジスタ２に戻され、次に
上記パルス列発生回路６０の端子P₇に13クロツク
のパルス列が供給されると、上述したインクリメ
ントされたアドレス値データが上記全加算器１５
での被加算値となる。

このようにして、アドレス値がインクリメント
される。

一方、上記加算モードレジスタ１８の制御によ
り、上記加算値切換回路１７０の出力に上記パル
ス３２Ｐが出力された場合、上記書き込み用下位
アドレスレジスタ１の出力に現われる13ビツトの
アドレスデータの５ビツト目に、上記パルス３２
Ｐに応じて全加算器１５で＋１加わる。

このためアドレスデータは＋32され、この結
果、Ｙ方向のアドレスが＋１インクリメントす
る。

そして、次に上記パルス列発生回路６０の端子
P₇に13クロツクのパルス列が発生すると、上記全
加算器１５での被加算アドレスデータは、Ｙ方向
のアドレスが＋１だけインクリメントした前回の
全加算器１５の値に設定され、上記全加算器１５
での加算動作によりアドレス値がインクリメント
する。

このように、この実施例では、５ビツトの書き
込み用下位アドレスシフトレジスタ１、８ビツト
の書き込み用上位アドレスシフトレジスタ２を、
第４図に示した実施例とは異なり、両レジスタで
循還レジスタを構成する。

そして、Ｘ方向のアドレス、Ｙ方向のアドレス
のいずれの方向のアドレスをインクリメントさせ
るかは、加算モードレジスタ１８の制御による。

従つて、この実施例では、アドレスレジスタを
13ビツトの循還型レジスタを構成するので、被加
算データを切換える被加算データ切換回路１７、
クロツク切換回路１６を不要とする。

尚、上述の説明ではデータの書き込み時を例に
説明したが、データの読み出し時も同様である。

即ち、読み出し用下位アドレスシフトレジスタ
７、読み出し用上位アドレスシフトレジスタ８は
循還型シフトレジスタを構成し、この13ビツトの
循還型シフトレジスタの出力は被加算アドレスデ
ータとして全加算器１２に加わり、この全加算器
１２には、加算値として加算値切換回路１３０の
出力が加わる。

この加算値切換回路１３０には、上記パルス列
発生回路６０の端子P₈が、1Pパルス発生回路３
０からパルス１Ｐが加えられており、いずれのパ
ルスを出力するかは加算モードレジスタ１９の制
御による。

そして、書き込み時と同様、加算値切換回路１
３０の出力にパルス１Ｐが出力されるとＸ方向の
アドレス値が＋１インクリメントされ、パルス３
２Ｐが出力されるとＹ方向のアドレスが＋１イン
クリメントされる。

尚、画像データの表示の為のデータの読み出し
期間中における表示以外を目的とするデータの読
み出しは、上記パルス列発生回路の端子P₇に発生
する読み出し用データアクセスゲート信号期間に
行なわれ、またデータの書き込みは端子P₈に発生
する書き込み用データアクセスゲート信号期間に
行なわれる。

このように、第９図に示した実施例は、第４図
に示した実施例とアドレス値のインクリメントの
手段が異なり、アクセスゲート信号の発生につい
ては同様である。

アドレス値のインクリメントは、この実施例で
は、上述したように、13ビツトの循還型シフトレ
ジスタを用いるため、これを循還させるために13
ビツトのパルス列を発生させる必要がある。

この13ビツトのパルス列を発生するのがパルス
列発生回路６０である。

第１０図は、第９図中のパルス列発生回路６０
の構成を示す回路図である。この回路動作を第１
１図に示す波形図を用いて説明する。

第１０図に示すパルス列発生回路６０は、その
端子P₄には、8/5fscのクロツク（第１１図ａ）が
加えられ、端子P₁には上記13ビツトのシフトレジ
スタの最下位ビツトに加算され、Ｘ方向のアドレ
スを＋１インクリメントするに供するパルス１Ｐ
（第１１図ｂ）が1Pパルス発生回路３０から端子
P₁を介して加わる。

また端子P₅には書き込み用アクセスゲート発生
回路５、読み出し用アクセスゲート発生回路１０
をリセツトするパルス（第１１図ｃ）を発生す
る。

また、上記パルス列発生回路６０の端子P₂，P₃
には夫々書き込み用アクセスゲート信号、読み出
し用アクセスゲート信号（第１１図ｄ，ｅ）が加
えられ、これらの信号の後縁部にＸ方向のアドレ
スを１だけ加える信号（第１１図ｆ）を、第１０
図に示すアンド回路３１の出力に発生する。

このアンド回路３１の出力（第１１図ｆ）は、
13ビツトの循還レジスタを構成するレジスタ３
２，３３の前後のレジスタ３１の入力端SIには上
記アンド回路３１の出力が加えられ、後段のシフ
トレジスタ３３は前段のシフトレジスタ３１の８
段目の出力Q₈を入力とし、いずれも8/5fsc（第
１１図ａ）をクロツクとする。

また、Ｄ型フリツプフロツプ４０は、上記アン
ド回路３１の出力をデータ入力とし上記8/5fsc
（第１１図ａ）をクロツクとしている。

このため、上記Ｄ型フリツプフロツプ４０の出
力Ｑには、書き込み用アクセスゲート（第１１図
ｄ）又は読み出し用アクセスゲート（第１１図
ｅ）のゲート期間の直後、端子P₅にリセツトパル
スを発生する。

そして、このリセツトパルスによつて、書き込
み、読み出し用アクセスゲート期間の終了が規定
され、それぞれのアクセス期間の直後に13ビツト
のパルス列（第１１図ｇ，ｈ）を端子P₇，P₆に発
生する。

この端子P₇，P₆に発生した13ビツトのパルス列
は上述したようにアドレス値をインクリメントす
るために、アドレス値が入力されているシフトレ
ジスタ１，２，７，８のデータ内容を循還的にシ
フトするシフトパルスとして用いられる。そし
て、書き込み用アドレスレジスタ１，２、読み出
し用アドレスレジスタ７，８のそれぞれを循還的
にシフトする上記端子P₇，P₆に発生する13ビツト
の５ビツト目に相当するタイミングでパルス３２
Ｐ（第１１図ｉ）が端子P₈に発生する。

このように、第１０図に示したパルス列発生回
路６０は、データのアクセス期間を規定する読み
出し用、書き込み用アクセスゲート（第１１図
ｅ，ｄ）の直後に、これをリセツトするリセツト
パルス（第１１図ｃ）を発生し、Ｘ方向のアドレ
ス値を＋１インクリメントするパルス１Ｐ（第１
１図ｂ）をもとに、Ｙ方向のアドレス値を＋１イ
ンクリメントするパルス３２Ｐ（第１１図ｉ）
を、上記シフトレジスタ３２の５段目の出力Q₅
の信号をデータ入力とし、8/5fsc（第１１図ａ）
をクロツクとするＤ型フリツプフロツプ４１の出
力に発生する。

また、上記パルス列発生回路６０は、データの
アクセスゲート期間の直後に次のアクセスすべき
データのアドレスを指定するため端子P₆，P₇に13
クロツクのパルス列を発生する。

このパルス列の発生期間は、RSフリツプフロ
ツプ３５，３８の出力により規定される。

即ち、読み出し用のアドレス指定に関係する
RSフリツプフロツプ３５のセツト信号（第１１
図ｊ）は、読み出し用アクセスゲート（第１１図
ｅ）と上記アンド回路３１の出力（第１１図ｆ）
を0.5クロツク遅延したシフトレジスタの出力Q₁
（第１１図ｋ）との論理積をアンド回路３４で行
なうことによつて得る。

一方リセツト信号（第１１図ｌ）は、上記パル
ス１Ｐ（第１１図ｂ）の到来後、8/5fscクロツク
（第１１図ａ）の13クロツク目の立下がりに同期
して発生するシフトレジスタ３３のQ₁₄の出力を
用いる。

このセツトパルス（第１１図ｊ）、リセツトパ
ルス（第１１図ｌ）により、上記RSフリツプフ
ロツプ３５は、第１１図ｈ，ｇに示すゲート信号
を発生する。

このゲート信号期間は、上記8/5fscのクロツク
（第１１図ａ）の13クロツク分よりも期間幅は0.5
クロツク分長く設定してあり、このゲート信号に
よつて8/5fscのクロツクとアンド回路３６でゲー
トすることにより、次データの読み出しのアドレ
スを指定するに供する13クロツクのパルス列を端
子P₆に発生する。

また、データの書き込み時にも同様にして、
RSフリツプフロツプ３８はアンド回路３７の出
力（第１１図ｍ）によりセツトされ、シフトレジ
スタ３２の出力Q₁₄（第１１図ｌ）によつてリセ
ツトされる。

このため、上記RSフリツプフロツプ３８は、
第１１図gGに示すゲート信号を発生し、このゲ
ート信号期間に8/5fscのクロツク（第１１図ａ）
を13クロツク分だけアンド回路３９でゲートし端
子P₇に出力する。

そして、上記パルス列の５ビツト目に相当する
パルス３２Ｐ（第１１図ｉ）が、上記シフトレジ
スタ３２の５ビツト目の出力Q₅に接続したＤ型
フリツプフロツプ４１の出力側の端子P₈に発生す
る。

このパルス３２Ｐが（第１１図ｉ）次にアクセ
スすべきデータのアドレス値を上記パルス１Ｐ
（第１１図ｂに示す1Pパルス発生回路３０の出
力）とあいまり加算モードレジスタ１８，１９の
制御に従がい変更するのは前述の通りである。

「発明の効果」このように、この発明によれば、画像データを
表示することを直接の目的として、画像データを
読み出す期間中にあつても、表示以外を目的とし
てデータを読み出し或はデータを書き込むデータ
アクセス期間を設けることができる。

これにより、データの書き込みアクセス時期が
データの非表示期間に限られることはなく、デー
タのアクセス効率が向上する。

また、表示時期間に表示を直接の目的としない
一つのデータのアクセスの直後に次にアクセスす
べきデータのアドレス値が自動インクリメントさ
れるのでデータの転送効率は更に向上される。

【図面の簡単な説明】

第１図は従来のデータ処理回路の動作を説明す
るための波形図、第２図は処理回路によつて表示
される表示画面の構成を説明するための説明図、
第３図はこの発明に係るデータ処理回路によるデ
ータ処理動作のタイミングを説明するための波形
図、第４図はこの発明に係るデータ処理回路の一
実施例を示す回路図、第５図及び第７図は第４図
に示す回路の詳細を示す回路図、第６図及び第８
図は第４図に示す回路の動作を説明するためのタ
イミング関係を示す波形図、第９図はこの発明の
他の一実施例を示す回路図、第１０図は第９図の
回路の詳細を示す回路図、第１１図は第９図に示
す回路の動作を説明するためのタイミング関係を
示す波形図である。３……書き込み用データレジスタ、１１……読
み出し用データレジスタ、５，６，１０……デー
タアクセスゲート信号発生手段、１，２……書き
込み用アドレスデータレジスタ、７，８……読み
出し用アドレスデータレジスタ、６，６０……パ
ルス列発生回路、１２，１５……全加算器、１
８，１９……加算モードレジスタ。

Claims

【特許請求の範囲】１表示すべきデータをCPUを介して格納する
画像メモリと、この画像メモリの画像データをデコードして映
出する表示デコーダと、前記画像メモリに書き込むべきデータを置数す
る書き込み用データレジスタと、前記書き込みデータのアドレスを置数する書き
込み用アドレスレジスタと、前記画像メモリから読み出したデータを置数す
る読出し用データレジスタと、前記読出しデータのアドレスを置数する読出し
用アドレスレジスタと、前記書き込み用レジスタ或は前記読出し用レジ
スタに対してデータ制御を行なう期間を規定する
データアクセス信号を発生するデータアクセス信
号発生手段と、このデータアクセス信号発生手段によつて発生
するデータアクセス信号の後、アドレス指定に必
要なビツト数のパルス列を発生するパルス列発生
回路と、このパルス列発生回路の出力パルス列に対応し
て前記書き込み用アドレスレジスタ或は前記読出
し用アドレスレジスタの内容をシフトするアドレ
スデータシフト手段と、このアドレスデータシフト手段でシフトされた
アドレスデータの被加算ビツトを指定制御する加
算モードレジスタと、この加算モードレジスタによつて指定されたア
ドレスの該当ビツトに＋１加算する全加算器と、この全加算器の出力を前記書き込み用アドレス
レジスタ或は読出し用アドレスレジスタに帰還す
る手段とを少なくとも具備し、前記書き込み用アドレスレジスタ或は読出し用
アドレスレジスタで一旦アドレス値が設定される
と自動的にアクセスすべきデータのアドレス値設
定することを特徴とするデータ処理回路。