JP2597983B2 - 複数画面テレビ受像機 - Google Patents
複数画面テレビ受像機Info
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- JP2597983B2 JP2597983B2 JP60245825A JP24582585A JP2597983B2 JP 2597983 B2 JP2597983 B2 JP 2597983B2 JP 60245825 A JP60245825 A JP 60245825A JP 24582585 A JP24582585 A JP 24582585A JP 2597983 B2 JP2597983 B2 JP 2597983B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数の画面を同時に共通の表示面に映し出す
ようにした複数画面テレビ受像機に関するものである。
ようにした複数画面テレビ受像機に関するものである。
本発明は、複数の副画面信号が書込まれる画像メモリ
を副画面の数に応じた複数の副画面用メモリで構成する
と共に、各副画面用メモリに共通のアドレスを付し、ま
た、上記各副画面用メモリに複数の入出力線を設けると
共に、上記各副画面用メモリのこれら複数の入出力線の
うちで同一のアドレスを有する入出力線を共通に接続
し、さらに、上記複数の副画面のうちのいずれか１つを
選択するのに必要な副画面選択信号を書込みアドレス信
号及び読出しアドレス信号にそれぞれ付加することによ
って、簡単な回路構成であるにもかゝわらず、複数の副
画面のうちのいずれか１つの選択をきわめて容易に行う
ことができるようにしたものである。
を副画面の数に応じた複数の副画面用メモリで構成する
と共に、各副画面用メモリに共通のアドレスを付し、ま
た、上記各副画面用メモリに複数の入出力線を設けると
共に、上記各副画面用メモリのこれら複数の入出力線の
うちで同一のアドレスを有する入出力線を共通に接続
し、さらに、上記複数の副画面のうちのいずれか１つを
選択するのに必要な副画面選択信号を書込みアドレス信
号及び読出しアドレス信号にそれぞれ付加することによ
って、簡単な回路構成であるにもかゝわらず、複数の副
画面のうちのいずれか１つの選択をきわめて容易に行う
ことができるようにしたものである。
従来より第３図に示すようにＡチャンネルの画面（以
下主画面と言う）Ａの所定領域に、Ｂチャンネルの画面
（以下副画面と言う）Ｂを例えば1/3の大きさに縮小し
て主画面と同時に映し出すようにした２画面テレビ受像
機が知られている。
下主画面と言う）Ａの所定領域に、Ｂチャンネルの画面
（以下副画面と言う）Ｂを例えば1/3の大きさに縮小し
て主画面と同時に映し出すようにした２画面テレビ受像
機が知られている。
また第４図のように主画面Ａの中に例えば４個の副画
面Ｂ、Ｃ、Ｄ、Ｅのうちのいずれか１つを選択的にかつ
この主画面Ａと同時に映し出すようにしたテレビ受像機
が提案されている。尚、この第４図の場合、例えば副画
面Ｂ、Ｃ、Ｄ、Ｅは同一チャンネルの画面であり、例え
ば副画面Ｂを動画とし、副画面Ｃ、Ｄ、Ｅを順次にタイ
ミングのずれた静止画とするように成される。
面Ｂ、Ｃ、Ｄ、Ｅのうちのいずれか１つを選択的にかつ
この主画面Ａと同時に映し出すようにしたテレビ受像機
が提案されている。尚、この第４図の場合、例えば副画
面Ｂ、Ｃ、Ｄ、Ｅは同一チャンネルの画面であり、例え
ば副画面Ｂを動画とし、副画面Ｃ、Ｄ、Ｅを順次にタイ
ミングのずれた静止画とするように成される。
このような複数画面受像機には、上記副画面を1/3に
縮小する場合は、副画面信号をA/D変換した後、走査を
３本に１本の割合で抜き出して画像メモリに書込むよう
にしている。この場合、上記メモリの書込みは副画面信
号の同期信号に同期したクロック信号により行われ、読
出しは主画面信号の同期信号に同期したクロック信号に
より書込み時の３倍の速さで行われる。そしてこの読出
された信号を主画面信号の所定領域に挿入するようにし
ている。
縮小する場合は、副画面信号をA/D変換した後、走査を
３本に１本の割合で抜き出して画像メモリに書込むよう
にしている。この場合、上記メモリの書込みは副画面信
号の同期信号に同期したクロック信号により行われ、読
出しは主画面信号の同期信号に同期したクロック信号に
より書込み時の３倍の速さで行われる。そしてこの読出
された信号を主画面信号の所定領域に挿入するようにし
ている。
上述した複数画面テレビ受像機において、複数画面の
任意のものを選択して映し出す機能を持たせた第４図の
ような第１のタイプの受像機と、副画面を１個だけ映し
出す機能を持たせた第３図のような第２のタイプの受像
機とを製造する場合、上記両タイプの受像機では使用さ
れるメモリの種類や配線処理等が違って来る。そこでこ
のようなタイプの違いに拘らず異る種類のメモリを同一
条件で使用でき、その配線処理等も同様に行うことがで
きるようにすることが望まれる。
任意のものを選択して映し出す機能を持たせた第４図の
ような第１のタイプの受像機と、副画面を１個だけ映し
出す機能を持たせた第３図のような第２のタイプの受像
機とを製造する場合、上記両タイプの受像機では使用さ
れるメモリの種類や配線処理等が違って来る。そこでこ
のようなタイプの違いに拘らず異る種類のメモリを同一
条件で使用でき、その配線処理等も同様に行うことがで
きるようにすることが望まれる。
本発明は、上述のような複数画面テレビ受像機におい
て、画像メモリを副画面の数に応じた複数の副画面用メ
モリで構成しますと共に、各副画面用メモリに共通のア
ドレスを付し、上記各副画面用メモリに複数の入出力線
を設けると共に、上記各副画面用メモリのこれら複数の
入出力線のうちで同一のアドレスを有する入出力線を共
通に接続し、複数の副画面のうちのいずれか１つを選択
するのに必要な副画面選択信号を書込みアドレス信号及
び読出しアドレス信号にそれぞれ付加するようにしてい
る。
て、画像メモリを副画面の数に応じた複数の副画面用メ
モリで構成しますと共に、各副画面用メモリに共通のア
ドレスを付し、上記各副画面用メモリに複数の入出力線
を設けると共に、上記各副画面用メモリのこれら複数の
入出力線のうちで同一のアドレスを有する入出力線を共
通に接続し、複数の副画面のうちのいずれか１つを選択
するのに必要な副画面選択信号を書込みアドレス信号及
び読出しアドレス信号にそれぞれ付加するようにしてい
る。
本発明によれば、主画面の所定領域に選択的に映し出
し得る副画面の数を幾つに設定しても、入出力線は共通
に使用することができるから、メモリの配線処理、交換
等を全く同じ条件で行うことができ、また、メモリを動
作させるために副画面選択信号や書込みアドレス信号お
よび読出しアドレス信号を共通に用いることができる。
し得る副画面の数を幾つに設定しても、入出力線は共通
に使用することができるから、メモリの配線処理、交換
等を全く同じ条件で行うことができ、また、メモリを動
作させるために副画面選択信号や書込みアドレス信号お
よび読出しアドレス信号を共通に用いることができる。
第１図は第４図に示すように４個の副画面Ｂ、Ｃ、
Ｄ、Ｅの任意のものを選択的に映し出す機能を有する複
数画面テレビ受像機の回路を示すものである。
Ｄ、Ｅの任意のものを選択的に映し出す機能を有する複
数画面テレビ受像機の回路を示すものである。
第１図において、１はアンテナ、２は同調回路、３は
中間周波増幅及び映像検波回路、４はコンポジット映像
信号入力端子で、例えばVTRの再生信号が供給される。
５は主画面と副画面とを切換えるための切換え回路であ
る。この切換え回路５から得られる主画面用の信号はY/
C処理及び同期処理回路６に加えられて、主画面用映像
信号SMと主画面用垂直同期信号VMと主画面用水平同期信
号HMとが得られる。これと共に切換え回路５から得られ
る副画面用の信号はY/C処理及び同期処理回路７に加え
られて、副画面用映像信号SSと副画面用垂直同期信号VS
と副画面用水平同期信号HSとが得られる。
中間周波増幅及び映像検波回路、４はコンポジット映像
信号入力端子で、例えばVTRの再生信号が供給される。
５は主画面と副画面とを切換えるための切換え回路であ
る。この切換え回路５から得られる主画面用の信号はY/
C処理及び同期処理回路６に加えられて、主画面用映像
信号SMと主画面用垂直同期信号VMと主画面用水平同期信
号HMとが得られる。これと共に切換え回路５から得られ
る副画面用の信号はY/C処理及び同期処理回路７に加え
られて、副画面用映像信号SSと副画面用垂直同期信号VS
と副画面用水平同期信号HSとが得られる。
上記信号SSはA/D変換器８に加えられてディジタル信
号に変換され、このディジタル信号は書込み処理回路９
を通じてメモリ10の４つの副画面領域に夫々書込まれ
る。この場合、副画面を主画面の例えば1/3に縮小する
場合は、上記書込み処理回路９において、走査線の３本
に１本の割合で抜き出されてメモリ10に書込まれる。こ
れによってメモリ10には、１フィールドについて例えば
64本の走査線から成る有効画面の情報が書込まれる。
号に変換され、このディジタル信号は書込み処理回路９
を通じてメモリ10の４つの副画面領域に夫々書込まれ
る。この場合、副画面を主画面の例えば1/3に縮小する
場合は、上記書込み処理回路９において、走査線の３本
に１本の割合で抜き出されてメモリ10に書込まれる。こ
れによってメモリ10には、１フィールドについて例えば
64本の走査線から成る有効画面の情報が書込まれる。
副画面用クロック発振器11は上記信号VS、HSで同期さ
れながら、周波数fwのクロックパルスを発生し、これに
基づいて書込みアドレス発生器12は「０」〜「2047」の
書込みアドレスWAを発生する。このアドレスWAはメモリ
制御回路13を通じてメモリ10に供給される。
れながら、周波数fwのクロックパルスを発生し、これに
基づいて書込みアドレス発生器12は「０」〜「2047」の
書込みアドレスWAを発生する。このアドレスWAはメモリ
制御回路13を通じてメモリ10に供給される。
メモリ10から読み出されたデータは読出し処理回路14
を通じてD/A変換器１に加えられて元のアナログ映像信
号SSに戻される。
を通じてD/A変換器１に加えられて元のアナログ映像信
号SSに戻される。
主画面用クロック発振器16は上記信号VM、HMで同期さ
れながら、周波数fRのクロックパルスを発生し、これに
基づいて読出しアドレス発生器17は「０」〜「2047」の
読出しアドレスRAを発生する。このアドレスRAはメモリ
制御回路13を通じてメモリ10に供給される。副画面を1/
3に縮小する場合、上記読出しは書込み時の３倍の速さ
で行われる。即ち、１走査線の情報は1/3Hの速さで読出
される。尚、上記書込み周波数fW及び読出し周波数f
Rは、サブキャリア周波数をfSCとすると、例えばfW＝4/
3fSC、fR＝2fSCに選ばれる。
れながら、周波数fRのクロックパルスを発生し、これに
基づいて読出しアドレス発生器17は「０」〜「2047」の
読出しアドレスRAを発生する。このアドレスRAはメモリ
制御回路13を通じてメモリ10に供給される。副画面を1/
3に縮小する場合、上記読出しは書込み時の３倍の速さ
で行われる。即ち、１走査線の情報は1/3Hの速さで読出
される。尚、上記書込み周波数fW及び読出し周波数f
Rは、サブキャリア周波数をfSCとすると、例えばfW＝4/
3fSC、fR＝2fSCに選ばれる。
上記D/A変換器15から得られた上記信号SSは合成回路1
8に上記処理回路６から得られる信号SMと共に加えられ
る。この合成回路18は制御回路19からの切換え信号SCに
より制御されている。これによりこの合成回路18より信
号SMの所定の領域に信号SSが挿入された合成信号SM＋SS
が得られ、この信号は受像管20に供給される。以上によ
り受像管20に第４図に示すように主画面４の所定領域に
副画面Ｂ、Ｃ、Ｄ、Ｅが夫々1/3に縮小されて選択的に
映し出される。
8に上記処理回路６から得られる信号SMと共に加えられ
る。この合成回路18は制御回路19からの切換え信号SCに
より制御されている。これによりこの合成回路18より信
号SMの所定の領域に信号SSが挿入された合成信号SM＋SS
が得られ、この信号は受像管20に供給される。以上によ
り受像管20に第４図に示すように主画面４の所定領域に
副画面Ｂ、Ｃ、Ｄ、Ｅが夫々1/3に縮小されて選択的に
映し出される。
また画面選択スイッチ21A、21B、21C、21D、21Eが設
けられていて、主画面Ａ及び副画面Ｂ、Ｃ、Ｄ、Ｅのう
ちの任意の画面を選択できるように成されいる。この画
面選択操作に応じて画面選択回路22より画面選択信号Se
は、上記制御回路19及びメモリ制御回路13等の所要の回
路に加えられる。
けられていて、主画面Ａ及び副画面Ｂ、Ｃ、Ｄ、Ｅのう
ちの任意の画面を選択できるように成されいる。この画
面選択操作に応じて画面選択回路22より画面選択信号Se
は、上記制御回路19及びメモリ制御回路13等の所要の回
路に加えられる。
次にメモリ10に関して説明する。
１個の副画面は、水平方向についてＹ信号に対しては
96ドット、Ｒ−Ｙ信号に対しては48ドット、Ｂ−Ｙ信号
に対しては48ドットで現わされる。また垂直方向に対し
てはＹ、Ｒ−Ｙ、Ｂ−Ｙは64本の走査線で共通に現わさ
れる。さらに各ドットはその階調を５ビットで現わされ
る。従って、１個の副画面を記憶するメモリに必要な容
量は、 （96＋48＋48）×64×５≒64Kビット である。この１個の副画面用メモリ（すなわち、第２図
に示す各副画面メモリ10B、10C、10Dまたは10E）は、水
平方向に６ドットづつ同一アドレスに同時に書込んで、
これを同時に読み出すようにしている。従って、メモリ
の水平方向アドレスは、 （96＋48＋48）÷６＝32アドレス だけ有ればよく、１個の副画面用メモリ全体では、32×
64÷2000アドレス有ればよいことになる。
96ドット、Ｒ−Ｙ信号に対しては48ドット、Ｂ−Ｙ信号
に対しては48ドットで現わされる。また垂直方向に対し
てはＹ、Ｒ−Ｙ、Ｂ−Ｙは64本の走査線で共通に現わさ
れる。さらに各ドットはその階調を５ビットで現わされ
る。従って、１個の副画面を記憶するメモリに必要な容
量は、 （96＋48＋48）×64×５≒64Kビット である。この１個の副画面用メモリ（すなわち、第２図
に示す各副画面メモリ10B、10C、10Dまたは10E）は、水
平方向に６ドットづつ同一アドレスに同時に書込んで、
これを同時に読み出すようにしている。従って、メモリ
の水平方向アドレスは、 （96＋48＋48）÷６＝32アドレス だけ有ればよく、１個の副画面用メモリ全体では、32×
64÷2000アドレス有ればよいことになる。
本実施例においては、上記64Kビットの副画面１個に
対して、2K×８ビットの容量を持つメモリを４個用いる
ようにしている。
対して、2K×８ビットの容量を持つメモリを４個用いる
ようにしている。
第２図において、前記メモリ10は副画面Ｂ、Ｃ、Ｄ、
Ｅを夫々記憶するための４個のメモリ10B、10C、10D、1
0Eから構成されている。各メモリ10B〜10Eは夫々2K×８
ビットのメモリを４個用いて構成されている。また各メ
モリ10B〜10Eは、夫々水平方向に０〜31、垂直方向に０
〜63のアドレスが共通に付加されている。各2K×８ビッ
トのメモリは夫々８本の入出力線が設けられ、８ビット
のデータの書込み及び読出しを同時に行うことができる
ようにしている。2K×８ビットの各々のメモリの同一ア
ドレスを有するメモリ領域に接続されている８本の入出
力線は図示せずも互いに共通に接続されている。すなわ
ち、第２図において、各副画面用メモリ10B〜10Eの一番
上のメモリ（2K×８ビットの容量）の８本の入出力線の
うちの同一のアドレスを有するメモリ領域に接続されて
いる入出力線は、互いに共通に接続されている。そし
て、上から２番目、３番目および４番目の2K×８ビット
メモリについても、この１番上のメモリと同様に、８本
の入出力線は、互いに共通に接続されている。従って、
全体のメモリ10には、32本の入出力線が設けられてい
る。
Ｅを夫々記憶するための４個のメモリ10B、10C、10D、1
0Eから構成されている。各メモリ10B〜10Eは夫々2K×８
ビットのメモリを４個用いて構成されている。また各メ
モリ10B〜10Eは、夫々水平方向に０〜31、垂直方向に０
〜63のアドレスが共通に付加されている。各2K×８ビッ
トのメモリは夫々８本の入出力線が設けられ、８ビット
のデータの書込み及び読出しを同時に行うことができる
ようにしている。2K×８ビットの各々のメモリの同一ア
ドレスを有するメモリ領域に接続されている８本の入出
力線は図示せずも互いに共通に接続されている。すなわ
ち、第２図において、各副画面用メモリ10B〜10Eの一番
上のメモリ（2K×８ビットの容量）の８本の入出力線の
うちの同一のアドレスを有するメモリ領域に接続されて
いる入出力線は、互いに共通に接続されている。そし
て、上から２番目、３番目および４番目の2K×８ビット
メモリについても、この１番上のメモリと同様に、８本
の入出力線は、互いに共通に接続されている。従って、
全体のメモリ10には、32本の入出力線が設けられてい
る。
前記画面選択信号Seに応じてメモリ10B〜10Eが選択的
に動作されるが、このために、メモリ制御回路13より、
上記信号Seに応じてメモリを選択する信号SMEが加えら
れている。この信号SMEは２ビットの信号であり、４個
のメモリ10B〜10Eを選択的に動作させることができる。
またメモリ制御回路により書込み及び読出しアドレスW
A、RAがメモリ10B〜10Eに共通に加えられる。この場
合、水平方向アドレス０〜31をA0〜A4の５ビットで表わ
し、垂直方向のアドレス０〜63をA5〜A10の６ビットで
表わす。そしてこれらのA0〜A10のさらに上位２ビットA
11及びA12のビットで上記信号SMEを形成している。
に動作されるが、このために、メモリ制御回路13より、
上記信号Seに応じてメモリを選択する信号SMEが加えら
れている。この信号SMEは２ビットの信号であり、４個
のメモリ10B〜10Eを選択的に動作させることができる。
またメモリ制御回路により書込み及び読出しアドレスW
A、RAがメモリ10B〜10Eに共通に加えられる。この場
合、水平方向アドレス０〜31をA0〜A4の５ビットで表わ
し、垂直方向のアドレス０〜63をA5〜A10の６ビットで
表わす。そしてこれらのA0〜A10のさらに上位２ビットA
11及びA12のビットで上記信号SMEを形成している。
すなわち、メモリ制御回路13からの書き込みアドレス
WAが４個の副画面用メモリ10B〜10Eに共通に加えられ、
これら４個の副画面用メモリ10B〜10Eのうちのどの副画
面用メモリが選択されるかは、メモリ選択信号SMEによ
り決定される。また、書き込み用の入力線は32本有り、
これら32本の入力線は４個の2K×８ビットメモリにそれ
ぞれ８本ずつ分けられている。そして、32ビットのデー
タが４個の副画面用メモリ10B〜10Eのうちの選択された
１個の副画面用メモリの４個の2K×８ビットメモリに同
時に書き込まれる。また、読み出し時には、メモリ制御
回路13からの読み出しアドレスRAが４個の副画面用メモ
リ10B〜10Eに共通に加えられ、これら４個の副画面用メ
モリ10B〜10Eのうちのどの副画面用メモリが選択される
かは、メモリ選択信号SMEにより決定される。そして、3
2ビットのデータが４個の副画面用メモリ10B〜10Eのう
ちの選択された１個の副画面用メモリの４個の2K×８ビ
ットメモリから同時に読み出される。
WAが４個の副画面用メモリ10B〜10Eに共通に加えられ、
これら４個の副画面用メモリ10B〜10Eのうちのどの副画
面用メモリが選択されるかは、メモリ選択信号SMEによ
り決定される。また、書き込み用の入力線は32本有り、
これら32本の入力線は４個の2K×８ビットメモリにそれ
ぞれ８本ずつ分けられている。そして、32ビットのデー
タが４個の副画面用メモリ10B〜10Eのうちの選択された
１個の副画面用メモリの４個の2K×８ビットメモリに同
時に書き込まれる。また、読み出し時には、メモリ制御
回路13からの読み出しアドレスRAが４個の副画面用メモ
リ10B〜10Eに共通に加えられ、これら４個の副画面用メ
モリ10B〜10Eのうちのどの副画面用メモリが選択される
かは、メモリ選択信号SMEにより決定される。そして、3
2ビットのデータが４個の副画面用メモリ10B〜10Eのう
ちの選択された１個の副画面用メモリの４個の2K×８ビ
ットメモリから同時に読み出される。
上述したようにメモリ10B〜10Eは夫々2K×８ビットの
メモリを４個用いて構成しているが、これに対してメモ
リ10B〜10Eを8K×８ビットのメモリで構成することがで
きる。即ち、メモリ10全体が４個の8K×８ビットのメモ
リで構成されることになる。但し、このようにすると第
３図の２画面受像機の場合は、３個のメモリが使用され
ないことになるので、2K×８ビットのメモリを４個用い
たメモリを１個用いればよい。尚、２画面受像機の場合
は、8K×８ビットメモリは同時に８ビットの入出力しか
できないので、使用することができない。
メモリを４個用いて構成しているが、これに対してメモ
リ10B〜10Eを8K×８ビットのメモリで構成することがで
きる。即ち、メモリ10全体が４個の8K×８ビットのメモ
リで構成されることになる。但し、このようにすると第
３図の２画面受像機の場合は、３個のメモリが使用され
ないことになるので、2K×８ビットのメモリを４個用い
たメモリを１個用いればよい。尚、２画面受像機の場合
は、8K×８ビットメモリは同時に８ビットの入出力しか
できないので、使用することができない。
メモリ10を2K×８ビットのメモリで構成する場合も、
8K×８ビットのメモリで構成する場合も、このメモリ10
に接続される32ビットの入出力線は共通に使用できるの
で、メモリの配線処理、交換等を全く同じ条件で行うこ
とができる。またメモリを動作させるための信号SME、
アドレスWA、RAも共通に用いることができる。
8K×８ビットのメモリで構成する場合も、このメモリ10
に接続される32ビットの入出力線は共通に使用できるの
で、メモリの配線処理、交換等を全く同じ条件で行うこ
とができる。またメモリを動作させるための信号SME、
アドレスWA、RAも共通に用いることができる。
本発明は、上述のように、複数の副画面信号が書込ま
れる画像メモリを副画面の数に応じた複数の副画面用メ
モリで構成すると共に、各副画面用メモリに共通のアド
レスを付し、また、上記各副画面用メモリに複数の入出
力線を設けると共に、上記各副画面用メモリのこれら複
数の入出力線のうちで同一のアドレスを有する入出力線
を共通に接続し、さらに、上記複数の副画面のうちのい
ずれか１つを選択するのに必要な副画面選択信号を書込
みアドレス信号及び読出しアドレス信号にそれぞれ付加
するように構成した。従って、主画面の所定領域に選択
的に映し出し得る副画面の数を幾つに設定しても、入出
力線は共通に使用することができるから、メモリの配線
処理、交換等を全く同じ条件で行うことができ、また、
メモリを動作させるための副画面選択信号や書込みアド
レス信号及び読出しアドレス信号を共通に用いることが
でき、このために、簡単な回路構成であるにもかゝわら
ず、複数の副画面のうちのいずれか１つの選択をきわめ
て容易に行うことができる。
れる画像メモリを副画面の数に応じた複数の副画面用メ
モリで構成すると共に、各副画面用メモリに共通のアド
レスを付し、また、上記各副画面用メモリに複数の入出
力線を設けると共に、上記各副画面用メモリのこれら複
数の入出力線のうちで同一のアドレスを有する入出力線
を共通に接続し、さらに、上記複数の副画面のうちのい
ずれか１つを選択するのに必要な副画面選択信号を書込
みアドレス信号及び読出しアドレス信号にそれぞれ付加
するように構成した。従って、主画面の所定領域に選択
的に映し出し得る副画面の数を幾つに設定しても、入出
力線は共通に使用することができるから、メモリの配線
処理、交換等を全く同じ条件で行うことができ、また、
メモリを動作させるための副画面選択信号や書込みアド
レス信号及び読出しアドレス信号を共通に用いることが
でき、このために、簡単な回路構成であるにもかゝわら
ず、複数の副画面のうちのいずれか１つの選択をきわめ
て容易に行うことができる。
【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は画
像メモリの構成の実施例を示すブロック図、第３図は２
画面テレビ受像機の画面を示す図、第４図は複数画面テ
レビ受像機の画面を示す図である。 なお図面に用いた符号において、 SM……主画面信号 SS……副画面信号 10……画像メモリ 10B〜10E……メモリ 13……メモリ制御回路 WA……書込みアドレス RA……読出しアドレス SME……メモリ選択信号 である。
像メモリの構成の実施例を示すブロック図、第３図は２
画面テレビ受像機の画面を示す図、第４図は複数画面テ
レビ受像機の画面を示す図である。 なお図面に用いた符号において、 SM……主画面信号 SS……副画面信号 10……画像メモリ 10B〜10E……メモリ 13……メモリ制御回路 WA……書込みアドレス RA……読出しアドレス SME……メモリ選択信号 である。
フロントページの続き (72)発明者 徳原 正春 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (72)発明者 本宮 正之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭57−24172（ＪＰ，Ａ) 特開 昭58−116889（ＪＰ，Ａ) 特開 昭55−8190（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の副画面信号を各副画面信号の同期信
号に同期した書込みアドレス信号により画像メモリに書
込み、この画像メモリから主画面信号の同期信号に同期
した読出しアドレス信号により各副画面信号の読出しを
行うことによって、主画面中に複数の副画面のうちのい
ずれか１つを選択的に挿入するようにした複数画面テレ
ビ受像機において、 上記画像メモリを上記副画面の数に応じた複数の副画面
用メモリで構成すると共に、各副画面用メモリに共通の
アドレスを付し、 上記各副画面用メモリに複数の入出力線を設けると共
に、上記各副画面用メモリのこれら複数の入出力線のう
ちで同一のアドレスを有する入出力線を共通に接続し、 上記複数の副画面のうちのいずれか１つを選択するのに
必要な副画面選択信号を上記書込みアドレス信号及び上
記読出しアドレス信号にそれぞれ付加するように構成し
たことを特徴とする複数画面テレビ受像機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245825A JP2597983B2 (ja) | 1985-11-01 | 1985-11-01 | 複数画面テレビ受像機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245825A JP2597983B2 (ja) | 1985-11-01 | 1985-11-01 | 複数画面テレビ受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105584A JPS62105584A (ja) | 1987-05-16 |
| JP2597983B2 true JP2597983B2 (ja) | 1997-04-09 |
Family
ID=17139413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245825A Expired - Fee Related JP2597983B2 (ja) | 1985-11-01 | 1985-11-01 | 複数画面テレビ受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597983B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724172A (en) * | 1980-07-21 | 1982-02-08 | Toshiba Corp | Multiscreen display device |
| JPS58116889A (ja) * | 1981-12-30 | 1983-07-12 | Nec Home Electronics Ltd | 画面メモリ消去回路 |
-
1985
- 1985-11-01 JP JP60245825A patent/JP2597983B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105584A (ja) | 1987-05-16 |
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